專利名稱：非易失性半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件及其制造技術(shù)，特別是涉及可有效適用于
具有將氮化膜作為電荷存儲層的MONOS ( Metal Oxide Nitride Oxide Semiconductor:金屬氧化物氮化物氧化物半導體)存儲單元或NROM 存儲單元的半導體器件的技術(shù)。
背景技術(shù)：
通過將非易失性存儲單元與邏輯用半導體器件混裝在相同的硅 襯底上，可實現(xiàn)高性能的半導體器件。這些作為內(nèi)置式微型計算機而 廣泛應用于工業(yè)用機械、家電用品、汽車搭載裝置等。通常，該微型 計算機所需的程序被存儲在混裝后的非易失性存儲器內(nèi)，隨時讀出并 使用。
在當前正處于實用化階段的非易失性存儲單元中，使用通過電荷 的蓄積使閾值電壓改變的存儲用場效應型晶體管。在存儲用場效應型 晶體管的電荷保持方式中，有將電荷存儲在電隔離的導電體內(nèi)的浮置 柵方式(例如參照專利文獻1)和將電荷存儲在像氮化硅膜那樣的具 有蓄積電荷的特性的絕緣體內(nèi)的MONOS方式(例如參照專利文獻 2)。
浮置柵方式，廣泛地應用于電荷保持特性良好、面向便攜式電話 機的程序存儲用閃速存儲器或數(shù)據(jù)存儲用大容量閃速存儲器等。但 是，隨著小型化而很難確保浮置柵的電位控制所需的電容耦合比，并 使存儲單元結(jié)構(gòu)復雜化。另外，為了抑制保持電荷的漏泄需要使包圍 浮置柵的氧化膜的厚度為8nm以上，這已接近以高速化、高度集成化 為目的小型化的極限。由于將電荷存儲在導電體內(nèi)，當浮置柵周圍的
氧化膜上即使在1個部位上存在成為漏泄通路的缺陷時，也會使電荷 保持壽命急劇降低。
另一方面，對于MONOS方式， 一般而言，電荷保持特性比浮置 柵方式差，并存在閾值電壓以時間對數(shù)不斷降低的趨勢。因此，盡管 是很久以前就已眾所周知的方式但也只停留在 一部分產(chǎn)品被實用化。 但是，由于是將電荷存儲在絕緣體內(nèi)的離散的存儲方式，即使存在著 幾個漏泄通路也不會使保持電荷全部失去，具有能夠耐受包圍絕緣膜 的氧化膜缺陷的優(yōu)點。因此，由于即使是8nm以下的薄氧化膜也可以 適用因而適合小型化、以低概率發(fā)生的缺陷不會使電荷保持壽命急劇 地減低因而易于進行可靠性預測、存儲單元的結(jié)構(gòu)簡單因而很容易與 邏輯電路部混裝等，近年來，隨著小型化的進展這種方式再次受到關(guān) 注。
在MONOS方式的存儲單元中作為最簡單的結(jié)構(gòu)有NROM結(jié)構(gòu) (例如參照專利文獻3、專利文獻4)。其結(jié)構(gòu)為將場效應型晶體管的 柵極絕緣膜置換為氧化膜/氮化膜/氧化膜的ONO膜結(jié)構(gòu)，對寫入采用 CHE ( Channal Hot Electron:溝道熱電子)方式，對擦除采用基于帶 間隧道的BTBT (Band-To-Band Tunneling:帶間隧道效應)方式。由 于形成工藝簡單，所以適于小型化或與邏輯電路部的混裝。
作為另外一種適用于與邏輯電路部混裝的存儲單元，可以列舉出 由選擇用場效應型晶體管和存儲用場效應型晶體管構(gòu)成的分裂柵 (split gate)型存儲單元。由于在這種存儲單元中可采用注入效率良 好的SSI (Source Side Injection:源極側(cè)注入)方式因而能實現(xiàn)寫入 的高速化和電源部面積的減小、能用元件面積小的低壓系列的晶體管 構(gòu)成選擇該存儲單元的晶體管和與其連接的晶體管因而能夠減小周 邊電路的面積，因此適于混裝用途。
特別是，作為適于小型化的分裂柵型存儲單元，有利用自對準而 在側(cè)壁形成其中 一 個場效應型晶體管的結(jié)構(gòu)的存儲單元(例如參照專 利文獻l)。在這種情況下，由于不需要光刻法的位置對準余量、由自 對準形成的場效應型晶體管的柵極長度可以在光刻法的最小析像尺
寸以下，與分別由光掩模形成選擇用場效應型晶體管和存儲用場效應 型晶體管的以往的存儲單元相比，能夠?qū)崿F(xiàn)更小型的存儲單元。
專利文獻l:特開平5—121700號公報 專利文獻2:特開平5 — 48113號公報 專利文獻3:USP5768192號 專利文獻4:特開2004—186452號公才艮
發(fā)明內(nèi)容
本發(fā)明人為了實現(xiàn)分裂柵型存儲單元的重寫(寫入/擦除)耐受性 的提高和數(shù)據(jù)保持特性的提高等而研究了存儲單元的結(jié)構(gòu)。但是，關(guān)
于分裂柵型存儲單元的重寫耐受性，存在以下說明的各種技術(shù)課題。
當在寫入狀態(tài)下使分裂柵型存儲單元進行了高溫保持時，存在存 儲單元的閾值電壓隨保持時間的推移而逐漸減低這樣的問題。
在圖44中示出以SSI方式進行寫入、以BTBT方式進行4察除并 進行了 10K次重寫后的寫入狀態(tài)下的存儲單元的高溫保持特性的一 例。圖44的曲線圖的橫軸是進行了 IOK次重寫后使存儲單元為寫入 狀態(tài)并在該寫入狀態(tài)下的經(jīng)過時間，圖44的曲線圖的縱軸是存儲單 元的閾值電壓的變化量。存儲單元的寫入和擦除條件與后述的圖4中 所記載的條件相同。在該寫入和擦除條件下進行檢驗，將寫入判斷設(shè) 定為4V、將擦除判斷設(shè)定為-1.8V而進行了 IOK次重寫，并測量了在 寫入狀態(tài)下進行高溫保持時的閾值電壓。閾值電壓的變化在進行高溫 保持時變?yōu)樽顗那闆r，當閾值電壓在判斷基準以下時，則不能進行正 確的"0"、 T判斷。
如圖44所示，存儲單元的閾值電壓隨著高溫保持的經(jīng)過時間而 逐漸下降。這種閾值電壓變化不是由單一的原因引起的，可以舉出局 部存在于電荷存儲層中的電子和空穴沿橫向方向移動后消失、電荷存 儲層界面的能級恢復、硅襯底中的電子未被電荷存儲層俘獲等。
在圖45中，以與對存儲柵電極施加0V的保持電壓并保持了 1 小時后的閾值電壓變化量的相對比示出對存儲柵電極施加各保持電
壓并高溫保持了 1小時后的閾值電壓的變化量。被對存儲柵電極施加
的保持電壓加速的部分是上述未俘獲的部分。如圖45所示，保持電 壓為+3V時閾值電壓變化量的相對值最小，該約93%的相對值為未凈皮 保持電壓加速的部分、即除了未俘獲的以外的部分。因此，保持電壓 為0V的閾值電壓變化量的大約90%以上，可以認為是局部存在于電 荷存儲層中的電子和空穴沿橫向方向移動后消失的部分。
還存在當在擦除狀態(tài)下使分裂柵型存儲單元進行了室溫保持時， 存儲單元的閾值電壓隨保持時間的推移而逐漸增大的問題。
在圖46中，示出以SSI方式進行寫入、以BTBT方式進行擦除 并進行了 10K次重寫后的擦除狀態(tài)下的存儲單元的室溫保持特性的 一例。圖45的曲線圖的橫軸是進行了 IOK次重寫后使存儲單元為擦 除狀態(tài)并在該擦除狀態(tài)下的經(jīng)過時間，圖46的曲線圖的縱軸是存儲 單元的閾值電壓的變化量。存儲單元的寫入和擦除條件與后述的圖4 中所記載的條件相同。在該寫入和擦除條件下進行檢驗，將寫入判斷 設(shè)定為4V、將擦除判斷設(shè)定為-1.8V，進行了 IOK次重寫，并測量了 在擦除狀態(tài)下進行了室溫保持時的閾值電壓。
如圖46所示，存儲單元的閾值電壓隨著室溫保持的經(jīng)過時間而 逐漸增加。作為這種閾值電壓變化的原因之一，可以認為是存在于硅 襯底中的電子通過因重寫產(chǎn)生的硅襯底側(cè)的氧化膜的缺陷被注入到 電荷存儲層內(nèi)、所注入的電子與空穴在電荷存儲層中的結(jié)合。當由垂 直于珪襯底的主面的方向的電場強力地加速時，使電子易于^皮注入， 很容易發(fā)生電子與空穴的結(jié)合。
本發(fā)明的目的在于，提供一種在將電荷存儲在絕緣體內(nèi)的非易失 性存儲器中能使數(shù)據(jù)保持特性提高的技術(shù)。
本發(fā)明的上述以及其他的目的和新的特征，從本說明書的記述和 附圖得以明確。
若簡單地說明在本申請書所公開的發(fā)明中代表性發(fā)明的概要，則 如下所述。
本發(fā)明的非易失性半導體器件具有包含在半導體襯底的主面上從下層起依次形成了下層絕緣膜、具有蓄積電荷功能的電荷存儲層以
及上層絕緣膜的層疊結(jié)構(gòu)的絕緣膜；形成在絕緣膜上的柵電極；以及 形成在4冊電極的 一側(cè)側(cè)面之下的半導體襯底上的源極區(qū)域的場效應 型晶體管，電荷存儲層與源極區(qū)域的重疊量小于40nm。
功能的場效應型晶體管的非易失性半導體器件的制造方法，包括在 半導體襯底的主面上從下層起依次形成下層絕緣膜、具有蓄積電荷功 能的電荷存儲層以及上層絕緣膜的步驟；在上層絕緣膜上形成柵電極 的步驟；從柵電極的側(cè)面以預定量對電荷存儲層進行蝕刻的步驟；將 柵電極作為掩模通過離子注入對半導體襯底注入雜質(zhì)并在柵電極的 一側(cè)側(cè)面之下的半導體襯底上形成雜質(zhì)區(qū)域的步驟；以及通過對半導 體襯底實施熱處理，將雜質(zhì)區(qū)域激活而形成源極區(qū)域的步驟，電荷存 儲層與源極區(qū)域的重疊量小于40nm。
本發(fā)明的非易失性半導體器件的制造方法是具有具備電荷保持 功能的場效應型晶體管的非易失性半導體器件的制造方法，包括在 半導體村底的主面上從下層起依次形成下層絕緣膜、具有蓄積電荷功 能的電荷存儲層和上層絕緣膜的步驟；在上層絕緣膜上形成柵電極的 步驟；在上述柵電極的側(cè)面形成側(cè)壁的步驟；將柵電極和側(cè)壁作為掩
模通過離子注入對半導體襯底注入雜質(zhì)并在柵電極的一側(cè)側(cè)面之下 的半導體襯底上形成雜質(zhì)區(qū)域的步驟；以及通過對半導體襯底實施熱
處理，將雜質(zhì)區(qū)域激活而形成源極區(qū)域的步驟，電荷存儲層與源極區(qū) ^^的重疊量小于40nm。
如果簡單地說明由在本申請書所公開的發(fā)明中代表性發(fā)明取得 的效果，則如下所述。
在以MONOS型非易失性存儲器為代表的使用電荷存儲膜的非 易失性存儲器中，在寫入狀態(tài)下進行了高溫保持時的閾值電壓的變化 量減小，而且在擦除狀態(tài)下進行了室溫保持時的閾值電壓的變化量減 小，因而能夠提高數(shù)據(jù)保持特性。
圖1是本發(fā)明實施方式1的使用了分裂柵型MONOS存儲單元的
陣列結(jié)構(gòu)圖。
圖2是表示本發(fā)明實施方式1的分裂柵型MONOS存儲單元的平 面布局圖。
圖3是本發(fā)明實施方式1的沿著與存儲柵電極交叉的方向?qū)⒎至?柵型MONOS存儲單元的溝道切斷后的存儲單元的主要部分剖視圖。
圖4是將本發(fā)明實施方式1的寫入、擦除和讀出時的對分裂柵型 MONOS存儲單元的各部位的電壓施加條件的 一例匯總后的表。
圖5是用于說明本發(fā)明實施方式1的寫入方法的分裂柵型 MONOS存儲單元的主要部分剖—見圖。
圖6是用于說明本發(fā)明實施方式1的擦除方法的分裂柵型 MONOS存儲單元的主要部分剖視圖。
圖7是將本發(fā)明的實施方式1分裂柵型MONOS存儲單元的一部 分放大后的主要部分剖視圖。
圖8是表示本發(fā)明實施方式1的進行了 IOK次重寫后的寫入狀態(tài) 下的分裂柵型MONOS存儲單元的高溫保持特性的曲線圖。
圖9是表示本發(fā)明實施方式1的進行了 IOK次重寫后的分裂柵型 MONOS存儲單元的室溫保持特性的曲線圖。
圖IO是本發(fā)明實施方式1的分裂柵型MONOS存儲單元的制造 工序中的主要部分剖—見圖。
圖ll是接續(xù)圖10的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖浮見圖。
圖12是接續(xù)圖11的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖浮見圖。
圖13是接續(xù)圖12的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖14是接續(xù)圖13的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖15是接續(xù)圖14的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖16是接續(xù)圖15的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖17是表示本發(fā)明的實施方式1的電荷存儲層的蝕刻量和蝕刻 時間的關(guān)系的曲線圖。
圖18是接續(xù)圖16的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖19是接續(xù)圖18的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖20是接續(xù)圖19的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖^L圖。
圖21是接續(xù)圖20的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖22是接續(xù)圖20的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖23是接續(xù)圖22的存儲單元的制造工序中的與圖IO相同部位 的主要部分剖視圖。
圖24是本發(fā)明實施方式2的分裂柵型MONOS存儲單元的制造 工序中的主要部分剖視圖。
圖25是接續(xù)圖24的存儲單元的制造工序中的與圖24相同部位 的主要部分剖視圖。
圖26是接續(xù)圖25的存儲單元的制造工序中的與圖24相同部位 的主要部分剖視圖。
圖27是接續(xù)圖26的存儲單元的制造工序中的與圖24相同部位 的主要部分剖^f見圖。
圖28是接續(xù)圖27的存儲單元的制造工序中的與圖24相同部位 的主要部分剖視圖。
圖29是接續(xù)圖28的存儲單元的制造工序中的與圖24相同部位
的主要部分剖視圖。
圖30是表示本發(fā)明實施方式2的進行了 IOK次重寫后的寫入狀 態(tài)下的存儲單元的高溫保持特性的曲線圖。
圖31是本發(fā)明實施方式3的分裂柵型MONOS存儲單元的第1 例的制造工序中的主要部分剖視圖。
圖32是接續(xù)圖31的存儲單元的制造工序中的與圖31相同部位 的主要部分剖視圖。
圖33是本發(fā)明實施方式3的分裂柵型MONOS存儲單元的第2 例的制造工序中的主要部分剖視圖。
圖34是接續(xù)圖33的存儲單元的制造工序中的與圖33相同部位 的主要部分剖視圖。
圖35是表示本發(fā)明實施方式3的進行了 IOK次重寫后的擦除狀 態(tài)下的存儲單元的室溫保持特性的曲線圖。
圖36是本發(fā)明實施方式4的NROM存儲單元的第l例的制造工 序中的主要部分剖視圖。
圖37是接續(xù)圖36的存儲單元的制造工序中的與圖36相同部位 的主要部分剖視圖。
圖38是接續(xù)圖37的存儲單元的制造工序中的與圖36相同部位 的主要部分剖浮見圖。
圖39是接續(xù)圖38的存儲單元的制造工序中的與圖36相同部位 的主要部分剖視圖。
圖40是接續(xù)圖39的存儲單元的制造工序中的與圖36相同部位 的主要部分剖視圖。
圖41是將本發(fā)明實施方式4的寫入、纟察除和讀出時的對NROM 存儲單元的各部位的電壓施加條件的 一例匯總后的表。
圖42是本發(fā)明實施方式4的NROM存儲單元的第2例的制造工 序中的主要部分剖視圖。
圖43是接續(xù)圖42的存儲單元的制造工序中的與圖42相同部位 的主要部分剖視圖。
圖44是表示以SSI方式進行寫入、以BTBT方式進行擦除并進 行了 10K次重寫后的寫入狀態(tài)下的存儲單元的高溫保持特性的一例 的曲線圖。
圖45是以與對存儲柵電極施加0V的保持電壓并保持了 1小時后 的閾值電壓變化量的相對比示出對存儲柵電極施加各保持電壓并高 溫保持了 1小時后的閾值電壓的變化量的曲線圖。
圖46是表示以SSI方式進行寫入、以BTBT方式進行擦除并進 行了 10K次重寫后的擦除狀態(tài)下的存儲單元的室溫保持特性的一例 的曲線圖。
標號i兌明
1半導體村底
2ad, 2as, 2b半導體區(qū)域
3硅化物層
4柵極絕緣膜
5半導體區(qū)域
6b, 6t絕緣膜
7半導體區(qū)域
8側(cè)壁
8a第2導體膜
9側(cè)壁
10硅化鈷層
11層間絕緣膜
lla氮化珪膜
lib氧化硅膜
21絕緣膜
22側(cè)壁
41半導體襯底
42 P阱
43b, 43t絕緣膜
44柵電極
45源極/漏極區(qū)域
46層間絕緣膜
47 4妻觸孔
48塞
49側(cè)壁
BL1, BL2位線
CG選擇柵電極
CGI, CG2, CG3, CG4字線
CNT才妄角蟲孑L
CSL, CSL1, CSL2電荷存儲層 Drm漏極區(qū)域 MC單位存儲單元
MCI, MC2, MC3a, MC3b , MC4a, MC4b存儲單元
MG存儲柵電極
MG1， MG2字線
NW嵌入n阱
PLG塞
PW p阱
Qnc選才奪用nMIS
Qnm存儲用nMIS
SGI元件隔離部
SL1, SL2源極線
Srm源極區(qū)域
具體實施例方式
在本實施方式中，為方便起見，在其需要時分成多個部分或?qū)嵤?方式來進行說明，但除特別指明的情況外，其相互之間并不是無關(guān)的，
而是一方與另一方的一部分或全部的變形例、細節(jié)、補充說明等有關(guān)。 另外，在本實施方式中，當提及要素的數(shù)量等(包括個數(shù)、數(shù)值、 量、范圍等)時，除特別指明時和在原理上明確地限定特定的數(shù)時以 外，并不限定于該特定的數(shù)，既可以在特定的數(shù)以上也可以在其以下。 而且，在本實施方式中，其構(gòu)成要素(也包括要素步驟等)，除特別 指明時和從原理上明確地認為必要時等以外，當然并不 一 定是必要 的。同樣，在本實施方式中，當提及構(gòu)成要素等的形狀、位置關(guān)系等 時，除特別指明時和從原理上明確地認為不是如此時以外，實際上包 括與其形狀等近似或類似的情況等。這種情況，對于上述數(shù)值和范圍
也同樣。
另外，在本實施方式中，將以場效應型晶體管代表的MIS FET (Metal Insulator Semiconductor Field Effect Transistor: 金屬纟色緣半導 體場效應晶體管)簡略為MIS,將n溝道型的MIS 'FET簡略為nMIS。 此外，MOSFET (Metal Oxide Semiconductor FET:金屬氧化物半導 體場效應晶體管)是其柵極絕緣膜由氧化硅(Si02等)膜形成的結(jié)構(gòu) 的場效應晶體管，包含在上述MIS的下位概念中。另外，對于本實施 方式中所述的MONOS型存儲單元，當然也包含在上述MIS的下位 概念中。而且，在本實施方式中，當提到氮化硅時，當然是Si3N4, 但不只于此，還包含與硅的氮化物類似組成的絕緣膜。另外，在本實 施方式中，當提到晶片時，以Si (Silicon:硅)單晶片為主，但不只 于此，也可以指SOI ( Silicon On Insulator:絕緣體外延硅)晶片、用 于在其上形成集成電路的絕緣膜襯底等。其形狀也不只是圓形或大致 圓形，還包括正方形、長方形等。
另外，在用于說明本實施方式的所有的附圖中，對具有相同功能 的部分原則上標以同一符號，其重復的說明從略。以下，根據(jù)附圖詳 細說明本發(fā)明的實施方式。 (實施方式1 )
用圖1~圖3說明本實施方式1的分裂柵型MONOS存儲單元的 結(jié)構(gòu)的一例。圖1是使用了分裂柵型MONOS存儲單元的陣列結(jié)構(gòu)圖，
圖2是表示分裂柵型MONOS存儲單元的平面布局圖，圖3是沿著與
如圖1和圖2所示，在字線中有存儲用nMIS (Qnm)的存儲柵 電極MG用的字線MG1、 MG2和選擇用nMIS ( Qnc )的選擇柵電極 CG用的字線CG1、 CG2、 CG3、 CG4這兩種字線，這些字線沿著第 1方向平行延伸。源極線SL1、 SL2與字線平行并沿著第1方向延伸， 與各存儲單元的存儲柵電極MG相鄰，連接于與相對的存儲單元共用 的源極區(qū)區(qū)域。另外，位線BL1、 BL2沿著與在第1方向上延伸的字 線交叉的方向即第2方向延伸，并連接于與各存儲單元的選擇柵電極 CG相鄰的漏極區(qū)域。單位存儲單元MC,相當于圖2中用虛線圍出 的區(qū)域，通過元件隔離部SGI與相鄰的存儲單元電絕緣。
如圖3所示，半導體襯底1例如由p型單晶硅構(gòu)成，在其主面(器 件形成面)的活性區(qū)域上配置有本實施方式1的存儲單元MC1的選 擇用nMIS (Qnc)和存儲用nMIS ( Qnm )。該存儲單元MC1的漏極 區(qū)域Drm和源極區(qū)域Srm例如具有濃度相對較低的n—型半導體區(qū)域 2ad、 2as和雜質(zhì)濃度比該rf型半導體區(qū)域2ad、 2as高的濃度相對較 高的n+型半導體區(qū)域2b ( LDD ( Lightly doped Drain:輕摻雜漏極) 結(jié)構(gòu))。n—型半導體區(qū)域2ad、 2as配置在存儲單元MC1的溝道區(qū)域側(cè)， n+型半導體區(qū)域2b配置在從存儲單元MC1的溝道區(qū)域側(cè)離開n—型半 導體區(qū)域2ad、 2as部分的位置。
在該漏極區(qū)域Drm和源極區(qū)域Srm之間的半導體襯底1的主面 上，上述選擇用nMIS (Qnc)的選擇柵電極CG與上述存儲用nMIS (Qnm)的存儲柵電極MG相鄰而延伸，在其延伸方向上多個存儲單 元MC1隔著形成在半導體襯底1上的元件隔離部SGI而相鄰。選擇 柵電極CG配置在半導體襯底1的主面的第1區(qū)域，存儲柵電極MG 配置在半導體襯底1的主面的與第1區(qū)域不同的第2區(qū)域。選擇柵電 極CG例如由n型多晶硅膜構(gòu)成，其雜質(zhì)濃度例如為2x 1(Pcm^左右， 其柵極長度例如為100 200nm左右。存儲柵電極MG例如由n型多 晶硅膜構(gòu)成，其雜質(zhì)濃度例如為2x 102Gcm-3左右，其柵極長度例如
為50~ 150nm左右。
在選擇柵電極CG、存儲柵電極MG和構(gòu)成源極區(qū)域Srm和漏極 區(qū)域Drm的一部分的n+型半導體區(qū)域2b的上面，形成有例如如硅化 鈷、硅化鎳、硅化鈦等那樣的硅化物層3。在MONOS型存儲單元中， 需要對選擇柵電極CG和存儲柵電極MG雙方供給電位，其動作速度 在很大程度上取決于選擇柵電極CG和存儲柵電極MG的電阻值。因 此，最好是通過形成硅化物層3來實現(xiàn)選擇柵電極CG和存儲柵電極 MG的電阻的減小。硅化物層3的厚度例如為20nm左右。
在選擇柵電極CG和半導體襯底1的主面之間設(shè)置有例如由厚 1 ~ 5nm左右的薄氧化硅膜構(gòu)成的柵極絕緣膜4。因此，將選擇柵電極 CG配置在元件隔離部SGI上和隔著柵極絕緣膜4的半導體襯底1的 第1區(qū)域上。在該柵極絕緣膜4的下方的半導體襯底1的主面上，導 入例如硼而形成p型半導體區(qū)域5。該半導體區(qū)域5是選擇用nMIS (Qnc)的溝道形成用的半導體區(qū)域，利用該半導體區(qū)域5將選擇用 nMIS (Qnc)的閾值電壓設(shè)定為預定值。
存儲柵電極MG設(shè)置在選擇柵電極CG的側(cè)壁的一側(cè)，由層疊了 絕緣膜6b、電荷存儲層CSL和絕緣膜6t的電荷保持用絕緣膜(以下， 記作絕緣膜6b、 6t和電荷存儲層CSL )形成了選擇柵電極CG和存儲 柵電極MG之間的絕緣。而且，將存儲柵電極MG配置在隔著絕緣膜 6b、 6t和電荷存儲層CSL的半導體襯底1的第2區(qū)域上。此外，在 圖3中，將絕緣膜6b、 6t和電荷存儲層CSL表述為6b/CSL/6t。
電荷存儲層CSL，以其上下被夾在絕緣膜6b、 6t之間的狀態(tài)設(shè) 置，例如由氮化硅膜構(gòu)成，其厚度例如為5 20nm左右。對于氮化硅 膜，在該膜中具有離散的陷阱能級，是具有在該陷阱能級中蓄積電荷 的功能的絕緣膜。絕緣膜6b、 6t例如由氧化硅膜等構(gòu)成，絕緣膜6b 的厚度例如為1 ~ 10nm左右，絕緣膜6t的厚度例如為5 15nm左右。 絕緣膜6b、 6t也能夠由含氮的氧化硅膜形成。
進而，介于存儲柵電才及MG和半導體襯底1之間的電荷存儲層 CSL形成得比存儲柵電極MG的柵極長度或絕緣膜6b、 6t的長度短， 并控制為使電荷存儲層CSL與源極區(qū)域Srm的重疊量為預定值。本 實施方式1中所述的存儲單元MC1的特征在于，使介于存儲柵電極 MG和半導體村底1之間的電荷存儲層CSL的長度比存儲柵電極MG 的柵極長度或絕緣膜6b、 6t的長度短，并使電荷存儲層CSL與源極 區(qū)域Srm的重疊量為預定值。在后文中，將用圖7 圖9詳細說明包 含該電荷存儲層CSL的存儲單元MCI的各主要部位的尺寸和重寫 (寫入/擦除)特性，用圖10~圖23詳細說明包含該電荷存儲層CSL 的存儲單元MCI的制造方法。
在上述絕緣膜6b的下方、且在p型半導體區(qū)域5和源極區(qū)域Srm 之間的半導體村底1的主面上，導入例如砷或磷而形成n型半導體區(qū) 域7。該半導體區(qū)域7是存儲用nMIS(Qnm)的溝道形成用的半導體 區(qū)域，利用該半導體區(qū)域7將存儲用nMIS (Qnm)的閾值電壓設(shè)定 為預定值。在漏極區(qū)域Drm上，通過嵌入到接觸孔CNT內(nèi)的塞PLG 和沿著與在第i方向上延伸的存儲柵電極MG (或選擇柵電極CG) 交叉的方向即第2方向延伸的第1層布線Ml相連接。該布線Ml構(gòu) 成了各存儲單元MCI的位線BL1、 BL2。
以下，用圖4~圖6說明本實施方式1的分裂柵型MONOS存儲 單元的寫入、擦除和讀出方法。
在圖4中示出寫入、擦除和讀出時的對存儲單元MCI的各部位 的電壓施加條件的一例。在圖4中，記載有施加于上述存儲單元MCI 的漏極區(qū)域Drm的電壓Vd、施加于選擇柵電極CG的電壓Vcg、施 加于存儲柵電極MG的電壓Vmg、施加于源極區(qū)域Srm的電壓Vs和 施加于半導體襯底l的電壓Vsub。此外，圖4中示出的電壓是施加 條件的一例，并不限于此，可根據(jù)需要進行各種變更。另外，在本實 施方式1中，將對電荷存儲層CSL的電子的注入定義為"寫入"，將 空穴的注入定義為"擦除"。
在圖5中示出用于說明寫入方法的存儲單元MCI的主要部分剖 視圖。寫入方法可采用被稱為SSI方式的電子(熱電子)的源極側(cè)注 方式。例如對存儲單元MC1的各部位施加圖4中示出的各電壓，并
在存儲單元MC1的電荷存儲層CSL中注入電子。電子在兩個柵電極 (存儲柵電極MG和選擇柵電極CG)之間的下方的溝道區(qū)域(源極 區(qū)域Srm和漏極區(qū)域Drm之間)中產(chǎn)生，并將電子局部注入到存儲 柵電極MG之下的電荷存儲層CSL的選擇用nMIS (Qnc)側(cè)的區(qū)域 內(nèi)。所注入的電子被離散地俘獲到電荷存儲層CSL的陷阱中，其結(jié) 果是使存儲用nMIS (Qnm)的閾值電壓升高。
在圖6中示出用于說明擦除方法的存儲單元MCI的主要部分剖 視圖。擦除方法可采用BTBT方式。例如通過對存儲單元MCI的各 部位施加上述圖4中示出的各電壓并對由帶間隧道效應產(chǎn)生的空穴進 行電場加速，將其注入到電荷存儲層CSL內(nèi)而進行擦除。由此，使 存儲用nMIS (Qnm)的閾值電壓降低。
讀出時，例如對進行讀出的存儲單元MCI的各部位施加上述圖4 的"Read(讀出)，，欄中示出的電壓。將讀出時施加于存儲柵電極MG 的電壓Vmg設(shè)為寫入狀態(tài)下的存儲用nMIS (Qnm)的閾值電壓與擦 除狀態(tài)下的存儲用nMIS ( Qnm)的閾值電壓之間的值，測量流過漏 極區(qū)域Drm的電流，可根據(jù)該電流的大小判別寫入狀態(tài)和擦除狀態(tài)。
以下，用圖7~圖9詳細說明本實施方式1的分裂^f冊型MONOS 存儲單元MC1的各主要部位的尺寸和重寫(寫入、擦除)特性。圖7 是將存儲單元的一部分放大后的主要部分剖視圖，圖8是表示進行了
1 OK次重寫后的寫入狀態(tài)下的存儲單元的高溫保持特性的曲線圖，圖 9是表示進行了 1 OK次重寫后的存儲單元的室溫保持特性的曲線圖。 本實施方式1的分裂柵型MONOS存儲單元與以往的分裂柵型 MONOS存儲單元的不同點在于，使介于存儲用nMIS (Qnm)的存 儲柵電極MG和半導體襯底1之間的電荷存儲層CSL形成得比存儲 柵電極MG的柵極長度或絕緣膜6b、 6t的長度短，并控制為使電荷 存儲層CSL與源極區(qū)域Srm的重疊量為預定值。在寫入狀態(tài)下進行 了高溫保持時的閾值電壓的變化，可以認為局部存在于電荷存儲層 CSL中的電子和空穴沿橫向方向移動后消失的部分是主要部分，通過 使因反復進行重寫而產(chǎn)生的蓄積在源極區(qū)域Srm上的電荷存儲層CSL中的空穴本身減少，可減小該閾值電壓的變化。因此，通過使電 荷存儲層CSL形成得較短，能夠使源極區(qū)域Srm與電荷存儲層CSL 的重疊量變短，并能夠減小閾值電壓的變化。
如圖7所示，絕緣膜6b、 6t和電荷存儲層CSL介于存儲用nMIS (Qnm )的存儲柵電極MG和半導體襯底1之間。電荷存儲層電荷存 儲層CSL與在半導體襯底1上形成的源極區(qū)域Srm相互重疊，電荷 存儲層CSL形成得比存儲柵電極MG的柵極長度(Lg)和絕緣膜6b、 6t短。其重疊量(Lono)例如由電荷存儲層CSL的蝕刻量(Let)、 構(gòu)成源極區(qū)域Srm的一部分的n-型半導體區(qū)域2as的濃度分布 (profile)等決定。但是，由于n-型半導體區(qū)域2as的形狀對除了數(shù) 據(jù)保持特性以外的存儲單元MC1的動作特性也有影響，所以很難只 為了確保數(shù)據(jù)保持特性而設(shè)定n-型半導體區(qū)域2as的形成條件，因此， 重疊量(Lono)主要由電荷存儲層CSL的蝕刻量(Let)控制。
在圖8中示出進行了 IOK次重寫后進而在寫入狀態(tài)下保持1小時 高溫時的存儲單元的閾值電壓的變化量和電荷存儲層與源極區(qū)域的 重疊量的關(guān)系。IOK次的重寫采用了上述圖4中示出的寫入條件和擦 除條件。電荷存儲層與源極區(qū)域的重疊量由電荷存儲層的蝕刻量來進 行調(diào)節(jié)。而且，例如在混酸OJ (HF:NH4F:CH3COOH=2.1%:28.6%: 23.6%)中進行10秒鐘處理，并在聚氟硝酸(氫氟酸:硝酸=1:200)中 進行了 5秒鐘處理后，通過對蒸鍍了鉑的試樣進行SEM( Scanning Electron Microscope:掃描電子顯微鏡)觀察，測量了電荷存儲層與 源極區(qū)域的重疊量。
如圖8所示，當電荷存儲層與源極區(qū)域的重疊量小于40nm時， 隨著重疊量的減小，閾值電壓的變化量減小。這可以認為是，當重疊 量減小時，對電荷存儲層CSL注入的空穴的增加量逐漸減少，因而 局部存在于電荷存儲層CSL中的電子和空穴的橫向方向移動減少。 此外，當電荷存儲層與源極區(qū)域的重疊量為40nm以上時，在BTBT 方式中空穴不能到達源極區(qū)域Srm上，因此閾值電壓的變化幾乎不
變
在圖9中示出進行了 IOK次重寫后在室溫狀態(tài)下閾值電壓達到擦 除判斷電壓(-1.8V)前的擦除時間和電荷存儲層與源極區(qū)域的重疊 量的關(guān)系。IOK次的重寫采用了上述圖4中示出的寫入條件和擦除條 件，試樣的制作方法和測量方法等與上述圖8的說明中所述相同。
如圖9所示，可知隨著電荷存儲層與源極區(qū)域的重疊量的減小， 擦除時間變得遲緩，當重疊量小于25nm時，擦除時間急劇地延遲。
根據(jù)上述圖8中示出的在寫入狀態(tài)下進行了高溫保持時的存儲單 元的閾值電壓的變化和上述圖9中示出的進行了 IOK次重寫后的存儲 單元的室溫擦除時間，電荷存儲層CSL與源極區(qū)域Srm的重疊量例 如小于40nm可以認為是適當?shù)姆秶?根據(jù)其他條件當然也并不限于 該范圍)。而且，作為適合于批量生產(chǎn)的范圍可以考慮10~30nm，而 且以25nm為中心值的范圍被認為是最適當?shù)姆秶?。例如，能夠?gòu)成 使存儲柵電極MG的柵極長度(Lg)為80nm、存儲柵電極MG與源 極區(qū)域Srm的重疊量(Lso)為50nm、存儲柵電極MG的有效溝道長 度(Lch)為30nm、電荷存儲層CSL的蝕刻量(Let)為20 ~ 40nm、 電荷存儲層CSL與源極區(qū)域Srm的重疊量(Lono )為10~30nm的 存儲單元MC1。
以下，用圖10~圖23說明本實施方式1的分裂柵型MONOS存 儲單元的制造方法的一例。圖10~圖16、圖18~圖23是半導體器件 制造工序中的存儲單元的主要部分剖視圖，示出與上述圖3所示的存 儲單元的主要部分剖視圖相同的部位，圖17是表示電荷存儲層的蝕 刻量和蝕刻時間的關(guān)系的曲線圖。
首先，準備例如由具有1 10Q .cm左右的電阻率的p型單晶硅 構(gòu)成的半導體襯底(在該階段是稱為半導體晶片的平面略呈圓形的半 導體的薄板)1。然后，在半導體襯底1的主面上形成例如槽形元件 隔離部SGI和配置成由其包圍的活性區(qū)域等。即在半導體襯底1的預 定位置上形成了隔離槽后，在半導體襯底1的主面上淀積例如由氧化 硅膜構(gòu)成的絕緣膜，而且用CMP ( Chemical Mechanical Polishing;化 學機械拋光)法等研磨絕緣膜，使得該絕緣膜僅留在隔離槽內(nèi)，從而
形成元件隔離部SGI。
然后，如圖10所示，通過用離子注入法等以預定的能量將預定
的雜質(zhì)有選擇地導入到半導體襯底1的預定部分，形成嵌入n阱NW 和p阱PW。接著，通過將p型雜質(zhì)、例如硼對半導體襯底1的主面 進行離子注入，形成選擇用nMIS(Qnc)的溝道形成用的p型半導體 區(qū)域5。這時的p型雜質(zhì)離子的注入能量例如為20KeV左右，摻雜量 例如為1.5 x 1(^cm'2左右。
接著，通過對半導體襯底1實施氧化處理，在半導體襯底1的主 面上形成例如由氧化硅膜構(gòu)成的厚度為1 ~ 5nm左右的柵極絕緣膜4。 接著，在半導體村底1的主面上淀積由例如具有2x 102Gcm—3左右的 雜質(zhì)濃度的多晶硅膜構(gòu)成的第l導體膜。作為示例，該第l導體膜可 用CVD (Chemical Vapor Deposition:化學汽相淀積)法形成、其厚 度例如為150 250nm左右。接著，通過將抗蝕劑圖案作為掩膜對上 述第1導體膜進行加工，形成選擇用柵電極CG。選4奪用柵電極CG 的才冊才及長度例如為100 200nm左右。
接著，如圖11所示，通過將選擇用柵電極CG和抗蝕劑圖案作 為掩膜，將n型雜質(zhì)、例如砷或磷對半導體襯底1的主面進行離子注 入，從而形成存儲用nMIS(Qnm)的溝道形成用的n型半導體區(qū)域7。 這時的n型雜質(zhì)離子的注入能量例如為25KeV左右，摻雜量例如為 6.5 x 1012,-2左右。
接著，在半導體襯底l的主面上，依次淀積例如由氧化硅膜構(gòu)成 的絕緣膜6b、由氮化硅膜構(gòu)成的電荷存儲層CSL和由氧化硅膜構(gòu)成 的絕緣膜6t。作為示例，絕緣膜6b可以用熱氧化法形成、其厚度例 如為1 10nm左右，電荷存儲層CSL可以用CVD法形成、其厚度例 如為5 20nm左右，絕緣膜6t可以用CVD法形成、其厚度例如為5~ 15nm左右。因此，絕緣膜6b、 6t和電荷存儲層CSL的厚度，例如為 11 45nm左右。絕緣膜6b、 6t和電荷存儲層CSL除了電荷保持功能 以外，還作為在后面形成的存儲用nMIS(Qnm)的柵極絕緣膜而發(fā) 揮作用。另外，絕緣膜6b、 6t和電荷存儲層CSL具有中間層的勢壘
高度比上層和下層的勢壘高度低的特性。
絕緣膜6t例如也可以通過使電荷存儲層CSL的上層部分熱氧化 而形成，能夠形成高耐壓膜。在這種情況下，電荷存儲層CSL的淀 積膜厚只要比上述值厚即可。而且，絕緣膜6t可以只通過對電荷存儲 層CSL的上層部分進行熱氧化來形成，但絕緣膜6t的生長速度(由 氮化硅膜的熱氧化引起的氧化硅膜的生長速度)比較緩慢，因此，也 可以在電荷存儲層CSL上淀積了例如6nm左右的厚度的氧化硅膜后， 對電荷存儲層CSL的上層部分進行例如lnm左右的氧化，從而形成 使總厚度為7nm的絕緣膜6t,由此也能夠形成高耐壓膜。
構(gòu)成絕緣膜6b、 6t和電荷存儲層CSL的各膜(絕緣膜6b、電荷 存儲層CSL和絕緣膜6t)的結(jié)構(gòu)因要制造的半導體器件的使用方法 而不同，因此，在此只是舉例示出代表性的結(jié)構(gòu)和值，但并不限于上 述結(jié)構(gòu)和值。
接著，如圖12所示，在半導體襯底1的主面上淀積由例如具有2 x 102%11—3左右的雜質(zhì)濃度的多晶硅膜構(gòu)成的第2導體膜8a。作為示 例，該第2導體膜8a可以用CVD法形成、其厚度例如為50 ~ 150nm 左右。
接著，如圖13所示，通過用各向異性的干蝕刻法對上述第2導 體膜8a進行深腐蝕，在選擇用柵電極CG的兩個側(cè)面上隔著絕緣膜 6b、 6t和電荷存儲層CSL形成側(cè)壁8。圖示省略，但將抗蝕劑圖案作 為掩膜對第2導體膜8a進行加工，在后面的形成與存儲柵電極連接 的接觸孔的區(qū)域上形成引出部。而且，在該側(cè)壁8的形成工序中，將 絕緣膜6t作為蝕刻阻擋層對第2導體膜8a進行深腐蝕，但為了使絕 緣膜6t及其下方的電荷存儲層CSL不會因深腐蝕而受到損傷，最好 設(shè)定低傷損的蝕刻條件。當絕緣膜6t和電荷存儲層CSL受到傷損時，
接著，如圖14所示，將抗蝕劑圖案作為掩膜，對從掩模露出的 側(cè)壁8進行蝕刻，僅在選擇柵電極CG的側(cè)壁的一側(cè)形成由側(cè)壁8構(gòu) 成的存儲柵電極MG。存儲柵電極MG的柵極長度例如為50~150nm左右。
存儲柵電極MG的柵極長度可由第2導體膜8a的淀積膜厚決定， 因此，通過調(diào)整第2導體膜8a的淀積膜厚，來調(diào)整存儲柵電極MG 的柵極長度。例如，如果使第2導體膜8a的淀積膜厚較薄，則能夠 縮短存儲柵電極MG的柵極長度，如果使第2導體膜8a的淀積膜厚 較厚，則能夠增加存儲柵電極MG的柵極長度。從具有折衷選擇關(guān)系 的存儲單元MC1的溝道控制性和寫入/擦除特性來看，第2導體膜8a 的淀積膜厚最好為50 150nm左右。而且，當選擇柵電極CG的柵極 長度為200nm左右時，第2導體膜8a的淀積膜厚最好為50 ~ 100nm 左右。由此，能夠使存儲柵電極MG的柵極長度為50~ 100nm左右。
接著，如圖15所示，有選擇地對其他區(qū)域的絕緣膜6b、 6t和電 荷存儲層CSL進行蝕刻，留下選擇柵電極CG和存儲柵電極MG之間 以及半導體襯底1和存儲4冊電才及MG之間的絕纟彖膜6b、 6t和電荷存 儲層CSL。
接著，如圖16所示，為了調(diào)整電荷存儲層CSL與源極區(qū)域的重 疊量，用各向同性的濕蝕刻法對電荷存儲層CSL進行側(cè)向蝕刻。例 如，電荷存儲層CSL可以用160。C左右的熱磷酸進行蝕刻，蝕刻量由 蝕刻時間控制。在圖17中示出電荷存儲層(氮化硅膜)的蝕刻量和 蝕刻時間的關(guān)系?？梢钥闯?，蝕刻量與蝕刻時間成比例，電荷存儲層 的蝕刻量可由蝕刻時間控制電荷存儲層。
接著，如圖18所示，在形成了其端部位于選擇柵電極CG的上 面并覆蓋與存儲柵電極MG相反一側(cè)的選擇柵電極CG的一部分的抗 蝕劑圖案后，通過將選擇柵電極CG、存儲柵電極MG和抗蝕劑圖案 作為掩模而將n型雜質(zhì)、例如砷對半導體襯底1的主面進行離子注入， 在半導體襯底l的主面上相對于存儲柵電極MG自對準地形成n-型半 導體區(qū)域2as。這時的雜質(zhì)離子的注入能量例如為5KeV左右，摻雜 量例如為1 x 10"cm—2左右。
接著，在形成了其端部位于選擇柵電極CG的上面并覆蓋存儲柵 電極MG側(cè)的選擇柵電極CG的 一部分和存儲柵電極MG的抗蝕劑圖
案后，通過將選擇柵電極CG、存儲柵電極MG和抗蝕劑圖案作為掩
模而將n型雜質(zhì)、例如砷對半導體襯底1的主面進行離子注入，在半 導體襯底1的主面上相對于選擇^3"電才及CG自對準地形成if型半導體 區(qū)域2ad。這時的n型雜質(zhì)離子的注入能量例如為7KeV左右，摻雜 量例如為1 x 1015cm—2左右。
在此，先形成n-型半導體區(qū)域2as、然后再形成n-型半導體區(qū)域 2ad，但也可以先形成n-型半導體區(qū)域2ad、然后再形成n—型半導體區(qū) 域2as,還可以同時形成n-型半導體區(qū)域2as、 2ad。另外，也可以在 形成n-型半導體區(qū)域2ad的n型雜質(zhì)的離子注入后接著將p型雜質(zhì)、 例如硼對半導體襯底1的主面進行離子注入，形成包圍n-型半導體區(qū) 域2as、 2ad的下部的p型半導體區(qū)域。p型雜質(zhì)離子的注入能量例如 為20KeV左右，摻雜量例如為2.5 x 1013cm—2左右。
在本實施方式的存儲單元MC1中，擦除時，在if型半導體區(qū)域 2as的端部，利用所謂的帶間隧道效應生成空穴?；谠撔目昭?生成效率取決于n—型半導體區(qū)域2as側(cè)的雜質(zhì)濃度(雜質(zhì)的電荷密 度)，而且存在著適于空穴的生成的雜質(zhì)濃度。因此，在形成n-型半 導體區(qū)域2as時，例如以1 x 1013cm-2~ 1 x 1014cm-2的摻雜量將磷與砷 一起進行離子注入，在由砷形成的雜質(zhì)區(qū)域的側(cè)面(端部)形成適于 空穴的生成的雜質(zhì)濃度區(qū)域。即，在離子注入后的砷和磷中，與砷相 比，磷易于沿橫向方向(平行于半導體襯底1的主面的方向)擴散， 因此在n-型半導體區(qū)域2as的端部形成雜質(zhì)濃度低的區(qū)域。由此，能 夠高效率地生成空穴。
接著，如圖19所示，在半導體襯底1的主面上，用等離子體CVD 法淀積了例如由氧化硅膜構(gòu)成的厚度為80nm左右的絕緣膜后，通過 用各向異性的干蝕刻法對其進行深腐蝕，分別在選擇柵電極CG的一
個側(cè)面和存4諸4冊電纟及MG的一個側(cè)面上形成側(cè)壁9。側(cè)壁9的間隔物 長度例如為60nm左右。由此，可以通過側(cè)壁9覆蓋選擇柵電極CG 與半導體襯底i之間的4冊極絕緣膜6的露出側(cè)面以及存儲柵電極MG 與半導體襯底1之間的絕緣膜6b、 6t和電荷存儲層CSL的露出側(cè)面。
接著，如圖20所示，通過將側(cè)壁9作為掩模而將n型雜質(zhì)、例 如砷和磷對半導體襯底i的主面進行離子注入，在半導體襯底l的主
面上相對于選擇柵電極CG和存儲柵電極MG自對準而形成n+型半導 體區(qū)域2b。這時的n型雜質(zhì)離子的注入能量例如為50KeV左右，摻 雜量例如為4x l015cm-2,磷離子的注入能量例如為40KeV左右，摻 雜量例如為5 x 1013cm-2。由此，形成了由n-型半導體區(qū)域2ad和n+ 型半導體區(qū)域2b構(gòu)成的漏極區(qū)域Drm、以及由n—型半導體區(qū)域2as 和n+型半導體區(qū)域2b構(gòu)成的源極區(qū)域Srm。
接著，如圖21所示，通過對半導體襯底1實施熱處理而^f吏源極 區(qū)域Srm向存儲柵電極MG下方延伸，確定電荷存儲層CSL與源極 區(qū)域Srm的重疊量。例如，通過對半導體襯底1實施10秒鐘的1000 。C尖峰(spike)退火，能夠使源極區(qū)域Srm延伸50nm左右。
接著，如圖22所示，在選擇柵電極CG和存儲柵電極MG的上 面、以及n+型半導體區(qū)域2b的表面上，利用自對準法、例如自對準 多晶硅化物(Salicide: Self Align silicide )工藝形成例如硅化鈷(CoSi2 ) 層10。首先，在半導體襯底1的主面上用濺射法淀積鈷膜。接著，通 過對半導體村底l實施采用了 RTA( Rapid Thermal Anneal:快速退火) 法的熱處理，使鈷膜與構(gòu)成選擇柵電極CG的多晶硅膜以及構(gòu)成存儲 柵電極MG的多晶硅膜、鈷膜與構(gòu)成半導體襯底1 (n+型半導體區(qū)域 2b)的單晶珪發(fā)生反應，從而形成硅化鈷層10。之后，將未反應的鈷 膜除去。通過形成硅化鈷層10,既能夠減小硅化鈷層10與在其上部 形成的塞等的接觸電阻，還能夠減小選擇柵電極CG、存儲柵電極MG、 源極區(qū)域Srm和漏極區(qū)域Drm本身的電阻。
接著，如圖23所示，在半導體襯底1的主面上用CVD法形成例 如由氮化硅膜lla和氧化硅膜llb構(gòu)成的層間絕緣膜11。接著，在層 間絕緣膜11上形成了接觸孔CNT后，在接觸孔CNT內(nèi)形成塞PLG。 塞PLG具有例如由鈦和氮化鈦的層疊膜構(gòu)成的相對較薄的阻擋膜和 形成為由該阻擋膜包圍的由鎢或鋁等構(gòu)成的相對較厚的導體膜。然 后，通過在層間絕緣膜11上形成例如由鴒、鋁或銅等構(gòu)成的第1布
線層Ml,大致完成上述圖3中示出的存儲單元MC1。在這之后，通 過通常的半導體器件的制造工序，制造半導體器件。
這樣，按照本實施方式1,通過使介于存儲用nMIS (Qnm)的存 儲柵電極MG和半導體襯底1之間的電荷存儲層CSL形成得比存儲 柵電極MG的柵極長度或位于電荷存儲層CSL上下的絕緣膜6b、 6t 短，并使電荷存儲層CSL與源極區(qū)域Srm的重疊量小于40nm (最佳 范圍為10~30nm)，能夠減小在寫入狀態(tài)下使存儲單元MCI進行了 高溫保持時的閾值電壓的變化量。由此，能夠使分裂柵型MONOS存 儲單元的MCI的數(shù)據(jù)保持特性提高。 (實施方式2)
在本實施方式2中，說明具有與能夠控制電荷存儲層與源極區(qū)域 的重疊量的上述實施方式1不同的結(jié)構(gòu)的分裂^^型MONOS存卩諸單元 的一例。用圖24~圖30說明本實施方式2的分裂柵型MONOS存儲 單元的制造方法。圖24~圖29是半導體器件的制造工序中的存儲單 元的主要部分剖視圖，圖30是表示進行了 IOK次重寫后的寫入狀態(tài) 下的存儲單元的高溫保持特性的曲線圖。作為本實施方式2的分裂柵 型MONOS存儲單元的陣列結(jié)構(gòu)和動作條件與上述實施方式1相同。 此外，直到形成選擇用nMIS(Qnc)的選擇柵電極CG和存儲用nMIS (Qnm)的存儲柵電極MG為止的制造過程，與上述實施方式1的存 儲單元MC1 (上述圖15)的制造過程相同，因此將其說明省略。
在用上述圖15說明過的制造過程之后，接著，如圖24所示，在 半導體襯底1的主面上用CVD法淀積例如由氧化硅膜構(gòu)成的厚度為 50nm左右的絕緣膜21。
然后，如圖25所示，通過用各向異性的干蝕刻法對絕緣膜21進 行深腐蝕，并進 一 步將在選擇用柵電極C G的 一 個側(cè)面上形成的側(cè)壁 除去，僅在存儲柵電極MG的一個側(cè)面上形成側(cè)壁22。側(cè)壁22的間 隔物長度例如為20 ~ 40nm左右。
接著，如圖26所示，在半導體襯底1的主面上相對于存儲柵電 才及MG自對準地形成n—型半導體區(qū)域2as,并在半導體襯底1的主面
上相對于選擇柵電極CG自對準地形成rf型半導體區(qū)域2ad。也可以 在進行形成n-型半導體區(qū)域2as 、 2ad的n型雜質(zhì)的離子注入后接著將 p型雜質(zhì)、例如硼對半導體襯底1的主面進行離子注入，形成包圍n_ 型半導體區(qū)域2as、 2ad的下部的p型半導體區(qū)域。
接著，如圖27所示，在半導體襯底1的主面上，用等離子體CVD 法淀積了例如由氧化硅膜構(gòu)成的厚度為80nm左右的絕緣膜后，通過 用各向異性的干蝕刻法對其進行深腐蝕，分別在選擇柵電極CG的一 個側(cè)面和存儲柵電極MG的一個側(cè)面上形成側(cè)壁9。側(cè)壁9的間隔物 長度例如為60nm左右。
接著，如圖28所示，通過將側(cè)壁9作為掩模而將n型雜質(zhì)、例 如砷和磷對半導體襯底i的主面進行離子注入，在半導體襯底i的主
面上相對于選擇柵電極CG和存儲柵電極MG自對準地形成n+型半導 體區(qū)域2b。由此，形成了由n-型半導體區(qū)域2ad和n+型半導體區(qū)域 2b構(gòu)成的漏極區(qū)域Drm、以及由n—型半導體區(qū)域2as和n+型半導體區(qū) i或2b構(gòu)成的源才及區(qū)i或Srm。
接著，如圖29所示，通過對半導體襯底1實施熱處理而使源極 區(qū)域Srm向存儲柵電極MG下方延伸，確定電荷存儲層CSL與源極 區(qū)域Srm的重疊量。在此，能夠用側(cè)壁22的間隔物長度來調(diào)整上述 重疊量。
然后，與上述實施方式l同樣地，在選擇柵電極CG和存儲柵電 極MG的上面、以及n+型半導體區(qū)域2b的上面用自對準法形成了例 如硅化鈷層IO后，在半導體襯底1的主面上用CVD法形成層間絕緣 膜11。接著，在層間絕緣膜11上形成了接觸孔CNT后，在接觸孔 CNT內(nèi)形成塞PLG。然后，通過在層間絕緣膜11上形成第1布線層 Ml，大致完成存儲單元MC2。
在圖30中示出進行了 IOK次重寫后在寫入狀態(tài)下高溫保持了 1 小時時的存儲單元的閾值電壓的變化量和電荷存儲層與源極區(qū)域的 重疊量的關(guān)系。IOK次的重寫采用了上述圖4中示出的寫入條件和擦 除條件，試樣的制作方法和測量方法等與上述圖8的說明中所述相同。
如圖30所示，當電荷存儲層與源極區(qū)域的重疊量小于40nm時， 隨著重疊量的減小，閾值電壓的變化量減小。而當電荷存儲層與源極 區(qū)域的重疊量為40nm以上時，在BTBT方式中空穴不能到達源才及區(qū) 域Srm上，因此閾值電壓幾乎不變。
根據(jù)上述圖30中示出的在寫入狀態(tài)下進行了高溫保持時的存儲 單元的閾值電壓的變化，例如，如果使存儲柵電極MG與源極區(qū)域 Srm的重疊量(Lso)為10~30nm、使電荷存儲層CSL的蝕刻量(Let) 為Onm、使電荷存儲層CSL與源極區(qū)域Srm的重疊量(Lono)為10 ~ 30nm，則可以認為側(cè)壁22的間隔物長度為20 ~ 40nm是適當?shù)姆秶?br>
這樣，按照本實施方式2，通過在存儲用nMIS (Qnm)的存儲柵 電極MG的側(cè)壁上形成例如具有20 ~ 40nm左右的間隔物長度的側(cè)壁 22，并使電荷存儲層CSL與源極區(qū)域Srm的重疊量小于40nm (最佳 范圍為10~30nm),能夠減小在寫入狀態(tài)下使存儲單元MC2進行了 高溫保持時的閾值電壓的變化量。由此，能夠使分裂柵型MONOS存 儲單元的MC2的數(shù)據(jù)保持特性提高。 (實施方式3 )
在本實施方式3中，用圖31~圖35說明可通過調(diào)整存儲用nMIS 的存儲柵電極的有效溝道長度來提高擦除狀態(tài)下的室溫保持特性的 分裂柵型MONOS存儲單元的一例。圖31和圖32是本實施方式3的 分裂柵型MONOS存儲單元的第1例的主要部分剖視圖，圖33和圖 34是本實施方式3的分裂柵型MONOS存儲單元的第2例的主要部 分剖視圖，圖35是表示進行了 IOK次重寫后的擦除狀態(tài)下的存儲單 元的室溫保持特性的曲線圖。作為本實施方式3的分裂柵型MONOS 存儲單元的陣列結(jié)構(gòu)和動作條件與上述實施方式1相同。
首先，用圖31和圖32說明本實施方式3的分裂柵型MONOS存 儲單元的第1例的制造方法。此外，直到形成選擇用nMIS (Qnc)的 選擇柵電極CG和存儲用nMIS (Qnm)的存儲柵電極MG為止的制 造過程，與上述實施方式1的存儲單元MC1 (上述圖15)的制造過 程相同，因此將其"i兌明省略。在用上述圖15說明過的制造過程之后，接著，如圖31所示，為
了調(diào)整電荷存儲層CSL與源極區(qū)域的重疊量，用各向同性的濕蝕刻 法對電荷存儲層CSL進行側(cè)向蝕刻。電荷存儲層CSL的蝕刻量(Let) 為30~50nm (在上述實施方式1的存儲單元MC1中為20 ~ 40nm )。 接著，在半導體襯底1的主面上相對于存儲柵電極MG自對準地形成 n-型半導體區(qū)域2as,并在半導體襯底1的主面上相對于選擇柵電極 CG自對準地形成n-型半導體區(qū)域2ad。也可以在進行形成n-型半導體 區(qū)域2as、 2ad的n型雜質(zhì)的離子注入后接著將p型雜質(zhì)、例如硼對半 導體襯底1的主面進行離子注入，形成包圍n-型半導體區(qū)域2as、 2ad 的下部的p型半導體區(qū)域。
接著，在半導體襯底1的主面上，用等離子體CVD法淀積了例 如由氧化硅膜構(gòu)成的厚度為80nm左右的絕緣膜后，通過用各向異性 的干蝕刻法對其進行深腐蝕，分別在選擇柵電極CG的一個側(cè)面和存 儲柵電極MG的一個側(cè)面上形成側(cè)壁9。側(cè)壁9的間隔物長度例如為 60nm左右。
接著，通過將側(cè)壁9作為掩模而將n型雜質(zhì)、例如砷和磷對半導 體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于選擇 柵電極CG和存儲柵電極MG自對準地形成n+型半導體區(qū)域2b。由 此，形成了由n-型半導體區(qū)域2ad和n+型半導體區(qū)域2b構(gòu)成的漏極 區(qū)域Drm、以及由n-型半導體區(qū)域2as和n+型半導體區(qū)域2b構(gòu)成的 源極區(qū)域Srm。
接著，如圖32所示，通過對半導體襯底1實施熱處理而^f吏源極 區(qū)域Srm向存儲柵電極MG下方延伸，確定電荷存儲層CSL與源極 區(qū)域Srm的重疊量以及存4諸4冊電才及MG的有效溝道長度。例如，通過 對半導體襯底l實施10秒鐘的1050。C尖峰退火，能夠使源極區(qū)域Srm 延長60nm左右。
即使使存儲4冊電極MG與源極區(qū)域Srm的重疊量(Lso)為60nm (在上述實施方式1的存儲單元MC1中為50nm)，如上所述，由于 電荷存儲層CSL的蝕刻量(Let)為30~50nm (在上述實施方式1
的存儲單元MC1中為20 40nm),所以在使電荷存儲層CSL與源極 區(qū)域Srm的重疊量(Lono)為10 ~ 30nm的適當范圍的狀態(tài)下，也能 縮短存儲柵電極MG的有效溝道長度(Lch)。例如，在存儲柵電極 MG的柵極長度(Lg )為80nm的存儲單元MC2的情況下，能夠使存 儲柵電極MG的有效溝道長度(Lch)為20nm (在上述實施方式1的 存儲單元MC1中為30nm)。
然后，與上述實施方式l同樣地，在選擇柵電極CG和存儲柵電 極MG的上面、以及n+型半導體區(qū)域2b的上面用自對準法形成了例 如硅化鈷層10后，在半導體襯底1的主面上用CVD法形成層間絕緣 膜11。接著，在層間絕緣膜11上形成了接觸孔CNT后，在接觸孔 CNT內(nèi)形成塞PLG。然后，通過在層間絕緣膜11上形成第1布線層 Ml，大致完成存儲單元MC3a。
以下，用圖33和圖34說明本實施方式3的分裂4冊型MONOS存 儲單元的第2例的制造方法。此外，直到形成選擇用nMIS (Qnc)的 選擇柵電極CG和存儲用nMIS (Qnm)的存儲柵電極MG為止的制 造過程，與上述實施方式2的存儲單元MC2 (上述圖25 )的制造過 程相同，因此將其說明省略。但是，存儲柵電極MG的柵極長度形成 得比上述實施方式2的存儲單元MC2的柵電極MG短、例如短10nm 左右。
在用上述圖25說明過的制造過程之后，接著，如圖33所示，僅 在存儲柵電極MG的一個側(cè)面上形成側(cè)壁22。接著，在半導體襯底1 的主面上相對于存儲斥冊電極MG自對準地形成i型半導體區(qū)域2as, 并在半導體襯底l的主面上相對于選擇柵電極CG自對準地形成n-型 半導體區(qū)域2ad。也可以在進行形成n-型半導體區(qū)域2as、 2ad的n型 雜質(zhì)的離子注入后接著將p型雜質(zhì)、例如硼對半導體襯底1的主面進 行離子注入，形成包圍n-型半導體區(qū)域2as、 2ad的下部的p型半導體 區(qū)域。
接著，在半導體襯底1的主面上，用等離子體CVD法淀積了例 如由氧化硅膜構(gòu)成的厚度為80nm左右的絕緣膜后，通過用各向異性
的干蝕刻法對其進行深腐蝕，分別在選擇柵電極CG的一個側(cè)面和存
儲柵電極MG的一個側(cè)面上形成側(cè)壁9。側(cè)壁9的間隔物長度例如為 60nm左右。
接著，通過將側(cè)壁9作為掩模而將n型雜質(zhì)、例如砷和磷對半導 體襯底1的主面進行離子注入，在半導體襯底1的主面上相對于選擇 柵電極CG和存儲柵電極MG自對準地形成n+型半導體區(qū)域2b。由 此，形成了由n-型半導體區(qū)域2ad和n+型半導體區(qū)域2b構(gòu)成的漏極 區(qū)域Drm、以及由n—型半導體區(qū)域2as和n+型半導體區(qū)域2b構(gòu)成的 源極區(qū)域Srm。
接著，如圖34所示，通過對半導體襯底1實施熱處理而使源極 區(qū)域Srm向存儲柵電極MG下方延伸，確定電荷存儲層CSL與源極 區(qū)域Srm的重疊量以及存儲柵電極的有效溝道長度。例如，通過對半 導體襯底1實施IO秒鐘的100(TC尖峰退火，能夠使源極區(qū)域Srm延 長50nm左右。由此，電荷存儲層在使電荷存儲層CSL與源極區(qū)域 Srm的重疊量(Lono)為10 ~ 30nm適當范圍的狀態(tài)下，能夠?qū)⒋鎯?柵電極MG的有效溝道長度(Lch)形成得比上述實施方式2的存儲 單元MC2的存儲柵電極MG的溝道長度(Lch)短例如10nm左右。
然后，與上述實施方式l同樣地，在選擇柵電極CG和存儲斥冊電 極MG的上面、以及n+型半導體區(qū)域2b的上面用自對準法形成了例 如硅化鈷層10后，在半導體襯底1的主面上用CVD法形成層間絕緣 膜11。接著，在層間絕緣膜11上形成了接觸孔CNT后，在接觸孔 CNT內(nèi)形成塞PLG。然后，通過在層間絕緣膜11上形成第1布線層 Ml，大致完成存儲單元MC3b。
在圖35中示出進行了 IOK次重寫后在擦除狀態(tài)下室溫保持1000 小時時的存儲單元的閾值電壓的變化量和存儲用nMIS的柵電極的有 效溝道長度的關(guān)系。IOK次的重寫采用了上述圖4中示出的寫入條件 和擦除條件，試樣的制作方法和測量方法等與上述圖8的說明中所述 相同。
為了減小在擦除狀態(tài)下進行了室溫保持時的存儲單元的閾值電
壓的變化，只需減小通過因重寫而產(chǎn)生的半導體襯底側(cè)的絕緣膜的缺
的量即可。因此，通過縮短存儲柵電極的有效溝道長度來減少外觀上 的空穴的量，并減小相對于半導體襯底1的主面的縱向方向的電場。 由此，能夠減少與空穴結(jié)合的電子的量，能夠減小存儲單元的閾值電
壓的變化。另外，由于擦除時采用BTBT方式，所以確定閾值電壓的 空穴局部分布在電荷存儲層內(nèi)。因此，如圖35所示，當有效溝道長 度從30nm減小到20nm時，閾值電壓急劇地減小。因此，可以認為 存儲柵電極的有效溝道長度為例如30nm以下是適當?shù)姆秶?才艮據(jù)其 他條件，當然并不限于該范圍)。另外，作為適于批量生產(chǎn)的范圍， 可以考慮為20nm以下。
這樣，按照本實施方式3，除了與上述實施方式l、 2同樣地使電 荷存儲層CSL與源極區(qū)域Srm的重疊量小于40nm (最佳的范圍為 10 ~ 30nm )以夕卜，還使存儲柵電極MG的有效溝道長度(Lch)為30nm 以下(最佳的范圍為20nm以下)，并減弱與半導體襯底1的主面垂直 的方向的電場使得難以發(fā)生電子與空穴的結(jié)合，從而能夠減小在寫入 狀態(tài)下使存儲單元MC3a、 MC3b進行了高溫保持時的閾值電壓的變 化量和在擦除狀態(tài)下使存儲單元進行了室溫保持時的閾值電壓的變 化量。由此，能夠提高分裂柵型MONOS存儲單元MC3a、 MC3b的 數(shù)據(jù)保持特性。
(實施方式4)
用圖36~圖43說明本實施方式4的NROM存儲單元的結(jié)構(gòu)的一 例。在NROM存儲單元中，與分裂柵型MONOS存儲單元同樣地， 也存在著在寫入狀態(tài)下的高溫保持特性中存儲單元的閾值電壓隨著 保持時間的推移而逐漸減小、在擦除狀態(tài)下的室溫保持特性中存儲單 元的閾值電壓隨著保持時間的推移而逐漸增大的課題。在本實施方式 4中，對NROM存儲單元應用了在上述實施方式1、 2的分裂柵型 MONOS存儲單元中說明過的電荷存儲層與源極區(qū)域的重疊量的控制 方法。圖36~圖40是本實施方式4的NROM存儲單元的第1例的主
要部分剖視圖，圖41是將寫入、擦除和讀出時的對存儲單元的各部
位的電壓施加條件的一例匯總后的表，圖42和圖43是本實施方式4 的NROM存儲單元的第2例的主要部分剖視圖。
用圖36~圖40來說明基于本實施方式4的NROM存儲單元的第 1例的制造方法。
首先，如圖36所示，準備由例如具有1 ~ 10Q . cm左右的電阻
面略呈圓形的半導體薄板)41。然后，在半導體襯底41的主面上， 形成例如槽形的元件隔離部SGI和配置成由其包圍的活性區(qū)域等。接 著，通過用離子注入法等以預定的能量將p型的雜質(zhì)有選擇地導入到 半導體襯底41的預定部分，從而形成例如具有1 x 10^cm^左右的雜 質(zhì)濃度的p阱42。
然后，通過對半導體襯底41實施氧化處理，在半導體襯底41的 主面上形成例如由氧化硅膜構(gòu)成的厚度為4nm左右的絕緣膜43b。接 著，在絕緣膜43b上用CVD法淀積例如由氮化硅膜構(gòu)成的厚度為6nm 左右的電荷存儲層CSL1,進而在該電荷存儲層CSL1上淀積例如由 含氧的氮化硅膜構(gòu)成的厚度為5nm左右的電荷存儲層CSL2。在形成 氮化硅膜的CVD法中， 一般采用SiH2Cb和NH3作為原料氣體，但 也能夠通過在該原料氣體中添加氧化劑(例如N20 )并控制NH3流量 來形成含有預定濃度的氧的氮化硅膜。能夠通過使其含氧來增大氮化 硅膜的能帶隙。在由上述含氧的氮化硅膜構(gòu)成的電荷存儲層CSL2中， 氧和氮的組成比為1:1。
接著，在電荷存儲層CSL2上，形成例如由氧化膜構(gòu)成的厚度為 lnm左右的絕緣膜43t。在該絕緣膜43t的形成中，采用ISSG( In-Site Steam Generation:現(xiàn)場水汽生成)氧化法。在ISSG氧化法中，因氧 化會使電荷存儲層CSL2的膜厚減小，因此，在淀積電荷存儲層CSL2 時，需要預先考慮因該氧化而引起的膜厚的減小量來設(shè)定電荷存儲層 CSL2的淀積膜厚。由此，形成由絕緣膜43b、電荷存儲層CSL1、CSL2、 絕緣膜43t構(gòu)成的層疊絕緣膜。
接著，如圖37所示，在絕緣膜43t上淀積由例如具有2x 102Gcm-3 左右的雜質(zhì)濃度的多晶硅膜構(gòu)成的導體膜。作為示例，該導體膜可以 用CVD法形成、其厚度例如為150nm左右。接著，將抗蝕劑圖案作 為掩膜對導體膜進行加工，形成柵電極44，進而有選擇地將其他區(qū)域 的絕緣膜43b、 43t和電荷存儲層CSL1、 CSL2除去，留下柵電極44 與半導體襯底41之間的絕緣膜43b、 43t和電荷存儲層CSL1、 CSL2。
接著，如圖38所示，為了調(diào)整電荷存儲層CSL1、 CSL2與源極 區(qū)域的重疊量，用各向同性的濕蝕刻法對電荷存儲層CSL1、 CSL2進 行側(cè)向蝕刻。例如，電荷存儲層CSL1、 CSL2能夠用16(TC左右的熱 磷酸進行蝕刻，蝕刻量由蝕刻時間控制。
接著，如圖39所示，通過將柵電極44作為掩模而將n型雜質(zhì)、 例如砷對半導體襯底41的主面進行離子注入，在半導體襯底41的主 面上相對于^f冊電極44自對準地形成n+型半導體區(qū)域。這時的雜質(zhì)離 子的注入能量例如為40KeV左右，摻雜量例如為2x 10"cm^左右。 之后，通過例如在950。C左右的溫度下實施60秒的熱處理，將離子注 入后的n型雜質(zhì)激活，形成源極/漏極區(qū)域45。
接著，如圖40所示，在半導體襯底41的主面上用CVD法形成 層間絕緣膜46。接著，在層間絕緣膜46上形成了接觸孔47后，在接 觸孔47內(nèi)形成塞48。之后，在層間絕緣膜46上形成例如由鎢、鋁或 銅等構(gòu)成的第l布線層Ml,由此大致完成存儲單元MC4a。在這之 后，通過通常的半導體器件的制造工序，制造半導體器件。
在圖41中，匯總了寫入、4察除和讀出時的施加于NR0M存儲單 元的源極/漏極區(qū)域的電壓Vs、 Vd、施加于柵電極的電壓Vmg和施 加于半導體襯底的電壓Vsub。此外，圖41中示出的各電壓是施加條 件的一例，但并不限于此，可根據(jù)需要進行各種變更。
能夠以圖41中示出的各電壓的施加條件對存儲單元MC4a進行 基于SSI方式的寫入和基于BTBT方式的擦除后，將存儲單元MC4a 的閾值電壓的變化抑制得比電荷存儲層CSL1、 CSL2與源極/漏極區(qū) 域4 5的重疊量大于4 0 nm的存儲單元的閾值電壓的變化小。
以下，用圖42和圖43說明本實施方式4的NROM存儲單元的 第2例的制造方法。此外，直到形成柵電極44為止的制造過程，與 上述存儲單元MC4a (上述圖37)的制造過程相同，因此將其說明省略。
在用上述圖37說明過的制造過程后，接著，如圖42所示，在半 導體襯底41的主面上用CVD法淀積例如由氧化硅膜構(gòu)成的厚度為 20nm左右的絕緣膜。接著，通過用各向異性的干蝕刻法對該絕緣膜 進行深腐蝕，在柵電極44的側(cè)面形成側(cè)壁49。側(cè)壁49的間隔物長度 例如為20nm左右。
接著，通過將柵電極44作為掩模而將n型雜質(zhì)、例如砷對半導 體襯底41的主面進行離子注入，在半導體襯底41的主面上相對于4冊 電極44自對準地形成n+型半導體區(qū)域。這時的雜質(zhì)離子的注入能量 例如為40keV左右，摻雜量例如為2x 10"cm^左右。之后，通過例 如在950。C左右的溫度下實施60秒的熱處理，將離子注入后的n型雜 質(zhì)激活，形成源極/漏極區(qū)域45。
接著，如圖43所示，在半導體襯底41的主面上用CVD法形成 層間絕緣膜46。接著，在層間絕緣膜46上形成了接觸孔47后，在接 觸孔47內(nèi)形成塞48。之后，在層間絕緣膜46上形成例如由鴒、鋁或 銅等構(gòu)成的第1布線層M1，由此大致完成存儲單元MC4b。在這之 后，通過通常的半導體器件的制造工序，制造半導體器件。
能夠在以上述圖41中示出的各電壓的施加條件對存儲單元 MC4b進行基于SSI方式的寫入和基于BTBT方式的擦除后，與存儲 單元MC4a同樣地，將存儲單元MC4b的閾值電壓的變化抑制得比電 荷存儲層與源極/漏極區(qū)域的重疊量大于40nm的存儲單元的閾值電 壓的變化小。
這樣，按照本實施方式4，通過使介于柵電極44和半導體襯底 41之間的電荷存儲層CSL1、 CSL2形成得比柵電極44的柵極長度或 位于電荷存儲層CSL1、 CSL2上下的絕緣膜43b、 43t短，或在柵電 極44的側(cè)面上形成例如具有20~40nm左右的間隔物長度的側(cè)壁49
并使電荷存儲層CSL1、CSL2與源極區(qū)域Srm的重疊量小于40nm(最 佳的范圍為10~30nm),從而能夠減小在寫入狀態(tài)下對存儲單元 MC4a、 MC4b進行了高溫保持時的閾值電壓的變化量和在擦除狀態(tài)下 對存儲單元MC4a、 MC4b進行了室溫保持時的閾值電壓的變化量。 由此，能夠使NR0M存儲單元MC4a、 MC4b的數(shù)據(jù)保持特性提高。
以上，根據(jù)實施方式具體地說明了由本發(fā)明者完成的發(fā)明，但本 發(fā)明并不限定于上述實施方式，在不脫離其主旨的范圍內(nèi)當然可以進 行各種變更。
本發(fā)明能應用于具有將電荷存儲在如氮化膜那樣的絕緣膜內(nèi)的 非易失性存儲單元的半導體存儲器件。
權(quán)利要求
1.一種非易失性半導體器件，具有場效應型晶體管，該場效應型晶體管具備:形成在半導體襯底的主面上的絕緣膜；形成在上述絕緣膜之上的柵電極；和形成在上述柵電極的一側(cè)側(cè)面之下的上述半導體襯底上的源極區(qū)域，該非易失性半導體器件的特征在于:上述絕緣膜包含具有存儲電荷的功能的電荷存儲層，上述電荷存儲層與上述源極區(qū)域的重疊量小于40nm。
2. 根據(jù)權(quán)利要求1所述的非易失性半導體器件，其特征在于 上述電荷存儲層與上述源極區(qū)域的上述重疊量為10~30nm。
3. 根據(jù)權(quán)利要求1所述的非易失性半導體器件，其特征在于 上述場效應型晶體管的有效溝道長度為30nm以下。
4. 根據(jù)權(quán)利要求1所述的非易失性半導體器件，其特征在于 上述場效應型晶體管的有效溝道長度為20nm以下。
5. 根據(jù)權(quán)利要求1所述的非易失性半導體器件，其特征在于通過向上述電荷存儲層注入電子來使上述場效應型晶體管的閾值電 壓升高，并通過向上述電荷存儲層注入由于帶間隧道效應現(xiàn)象而產(chǎn)生的 空穴來使上述場效應型晶體管的閾值電壓下降。
6. 根據(jù)權(quán)利要求1所述的非易失性半導體器件，其特征在于 上述電荷存儲層是氮化硅膜、或在氮化硅膜之上淀積了含有氧的氮化硅膜的層疊膜。
7. 根據(jù)權(quán)利要求1所述的非易失性半導體器件，其特征在于 上述絕緣膜是由下層絕緣膜、上述電荷存儲層和上層絕緣膜構(gòu)成的層疊膜，上述下層絕緣膜和上層絕緣膜與上述電荷存儲層是材質(zhì)互不相 同的絕緣體。
8. 根據(jù)權(quán)利要求7所述的非易失性半導體器件，其特征在于上述下層絕緣膜的厚度為l~10nm，上述電荷存儲層的厚度為5~ 20nm,上述上層絕緣膜的厚度為5 ~ 15nm。
9. 根據(jù)權(quán)利要求7所述的非易失性半導體器件，其特征在于 上述下層絕緣膜和上層絕緣膜是氧化硅膜，上述電荷存儲層是氮化硅膜、或在氮化硅膜之上淀積了含有氧的氮化硅膜的層疊膜。
10. 根據(jù)權(quán)利要求7所述的非易失性半導體器件，其特征在于 上述電荷存儲層較之于上述下層絕緣膜和上層絕緣膜具有更多離散的陷阱能級。
11. 一種非易失性半導體器件的制造方法，包括(a) 在半導體襯底的主面上依次形成下層絕緣膜、具有存儲電荷的 功能的電荷存儲層、和上層絕緣膜的步驟；(b) 在上述上層絕緣膜之上形成柵電極的步驟；驟；(d )以上述柵電極為掩模以離子注入方式向上述半導體襯底注入雜 質(zhì)并在上述柵電極的一側(cè)側(cè)面之下的上述半導體襯底上形成雜質(zhì)區(qū)域 的步驟；以及(e)通過對上述半導體襯底實施熱處理，將上述雜質(zhì)區(qū)域激活而形 成源極區(qū)域的步驟，該非易失性半導體器件的制造方法的特征在于 上述電荷存儲層與上述源極區(qū)域的重疊量小于40nm。
12. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于上述(c)步驟中的上述電荷存儲層的蝕刻量為20~40nm。
13. —種非易失性半導體器件的制造方法，包括(a)在半導體襯底的主面上依次形成下層絕緣膜、具有存儲電荷的 功能的電荷存儲層、和上層絕緣膜的步驟；(b )在上述上層絕緣膜上形成柵電極的步驟；(c) 在上述柵電極的側(cè)面形成側(cè)壁的步驟； (d) 以上述柵電極和上述側(cè)壁為掩模以離子注入方式向上述半導體 襯底注入雜質(zhì)并在上述柵電極的一側(cè)側(cè)面之下的上述半導體襯底上形 成雜質(zhì)區(qū)域的步驟；以及(e) 通過對上述半導體襯底實施熱處理，將上述雜質(zhì)區(qū)域激活而形 成源極區(qū)域的步驟，該非易失性半導體器件的制造方法的特征在于 上述電荷存儲層與上述源極區(qū)域的重疊量小于40nm。
14. 根據(jù)權(quán)利要求13所述的非易失性半導體器件的制造方法，其特 征在于上述(c)步驟中的上述側(cè)壁的間隔物長度為20~40nm。
15. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于上述電荷存儲層與上述源極區(qū)域的上述重疊量為10~30nm。
16. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于上述場效應型晶體管的有效溝道長度為30nm以下。
17. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于上述場效應型晶體管的有效溝道長度為20nm以下。
18. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于上述下層絕緣膜的厚度為l~10nm,上述電荷存儲層的厚度為5~ 20nm，上述上層絕緣膜的厚度為5~ 15nm。
19. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于上述下層絕緣膜和上層絕緣膜是氧化硅膜，上述電荷存儲層是氮化 硅膜、或在氮化硅膜之上淀積了含有氧的氮化硅膜的層疊膜。
20. 根據(jù)權(quán)利要求11所述的非易失性半導體器件的制造方法，其特征 在于 上述電荷存儲層較之于上述下層絕緣膜和上層絕緣膜具有更多離散 的陷阱能級。
全文摘要
本發(fā)明提供一種在將電荷存儲在絕緣體內(nèi)的非易失性存儲器中能使數(shù)據(jù)保持特性提高的技術(shù)。將介于存儲柵電極(MG)和半導體襯底(1)之間的電荷存儲層(CSL)形成得比存儲柵電極(MG)的柵極長度或絕緣膜(6b、6t)的長度短，并使電荷存儲層(CSL)與源極區(qū)域(Srm)的重疊量(Lono)小于40nm。由此，在寫入狀態(tài)下，因反復進行重寫而產(chǎn)生的存儲在源極區(qū)域(Srm)上的電荷存儲層(CSL)的空穴減少，局部存在于電荷存儲層(CSL)中的電子和空穴的橫向方向移動減少，因此能夠減小進行了高溫保持時的閾值電壓的變化。另外，當使有效溝道長度為30nm以下時，確定閾值電壓的外觀上的空穴減少，電荷存儲層(CSL)中的電子與空穴的結(jié)合減少，因此，能夠減小進行了室溫保持時的閾值電壓的變化。
文檔編號H01L21/336GK101373789SQ20081014538
公開日2009年2月25日 申請日期2008年8月7日 優(yōu)先權(quán)日2007年8月24日
發(fā)明者岡田大介, 安井感, 島本泰洋, 有金剛, 桑原敬祐, 森本康史, 石丸哲也, 秋田憲一 申請人:株式會社瑞薩科技