專利名稱：制造在絕緣物上硅層中的瞬時電壓抑制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及制造瞬時電壓抑制器(TVS)的電路結(jié)構(gòu)和方法。更具 體地，本發(fā)明涉及用于向TVS保護提供低電容的在絕緣物上硅(SOI)層中 制造TVS的經(jīng)改進的電路結(jié)構(gòu)和方法。
背景技術(shù)：
設(shè)計和制造瞬時電壓抑制器(TVS)的常規(guī)技術(shù)仍然面臨一定的技術(shù)難 題。尤其是當應(yīng)用標準CMOS工藝步驟在半導體襯底中的TVS上形成多個 PN結(jié)二極管時，即會產(chǎn)生固有的PNP和NPN寄生晶體管。在ESD事件中 或發(fā)生瞬時電壓時，隨著施加于TVS陣列的較大的電壓，寄生NPN或PNP 晶體管被導通或閉鎖。所述閉鎖可能導致突然和強烈的電壓急變返回。突然 和較大的急變返回可能導致系統(tǒng)不穩(wěn)定甚至損壞的不希望的效應(yīng)。另外，TVS 陣列中的寄生NPN或PNP晶體管的閉鎖還可能導致其他未預(yù)料或不需要的 電壓電流瞬時狀態(tài)。在應(yīng)用TVS保護實現(xiàn)的器件中，由于寄生電容和寄生 PNP或NPN閉鎖導致的技術(shù)難題不可能很容易解決。
通常，瞬時電壓抑制器(TVS)普遍應(yīng)用于保護集成電路免受由于不經(jīng) 意發(fā)生的在集成電路上施加超電壓而造成的損壞。集成電路一般設(shè)計成在正 常的電壓范圍內(nèi)運行。然而，在諸如靜電放電(ESD)，快速電瞬變和放電的 情形下，意外的和不受控制的高電壓可能突然作用到電路上。因此需要TVS 器件提供保護功能以規(guī)避在這樣的超電壓情形發(fā)生時可能發(fā)生的對集成電路 造成的損壞。由于越來越多的設(shè)備用易于超電壓損壞的集成電路實現(xiàn)，因此 對TVS保護的需求也日益增加。TVS的示例性應(yīng)用在USB電源和數(shù)據(jù)線保 護，數(shù)字視頻接口，高速以太網(wǎng)，筆記本電腦，監(jiān)視器和平板顯示器中都能 找到。
圖1A和IB分別顯示TVS器件的電路圖和電流電壓關(guān)系圖。當輸入電 壓Vin小于擊穿電壓Vb時，理想的TVS完全阻斷電流(也就是零電流)以 將漏電流減到最小。而且，理想條件下，在輸入電壓Vin大于擊穿電壓Vb的情況下，TVS接近于零電阻，以使瞬時電壓能被有效箝制。TVS能用PN 結(jié)器件實現(xiàn)，PN結(jié)器件具有擊穿電壓，當瞬時輸入電壓超過該擊穿電壓時 該PN結(jié)器件允許電流傳導以實現(xiàn)瞬時電壓保護。然而，PN結(jié)型的TVS沒 有少數(shù)載流子，并且由于如圖1B所示的高電阻而具有較差的箝制性能。現(xiàn) 在有應(yīng)用雙極型晶體管的雪崩觸發(fā)導通的雙極型NPN/PNP的TVS實施方案。 基極充滿少數(shù)載流子，并且因為雪崩電流通過雙極型增益而被放大，雙極型 TVS能實現(xiàn)更好的電壓箝制。
隨著電子科技的發(fā)展，日益增多的設(shè)備和應(yīng)用需要使用TVS 二極管陣列 進行ESD保護，尤其用于保護高帶寬數(shù)據(jù)總線。參考圖2A的四通道TVS 的電路圖和圖2B的僅顯示陣列器件核心的TVS陣列的器件實施方案的側(cè)視 截面圖。如圖2A和圖2B所示的TVS陣列包括若干串聯(lián)的高壓側(cè)和低壓側(cè) 換向二極管，其中高壓側(cè)換向二極管連接到Vcc，低壓側(cè)換向二極管連接到 地電位。另外，這些高壓側(cè)和低壓側(cè)換向二極管與主齊納二極管并聯(lián)，其中 該換向二極管較小并且具有較低的結(jié)電容。另外，如圖2C所示，這樣的實 施方案還產(chǎn)生另一個由于由寄生PNP和NPN晶體管誘發(fā)的可控硅(SCR) 作用導致的閉鎖問題。主齊納二極管的擊穿觸發(fā)NPN使其導通，NPN的導 通進一步使SCR導通而導致閉鎖。在高溫下，即使NPN沒有導通，通過寄 生NPN的NP結(jié)的高漏電流也可能使SCR導通而導致閉鎖。為了抑制由寄 生PNP和NPN晶體管誘發(fā)的SCR作用而導致的閉鎖，半導體襯底上的實際 器件需要在襯底上的如圖2B所示的可能直至100微米或更大距離的橫向擴 展，并且所述抑制通常還不足夠有效。
因此，在電路設(shè)計和器件制造的領(lǐng)域仍然需要提供新穎的和經(jīng)改進的電 路結(jié)構(gòu)和制造方法來解決以上討論的難題。具體地，仍然需要提供能有效和 方便地減小電容并且還能防止寄生PNP/NPN晶體管閉鎖的新穎的和經(jīng)改進 的TVS電路。
發(fā)明內(nèi)容
因此，本發(fā)明的一個方面是提供以SOI結(jié)構(gòu)實施TVS以減小寄生電容并 且防止寄生PNP-NPN晶體管閉鎖的新穎的和經(jīng)改進的器件結(jié)構(gòu)，因此可以 克服以上討論的常規(guī)TVS陣列遭遇的難題和限制。本發(fā)明的另一個方面是在SOI層中形成TVS保護電路。相鄰二極管之間 的側(cè)向距離可以被減少而與寄生電容和不經(jīng)意的閉鎖無關(guān)。
簡略地，在優(yōu)選實施例中，本發(fā)明公開了一種半導體襯底上支撐的瞬時 電壓抑制(TVS)器件。該TVS器件包括設(shè)置在由構(gòu)成絕緣物上硅(SOI) 器件上的TVS的絕緣層絕緣的半導體襯底的頂層上的與高壓側(cè)和低壓側(cè)二 極管一起發(fā)揮作用以箝制瞬時電壓的箝位二極管。在一個示范性實施例中， 該絕緣層還包括厚體氧化物(BOX)層。在另一個特定的示范性實施例中， 該絕緣層包括厚體氧化物(BOX)層，該厚體氧化物層具有250埃到1微米 范圍內(nèi)的厚度以承受所施加的高于25伏的擊穿電壓。在另一個示例性實施例 中，箝位二極管進一步由P阱包圍，并且該P阱形成在設(shè)置于所述絕緣層上 方的pVp+襯底層的頂部。
本發(fā)明還公開了一種制造具有集成瞬時電壓抑制(TVS)器件的電子器 件的方法。該方法包括通過在絕緣層上方形成作為絕緣物上硅(SOI)層的 硅層和形成與高壓側(cè)和低壓側(cè)二極管一起發(fā)揮作用以箝制SOI層中的電子器 件的瞬時電壓的箝位二極管而在半導體襯底上制造TVS陣列的步驟。在一個 示范性實施例中，形成所述絕緣層的工藝還包括在半導體襯底上形成厚體氧 化物層的步驟。在一個特定的實施例中，通過在P-晶片的頂表面形成厚氧化 物層，然后將兩個晶片的氧化物層面對面鍵合和熔融在一起，最后將襯底研 磨成所需要厚度而形成BOX層。在另一個特定的實施例中，該方法還包括 深慘雜注入半導體襯底以將BOX層上方的P-襯底層轉(zhuǎn)化為P+層的步驟。
結(jié)合各個附圖閱讀下文對優(yōu)選實施例的詳細說明后，本發(fā)明的上述和其 他目的和優(yōu)點對于本領(lǐng)域的普通熟練技術(shù)人員無疑是顯而易見的。
圖1A是顯示常規(guī)TVS器件的電路圖，圖IB是用于說明TVS器件的反 向特性的I-V圖即電流電壓圖2A顯示TVS陣列的電路圖，該TVS陣列包括連接到多個輸入/輸出 (1/0)區(qū)的多個高壓側(cè)和低壓側(cè)二極管以及主齊納二極管與該高壓側(cè)和低壓 側(cè)二極管并聯(lián)；
圖2B是說明根據(jù)常規(guī)器件結(jié)構(gòu)的圖2A所示的TVS陣列的器件實施方案的側(cè)截面圖2C顯示說明如圖2B實施的器件的潛在閉鎖的等效電路圖3A到圖3C分別是本發(fā)明的在具有深氧化物溝槽和半導體襯底上的厚 硅的SOI層中形成的TVS的箝位二極管，低壓側(cè)/高壓側(cè)二極管和低壓側(cè)/高 壓側(cè)二極管的側(cè)截面圖3D和圖3E分別是本發(fā)明的用橫向NPN和橫向NWNPN構(gòu)造實現(xiàn)的 圖3A的TVS的側(cè)截面圖4A到圖4C分別是本發(fā)明的在具有薄硅部分耗盡的半導體襯底的SOI 層中形成的TVS的箝位二極管，低壓側(cè)/高壓側(cè)二極管和低壓側(cè)/高壓側(cè)二極 管的側(cè)截面圖4D和圖4E分別是本發(fā)明的用橫向NPN和橫向NW NPW構(gòu)造實現(xiàn)的 圖4A的TVS的側(cè)截面圖5A到圖5C分別是本發(fā)明的在具有全部耗盡硅半導體襯底的SOI層中 形成的TVS的箝位二極管，低壓側(cè)/高壓側(cè)二極管和低壓側(cè)/高壓側(cè)二極管的 側(cè)截面圖5D和5E是本發(fā)明的用橫向NPN和橫向NW NPN構(gòu)造實現(xiàn)的圖5A 到5C的TVS的側(cè)截面圖。
具體實施例方式
圖3A到圖3C是顯示本發(fā)明的形成在絕緣物上硅(SOI)上的TVS的箝 位二極管和高壓側(cè)/低壓側(cè)二極管的截面圖。P型襯底105上淀積厚體氧化您 (BOX)層110。 BOX層110具有250埃到1微米范圍內(nèi)的厚度以承受所施 加的高于25V的擊穿電壓。BOX的形成可以通過在P-晶片的頂表面上形成 厚氧化物層，然后將兩個晶片上的氧化物層面對面鍵合和熔融在一起，最后 將襯底研磨成所需要厚度而實現(xiàn)，這是眾所周知的工藝?？蛇x的深摻雜注入 可用于將BOX層上方的P—襯底層轉(zhuǎn)換為P+層。在如圖3A所示的實施例 中，箝位二極管形成在可選的PVP+襯底層120頂部的P阱(PW) 130中。P 摻雜區(qū)135的分級摻雜分布向由N+區(qū)140和P分級區(qū)135之間的結(jié)形成的 箝位二極管提供觸發(fā)電壓調(diào)節(jié)。PN結(jié)從二極管陰極金屬區(qū)150移開以避免 在高電流擊穿過程中熔化。P分級區(qū)135和P+陽極接觸區(qū)165之間的距離向
7觸發(fā)電路中連接的雙極型器件提供所需要的分布電阻。局部氧化硅(LOCOS) 層170將P分級摻雜區(qū)135與連接到陽極電極160的P+陽極接觸區(qū)165分離。 或者，可以使用未具體顯示的淺溝槽隔離(STI)代替LOCOS層170。
在BOX層110包括可選？-/ +襯底層120的同一個襯底105上的同一個 工藝過程期間，可以在芯片的不同區(qū)域中形成低壓側(cè)/高壓側(cè)二極管。圖3B 顯示形成在與PW 130同時形成的P阱130'中的低壓偵lj/高壓側(cè)二極管。N+區(qū) 140鄰P阱130'之間的二極管與N+區(qū)140同時形成。圖3C顯示高壓側(cè)/低壓 側(cè)二極管，其中高壓側(cè)/低壓側(cè)二極管可以形成在例如NW區(qū)130"的N阱中。 高壓側(cè)和低壓側(cè)二極管由陽極接觸區(qū)165'和NW 130"形成。因此，箝位二極 管也能形成在N阱NW (未具體顯示)中。
為了改進電壓箝制，在示例性實施例中，如圖3D所示，在N+陰極摻雜 區(qū)140， PW 130和P+摻雜區(qū)165之間實現(xiàn)雙極型NPN晶體管以替代作為主 箝制元件的二極管。圖3D顯示設(shè)置在P阱中的橫向NPN晶體管。具體地， N+區(qū)140， P阱130和N+區(qū)180形成NPN晶體管。同時N+區(qū)140和P阱 B0還形成觸發(fā)二極管，而當瞬時電壓到達時，N+140和P阱130之間的結(jié) 將被首先擊穿并且電流將通過P阱流到通過電極160接地的P+區(qū)165。當電 流增大到足夠高時，由于P阱130中的分布電阻導致的電壓降將導通雙極型 NPN晶體管，從而提供經(jīng)改進的箝制功能。圖3E提供了一個替代實施例， 在該實施例中橫向NPN結(jié)構(gòu)還包括N阱190和N阱195。 N阱190確保PN 結(jié)從二極管陰極金屬區(qū)150移開以避免在高電流擊穿的過程中熔化。N阱190 通過將發(fā)射極延伸至更深的深度擴大基極區(qū)，從而提供更深的載流子注入以 增加高電流處理能力。N阱190還增加了基極電阻，即使在較低電流的情況 下也有利于容易導通雙極型NPN。
參考形成在薄硅層(約lpm)上的TVS的實施例的圖4A到圖4E，該 實施例中的薄硅層部分耗盡。圖4A是圖3A的替代實施例，該實施例中P 阱130的底部延伸至BOX層110，并且消除了 P-ZP+層120。圖4B到圖4E 對應(yīng)于圖3B到圖3E。除了由于薄硅層的耗盡而消除P-7P+層120之外，圖 4B到圖4E的器件還用沉阱區(qū)175替代如圖3B到3E中所示的氧化物溝槽以 將器件與其他區(qū)域隔離。重摻雜沉阱區(qū)175提供寄生雙極型晶體管的重慘雜 基極區(qū)，因此抑制寄生雙極型器件的增益以避免導致閉鎖的急變返回。沉阱的使用還提供調(diào)節(jié)器件之間的距離的靈活性。
參考應(yīng)用眾所周知的CMOS技術(shù)的方法制造的形成在全耗盡硅層上的 TVS的實施例的圖5A到圖5E。圖5A到圖5E對應(yīng)于圖3A到3E中的器件。 圖5A到圖5E與圖3A到3E所示的實施例的不同之處在于在很薄的硅層上 制造器件。為了在薄硅層上形成TVS器件，所制造的TVS器件中消除了圖 3A—3E中所示的PVP+層120和P阱層130。由于硅層很薄，因此可以向襯 底中注入氧以形成硅注入氧化(SIMOX)薄層替代厚BOX層以減少生產(chǎn)成 本。如圖5D和5E所示，該截面圖分別顯示橫向雙極型晶體管和橫f^ SCR 器件。觸發(fā)二極管路徑在第三維中連接(未顯示)?？梢岳斫猓谝陨辖Y(jié)構(gòu) 通過簡單變換慘雜類型的極性就可以制造互補的器件。
雖然按照目前的優(yōu)選實施例描述了本發(fā)明，但是應(yīng)該理解，本文公開的 內(nèi)容不能解釋為對本發(fā)明的限制。閱讀了上文的公開內(nèi)容之后，對本發(fā)明的 各種變化和修改對于本領(lǐng)域的普通熟練技術(shù)人員無疑是顯而易見的。因此， 附后的權(quán)利要求應(yīng)被理解為涵蓋落入本發(fā)明的真實精神和范圍之內(nèi)的所有替 代和修改。
權(quán)利要求
1. 一種在半導體襯底上支撐的瞬時電壓抑制器件，其特征在于，該器件包括設(shè)置在由構(gòu)成絕緣物上硅層上的瞬時電壓抑制器件的絕緣層絕緣的半導體襯底的頂層上的與高壓側(cè)和低壓側(cè)二極管一起發(fā)揮作用以箝制瞬時電壓的箝制元件。
2. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，所述絕緣層還包括 厚體氧化物層。
3. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，所述絕緣層還包括厚體氧化物層，該厚體氧化物層具有250埃到1微米范圍內(nèi)的厚度以承受所 施加的高于25伏的擊穿電壓。
4. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，所述箝制元件由P 阱進一步包圍。
5. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，所述箝制元件由所 述絕緣層上方設(shè)置的P-ZP+襯底層的頂部上的P阱進一步包圍。
6. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，所述箝制元件還包 括齊納二極管。
7. 如權(quán)利要求6所述的瞬時電壓抑制器件，其特征在于，所述齊納二極管還 包括分級摻雜區(qū)域。
8. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，所述箝制元件還包 括由二極管觸發(fā)的雙極型晶體管。
9. 如權(quán)利要求8所述的瞬時電壓抑制器件，其特征在于，所述雙極晶體管還包括用于擴大基極區(qū)的延伸發(fā)射極區(qū)，通過提供更深的載流子注入增強高電 流處理能力。
10. 如權(quán)利要求l所述的瞬時電壓抑制器件，其特征在于，所述絕緣層還包 括硅注入氧化薄層。
11. 如權(quán)利要求l所述的瞬時電壓抑制器件，其特征在于，該瞬時電壓抑制 器件還包括-將箝制元件與其他功能器件隔離的重摻雜沉阱。
12. 如權(quán)利要求1所述的瞬時電壓抑制器件，其特征在于，該瞬時電壓抑制器件還包括填充溝槽以將箝制元件與其他功能器件隔離的電介質(zhì)材料。
13. —種制造具有集成瞬時電壓抑制器件的電子器件的方法，其特征在于， 該方法包括通過在絕緣物上方形成作為絕緣物上硅層的硅層并且形成與高壓側(cè)和低 壓側(cè)二極管一起發(fā)揮作用以箝制絕緣物上硅層中的所述電子器件的瞬時電壓 的箝位二極管而在半導體襯底上制造瞬時電壓抑制器件。
14. 如權(quán)利要求13所述的方法，其特征在于，所述形成絕緣層的工藝還包括在半導體襯底中形成厚體氧化物層的步驟。
15. 如權(quán)利要求13所述的方法，其特征在于，所述形成絕緣層的工藝還包括 通過在P-晶片的頂表面上形成厚氧化物層，然后將兩個晶片的氧化層面對面 鍵合和熔融在一起，最后將襯底研磨成所需要厚度而在半導體襯底中形成厚 體氧化層的步驟。 '
16. 如權(quán)利要求13所述的方法，其特征在于，該方法還包括深摻雜注入半導體襯底以使體氧化物層上方的p-襯底層轉(zhuǎn)變?yōu)閜+層。
全文摘要
本發(fā)明涉及一種制造在絕緣物上硅層中的瞬時電壓抑制器。在半導體襯底上支撐的瞬時電壓抑制器件被用于保護電子器件免受瞬時電壓的傷害。該瞬時電壓抑制器件包括設(shè)置在由構(gòu)成絕緣物上硅層中的瞬時電壓抑制器件的絕緣層絕緣的半導體襯底的頂層上的與高壓側(cè)和低壓側(cè)二極管一起發(fā)揮作用以箝制瞬時電壓的箝位二極管。在示例性實施例中，所述絕緣層還包括厚體氧化物層，該體氧化物層具有250埃到1微米范圍內(nèi)的厚度，用以承受所施加的高于25伏的擊穿電壓。在另一個示例性實施例中，箝位二極管由P阱進一步包圍，該P阱形成在所述絕緣層上方設(shè)置的P-/P+襯底層的頂部。
文檔編號H01L21/70GK101425519SQ20081016589
公開日2009年5月6日 申請日期2008年10月6日 優(yōu)先權(quán)日2007年11月1日
發(fā)明者雪克·瑪力卡勒強斯瓦密 申請人:萬國半導體股份有限公司