專利名稱：集成電路結(jié)構(gòu)的形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路結(jié)構(gòu)，且特別是涉及一種裸片對(duì)晶片(die-to-wafer)的接合方法。
技術(shù)背景從集成電路的發(fā)明以來(lái)，由于各種電子元件(例如晶體管，二極管，電阻 等等)的整合密度不斷的提升，使得半導(dǎo)體工業(yè)連續(xù)快速地成長(zhǎng)。對(duì)大多數(shù)元 件而言，整合密度的提升來(lái)自于不斷地降低特征尺寸，以允許更多的元件整 合于既定面積之中。這些整合在本質(zhì)上屬于二維(2D)的提升，其中集成元件所占的體積實(shí)質(zhì) 上位于半導(dǎo)體晶片的表面上。雖然光刻技術(shù)的顯著提升造成2D集成電路在 形成時(shí)相當(dāng)多的改進(jìn)，然而對(duì)于2D空間可達(dá)到的密度仍有物理上的限制。 其中之一的限制在于需要微小尺寸以構(gòu)成這些元件。此外，當(dāng)越多元件置于 一芯片時(shí)，需要越復(fù)雜的設(shè)計(jì)。另外一項(xiàng)額外的限制在于，當(dāng)元件數(shù)目增加時(shí)，元件間的內(nèi)連線數(shù)目與 長(zhǎng)度會(huì)顯著的增加。當(dāng)內(nèi)連線數(shù)目與長(zhǎng)度增加時(shí)，電路RC延遲與功率消耗 兩者皆會(huì)增加。為了解決上述的限制，因此衍生出三維(3D)集成電路(ICs)。 于一般3DIC形成過(guò)程中，會(huì)形成兩個(gè)晶片，其中兩者皆包含具有集成電路 的多個(gè)半導(dǎo)體芯片。接著將上述兩晶片接合在一起。之后形成深的孔洞用以 連接兩個(gè)晶片中的集成電路。公知形成3DIC的方法也包括裸片對(duì)晶片的接合，其中多個(gè)裸片接合到 一晶片上。裸片對(duì)晶片接合的優(yōu)點(diǎn)在于裸片的尺寸可以小于晶片上芯片的尺 寸。典型的裸片對(duì)晶片接合工藝的過(guò)程，裸片之間會(huì)留下間隙。圖1與圖2 顯示一公知的裸片對(duì)晶片接合工藝的中間步驟剖面圖。請(qǐng)參見(jiàn)圖1，裸片100 堆疊于包含半導(dǎo)體芯片104的晶片102之上。半導(dǎo)體芯片104大于(或等于) 裸片IOO，且裸片100之間留下間隙(或切割道)106。于后續(xù)工藝步驟期間，如圖2所示，裸片100被薄化，例如厚度降至約30 !iim，所以位于裸片IOO 之上的硅通孔(through-silicon vias, TSV)110暴露出來(lái)。接合墊(圖中未顯示) 可以形成于裸片100的表面上且連接到硅通孔110。上述的裸片對(duì)晶片接合工藝存在許多缺點(diǎn)。在薄化裸片100的過(guò)程中， 會(huì)有不想要的物質(zhì)(例如水氣、薄化過(guò)程產(chǎn)生的粒子、以及有害化學(xué)物質(zhì))可 能掉入間隙106，也可能降低半導(dǎo)體芯片104的效率。目前，尚未有有效的 方法能移除不想要的物質(zhì)。再者，如圖2所示，現(xiàn)有的結(jié)構(gòu)具有受限的輸入 /輸出數(shù)目。部分的原因是因?yàn)楣柰?00(或可能連接到接合墊的其他導(dǎo)電特 征)需要足夠大的間距以容納接合墊。另外，很難于裸片IOO之上形成金屬化 層。對(duì)于形成介電層的設(shè)備，例如化學(xué)氣相沉積設(shè)備，化學(xué)氣相沉積會(huì)拒絕 在圖2的結(jié)構(gòu)表面上形成薄膜，因?yàn)槠渖媳砻鎸?duì)該設(shè)備而言太粗糙。為解決 上述問(wèn)題，需要一種新的裸片對(duì)晶片堆疊方法。發(fā)明內(nèi)容為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種集成電路結(jié)構(gòu)，包括 一底部 半導(dǎo)體芯片； 一上裸片接合至該底部半導(dǎo)體芯片上； 一保護(hù)材料包圍該底部 裸片與位于該底部半導(dǎo)體芯片之上；以及一平坦介電層位于該上裸片與該保 護(hù)材料之上。該保護(hù)材料的上表面與該上裸片的上表面等高。本發(fā)明提供另一種半導(dǎo)體電路結(jié)構(gòu)，包括一包含多個(gè)底部半導(dǎo)體芯片的 底部晶片；多個(gè)上裸片接合至所述多個(gè)底部半導(dǎo)體芯片之一； 一保護(hù)材料填 充上裸片的間隙； 一包圍環(huán)位于該底部晶片之上，且靠近該底部晶片的外圍， 其中該保護(hù)材料的上表面、所述多個(gè)上裸片的上表面與該包圍環(huán)的上表面等 高； 一平坦介電層位于所述多個(gè)上裸片與該保護(hù)材料之上，其中該平坦介電層延伸覆蓋實(shí)質(zhì)上所有的所述多個(gè)上裸片與該保護(hù)材料；以及一導(dǎo)電特征位 于該平坦介電層中。該導(dǎo)電特征電性連接至所述多個(gè)上裸片與所述多個(gè)底部 半導(dǎo)體晶片至少之一。本發(fā)明提供另一種集成電路結(jié)構(gòu)，包括一底部晶片，其包括多個(gè)底部半 導(dǎo)體芯片；多個(gè)上裸片接合至所述多個(gè)底部半導(dǎo)體芯片； 一保護(hù)材料填充所 述多個(gè)上裸片的間隙； 一包圍環(huán)位于該底部晶片之上，且靠近該底部晶片的 外圍，其中該保護(hù)材料的上表面、所述多個(gè)裸片的上表面與該包圍環(huán)的上表面實(shí)質(zhì)上等高； 一平坦介電層位于所述多個(gè)上裸片與該保護(hù)材料之上，其中該平坦介電層實(shí)質(zhì)上延伸至整個(gè)底部晶片上；以及一銅線位于該平坦介電層中，其中該銅線電性連接至所述多個(gè)上裸片與所述多個(gè)底部半導(dǎo)體芯片至少 之一，且該銅線的一上表面與該平坦介電層的上表面等高。本發(fā)明提供另一集成電路的形成方法，包括提供一底部晶片，包括多 個(gè)底部半導(dǎo)體芯片；提供多個(gè)上裸片，所述多個(gè)裸片接合至所述多個(gè)底部半 導(dǎo)體芯片；形成一包圍環(huán)于該底部晶片之上，且靠近該底部晶片的一外圍； 涂覆一保護(hù)材料以填充所述多個(gè)上裸片的間隙，其中該保護(hù)材料的上表面、 所述多個(gè)上裸片的上表面與該包圍環(huán)的上表面等高；形成一平坦介電層于所 述多個(gè)上裸片與該保護(hù)材料之上；以及形成一導(dǎo)電特征于該平坦介電層中， 其中該導(dǎo)電特征電性連接到所述多個(gè)上裸片與所述多個(gè)底部半導(dǎo)體芯片至 少之一，且該導(dǎo)電特征的上表面與該平坦介電層的上表面等高。本發(fā)明又提供另一集成電路的形成方法，包括提供一底部晶片，包括 多個(gè)底部半導(dǎo)體芯片；接合多個(gè)上裸片至所述多個(gè)底部半導(dǎo)體芯片；形成一 包圍環(huán)于該底部晶片之上，且靠近該底部晶片的一外圍；涂覆一保護(hù)材料以 填充所述多個(gè)上裸片的間隙，其中該保護(hù)材料被該包圍環(huán)包圍；固化該保護(hù) 材料；研磨以平坦化該保護(hù)材料、所述多個(gè)上裸片與該包圍環(huán)；形成一平坦 介電層于所述多個(gè)上裸片、該保護(hù)材料與該包圍環(huán)之上；以及形成一銅線于 該平坦介電層中。該銅線電性連接到所述多個(gè)上裸片與所述多個(gè)底部半導(dǎo)體 芯片至少之一，且該銅線的上表面與該平坦介電層的上表面等高。本發(fā)明的優(yōu)點(diǎn)包括降低電阻、降低工藝成本以及改善可靠度。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉 出優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下。


圖l和圖2為一系列中間步驟的剖面圖，用以說(shuō)明公知的裸片到晶片的 接合工藝。圖3~9為一系列中間步驟的剖面圖，用以說(shuō)明本發(fā)明一優(yōu)選實(shí)施例的工藝；并且，上述附圖中的附圖標(biāo)記說(shuō)明如下6100 裸片102 晶片104 半導(dǎo)體芯片106 間隙110~硅通孔10 晶片12 ~裸片14 ~裸片的前表面16 ~裸片的背表面18 ~半導(dǎo)體基材20 硅通孔30 半導(dǎo)體芯片32 半導(dǎo)體芯片的前表面34 ~半導(dǎo)體芯片的背表面35 間隙36~包圍環(huán)38 外圍40 ~保護(hù)材料42 ~掩模44 開(kāi)口48 ~平坦上表面50 ~接點(diǎn)51 接合墊54~介電層56 ~金屬線60 ~金屬化層62 ~金屬化層66 ~接合墊Tl 包圍環(huán)厚度T2 裸片厚度T3 ~保護(hù)材料厚度T4~薄化后裸片厚度具體實(shí)施方式
下文特舉出本發(fā)明的優(yōu)選實(shí)施例。須了解本發(fā)明提供了許多可實(shí)施的發(fā) 明概念，可依各種變化方式據(jù)以實(shí)施。此處的實(shí)施例僅為揭露本發(fā)明使用的 特定方式，其并非用以限定本發(fā)明。堆疊裸片于晶片上的方法的中間步驟顯示于圖3至圖9。以下討論優(yōu)選 的實(shí)施例。各種圖式與實(shí)施例中類似的元件將用類似的元件符號(hào)標(biāo)出。請(qǐng)參見(jiàn)圖3，裸片12接合到晶片10之上。每一裸片12具有前表面14 與背表面16。每一個(gè)裸片包括半導(dǎo)體基材18，其中裸片12的背表面16也 是個(gè)別半導(dǎo)體基材18的背表面。于一實(shí)施例中，裸片12包括硅通孔 (through-silicon vias， TSV)20從前表面14延伸入半導(dǎo)體基材18，其中硅通孔 20連接到半導(dǎo)體芯片30上。于另一實(shí)施例，不預(yù)先形成硅通孔20于裸片 12，硅通孔20形成于薄化裸片12之后，于下文中作詳細(xì)討論。晶片10包括多個(gè)半導(dǎo)體芯片30。于一實(shí)施例中，每一裸片12接合至一 個(gè)半導(dǎo)體芯片30。此外， 一個(gè)半導(dǎo)體芯片30可能有超過(guò)一個(gè)裸片12接合于 其上。于此例中，接合至相同的半導(dǎo)體芯片30的裸片12可能具有相同或不 同的電路設(shè)計(jì)，及/或尺寸。本文中裸片12本意指上裸片12，而半導(dǎo)體芯片 30意指底部芯片30。晶片10具有前表面32與背表面34，其中接合墊14及/或其他連接結(jié)構(gòu) 靠近前表面32，而背表面34則為半導(dǎo)體基材的背表面。集成電路(未顯示) 包括主動(dòng)與被動(dòng)元件，例如晶體管、電阻、電容，以及類似的元件，形成于 上裸片12的半導(dǎo)體基材的前表面與底部芯片30上。上裸片12與底部晶片30優(yōu)選為面對(duì)面接合，其中接合的方法包括一般 公知的方法，例如氧化物對(duì)氧化物接合，氧化物對(duì)硅接合、銅對(duì)銅的接合， 以及類似的方法。由于底部芯片30大于(或等于)其上方的上裸片12，因此 上裸片12之間會(huì)留下間隙(或切割道)35。圖4A顯示形成包圍環(huán)36的方法。包圍環(huán)36優(yōu)選包圍裸片12，且靠近 晶片10的外圍38。包圍環(huán)36的外圍稍微遠(yuǎn)離該晶片10的外圍38以留下邊緣。圖4B顯示圖4A的俯視圖。于一實(shí)施例中，于晶片10上涂覆具有高粘 度的可固化材料(例如高分子)以形成包圍環(huán)36，當(dāng)晶片10旋轉(zhuǎn)時(shí)，涂覆該 高分子。于一實(shí)施例中，包圍環(huán)36由聚酰亞胺(polyimide)或其他耐熱的高分 子涂料組成，例如苯環(huán)丁烯(benzocyclobuenes, BCB)、 SilkTM (Dow chemical) 或其他類似的高分子。于另一實(shí)施例中，包圍環(huán)36由干膜組成，例如聚酰 亞胺(polyimide)干膜或ETERTECHT-100(Eternal)干膜，且壓合于晶片10之 上。于一優(yōu)選實(shí)施例，如圖4A所示，包圍環(huán)36的厚度Tl大于上裸片12 薄化之后的殘余厚度T4(請(qǐng)參見(jiàn)圖6，約30fim)，但是小于上裸片12薄化前 的厚度T2(請(qǐng)參見(jiàn)圖4)。于另一實(shí)施例，厚度T1實(shí)質(zhì)上等于厚度T2。當(dāng)包 圍環(huán)36由可固化材料所組成時(shí)，需進(jìn)行預(yù)烘烤以固化該包圍環(huán)36。圖5A顯示涂布保護(hù)材料40于間隙35中。于一實(shí)施例中，類似包圍環(huán) 36，保護(hù)材料40由一可固化材料所組成，例如高分子，可使用與包圍環(huán)36 相同或不同的材料。于一示范實(shí)施例中，保護(hù)材料40由聚酰亞胺(polyimide) 組成。保護(hù)材料40的厚度T3可大于薄化后的裸片12厚度T4(請(qǐng)參見(jiàn)圖6)， 但小于裸片12的厚度T2。據(jù)此，如圖5B所示，保護(hù)材料40可以用網(wǎng)版涂 覆(screen coating),其中掩模42用于遮蔽裸片12，所以保護(hù)材料40不會(huì)涂 布到裸片12的上和包圍環(huán)36的外的晶片10部分。掩模42包括開(kāi)口 44用 以對(duì)應(yīng)到間隙35。于另一實(shí)施例中，如圖5C所示，保護(hù)材料40利用孔版 涂布(stencilcoating)涂覆進(jìn)入間隙35，其中保護(hù)材料40是毯覆式涂布，于裸 片12的上的過(guò)量保護(hù)材料40被刮除。于此例中，包圍環(huán)36的厚度Tl需要 實(shí)質(zhì)上接近裸片12的厚度T2。包圍環(huán)36能防止保護(hù)材料40弄臟晶片12及/或晶片12的底部，否則不 但有害地影響后續(xù)光刻工藝，也會(huì)造成產(chǎn)生更多不想要的粒子。涂布保護(hù)材 料40之后，進(jìn)行烘烤以固化保護(hù)材料40以及進(jìn)一步固化包圍環(huán)36。請(qǐng)參見(jiàn)圖6，研磨上裸片12、保護(hù)材料40以及包圍環(huán)38，例如利用化 學(xué)機(jī)械研磨(CMP)。例如上裸片12的殘余厚度T4大約30^im。然而，最佳 的厚度可以大于或小于30pm。研磨之后形成一平坦的上表面48，若是硅通 孔20預(yù)先形成時(shí)，經(jīng)由上表面48露出所述多個(gè)硅通孔20。圖7顯示接觸插塞50的形成，若硅通孔20未預(yù)先形成時(shí)，也可能是在 此時(shí)形成硅通孔20。于此例中，硅通孔20未預(yù)先形成，形成的硅通孔20用以連接底部芯片30的集成電路，例如借由蝕刻或激光鉆孔進(jìn)入裸片12以 形成開(kāi)口，以及利用導(dǎo)電材料(例如銅、鎢、鋁、銀或上述的組合)填充此開(kāi) 口。未填充開(kāi)口前，阻障層與絕緣層可先(圖中未顯示)形成于開(kāi)口的側(cè)壁。若硅通孔20已經(jīng)預(yù)先形成，則可省略形成硅通孔。硅通孔20可以連接到 上裸片12及/或底部芯片30。當(dāng)?shù)撞啃酒?0大于上裸片12，可以于保護(hù)材 料40之中形成接點(diǎn)50，用以連接底部芯片30的集成電路(或內(nèi)連線結(jié)構(gòu)， 如金屬線、金屬墊片或其他類似的結(jié)構(gòu))。于此例中，接點(diǎn)50可以連接底部 芯片30的表面上的接合墊51 ，或穿過(guò)底部芯片30表面上的保護(hù)層直達(dá)底下 的導(dǎo)電墊。圖8顯示于上裸片12與保護(hù)材料40之上形成介電層54。若需要時(shí)，一 蝕刻停止層(圖中未顯示)可形成于介電層54和上裸片12之間。金屬線/墊片 56(之后稱為金屬線56)形成于介電層54間且電性連接到硅通孔20及/或接點(diǎn) 50。可利用一般公知方法形成介電層54和金屬線56，例如單鑲嵌工藝。另 外地，可利用毯覆式地沉積金屬薄膜形成金屬線56，圖案化此金屬薄膜，以 及填充介電層54于金屬線56的間隙。金屬線56可由銅、鋁、鎢、銀或上 述的組合而組成。介電層54可由氧化物、氮化物、未摻雜的硅酸鹽玻璃、 氟化硅酸鹽玻璃、低介電(low-k)材料或其他類似材料所組成。圖9顯示形成更多層的內(nèi)連線層，例如金屬化層60和62。視需要可以 形成更多層。每一金屬化層包括一介電層與介于介電層之間的導(dǎo)電特征，其 中導(dǎo)電特征(例如，銅或銅合金組成的金屬線)可借由雙鑲嵌工藝而得。于金 屬化層60和62的導(dǎo)電特征連接到金屬線56。此處須注意的是，圖8的結(jié)構(gòu) 類似公知的晶片(除了公知晶片不包含封裝于內(nèi)的裸片)。因此，這些方法和 結(jié)構(gòu)可應(yīng)用于公知晶片上制備內(nèi)連線結(jié)構(gòu)。于形成內(nèi)連線層之后，形成接合 墊66。接著，堆疊的裸片沿著虛線被切開(kāi)。切割后之裸片12中，保護(hù)材料 40包圍并保護(hù)上裸片12的側(cè)壁，且保護(hù)材料40的外圍垂直對(duì)應(yīng)到個(gè)別底部 芯片30的外圍。本發(fā)明的實(shí)施例具有許多優(yōu)點(diǎn)。借由填充保護(hù)材料40于上裸片12的間 隙以形成一平坦表面，可使用一般公知的方法形成內(nèi)連線結(jié)構(gòu)。此點(diǎn)顯著地 擴(kuò)大上裸片12與底部芯片30的設(shè)計(jì)上的彈性。例如，于上裸片12的上形 成較小間距的硅通孔20，其中硅通孔20的連接線路可重新被改變，經(jīng)由形成于上裸片12的上的內(nèi)連線結(jié)構(gòu)到位于其上的接合墊66(請(qǐng)參見(jiàn)圖9)，使接 合墊的間距大于硅通孔20的間距。接點(diǎn)/硅通孔可形成于保護(hù)材料中，用以 連接上裸片12及/或底部芯片30。甚至于，借由填充保護(hù)材料40于上裸片 12的間隙，能實(shí)質(zhì)上消除水氣或其他有害物質(zhì)造成對(duì)上裸片12與底部芯片 30的傷害。雖然本發(fā)明已用數(shù)個(gè)優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明， 任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的 更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)的形成方法，包括下列步驟提供一底部晶片，包括多個(gè)底部半導(dǎo)體芯片；提供多個(gè)上裸片，所述多個(gè)上裸片接合至所述多個(gè)底部半導(dǎo)體芯片；形成一包圍環(huán)于該底部晶片之上，且靠近該底部晶片的一外圍；涂覆一保護(hù)材料以填充所述多個(gè)上裸片的間隙，其中該保護(hù)材料的上表面、所述多個(gè)上裸片的上表面與該包圍環(huán)的上表面等高；形成一平坦介電層于所述多個(gè)上裸片與該保護(hù)材料之上；以及形成一導(dǎo)電特征于該平坦介電層中，其中該導(dǎo)電特征電性連接到所述多個(gè)上裸片與所述多個(gè)底部半導(dǎo)體芯片至少之一。
2. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中形成該包圍環(huán)的 步驟包括涂覆一高分子環(huán)；以及在涂覆該保護(hù)材料步驟之前，預(yù)烘烤該高分子環(huán)。
3. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中形成該包圍環(huán)的 步驟包括壓合一干膜作為該包圍環(huán)。
4. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中在形成該包圍環(huán) 與涂覆該保護(hù)材料步驟之后，進(jìn)行一平坦化，以平整該保護(hù)材料、所述多個(gè) 上裸片的上表面以及該包圍環(huán)的上表面。
5. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)的形成方法，還包括平坦化步驟 之后，形成一 TSV于所述多個(gè)上裸片之一中，其中該導(dǎo)電特征連接到該TSV。
6. 如權(quán)利要求4所述的集成電路結(jié)構(gòu)的形成方法，還包括平坦化步驟 之后，形成一接觸插塞穿過(guò)該保護(hù)材料，其中該接觸插塞連接到該導(dǎo)電特征 以及所述多個(gè)底部半導(dǎo)體芯片。
7. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中涂覆該保護(hù)材料 的步驟包括孔版印刷。
8. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中涂覆該保護(hù)材料 的步驟包括利用一掩模進(jìn)行網(wǎng)版印刷，該掩模具有開(kāi)口對(duì)應(yīng)到所述多個(gè)上裸 片的間隙。
9. 如權(quán)利要求1所述的集成電路結(jié)構(gòu)的形成方法，其中該導(dǎo)電特征的上表面與該平坦介電層的上表面等高。
10. —種集成電路結(jié)構(gòu)的形成方法，包括下列步驟 提供一底部晶片，包括多個(gè)底部半導(dǎo)體芯片； 接合多個(gè)上裸片至所述多個(gè)底部半導(dǎo)體芯片； 形成一包圍環(huán)于該底部晶片之上，且靠近該底部晶片的一外圍； 涂覆一保護(hù)材料以填充所述多個(gè)上裸片的間隙，其中該保護(hù)材料被該包圍環(huán)包圍；固化該保護(hù)材料；研磨以平坦化該保護(hù)材料、所述多個(gè)上裸片與該包圍環(huán)； 形成一平坦介電層于所述多個(gè)上裸片、該保護(hù)材料與該包圍環(huán)之上；以及形成一銅線于該平坦介電層中，其中該銅線電性連接到所述多個(gè)底部半 導(dǎo)體芯片與所述多個(gè)上裸片至少之一。
11. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)的形成方法，其中所述多個(gè)上裸 片與所述多個(gè)底部半導(dǎo)體芯片是面對(duì)面接合。
12. 如權(quán)利要求IO所述的集成電路結(jié)構(gòu)的形成方法，其中研磨之后，露 出所述多個(gè)上裸片中的多個(gè)硅通孔，且其中該銅線連接到所述多個(gè)硅通孔之
13. 如權(quán)利要求10所述的集成電路結(jié)構(gòu)的形成方法，還包括研磨之后， 形成一 TSV于所述多個(gè)上裸片之一中，其中該銅線連接到該TSV。
14. 如權(quán)利要求10所述的集成電路結(jié)構(gòu)的形成方法，還包括研磨之后， 形成一接觸插塞穿過(guò)該保護(hù)材料，其中該接觸插塞連接該銅線與所述多個(gè)底 部半導(dǎo)體芯片。
15. 如權(quán)利要求10所述的集成電路結(jié)構(gòu)的形成方法，其中該銅線的上表 面與該平坦介電層的上表面等高。
全文摘要
本發(fā)明涉及一種集成電路結(jié)構(gòu)的形成方法，包括提供一底部晶片，包括多個(gè)底部半導(dǎo)體芯片；提供多個(gè)上裸片，所述多個(gè)裸片接合至所述多個(gè)底部半導(dǎo)體芯片；形成一包圍環(huán)于該底部晶片之上，且靠近該底部晶片的一外圍；涂覆一保護(hù)材料以填充所述多個(gè)上裸片的間隙，其中該保護(hù)材料的上表面、所述多個(gè)上裸片的上表面與該包圍環(huán)的上表面等高；形成一平坦介電層于所述多個(gè)上裸片與該保護(hù)材料之上；以及形成一導(dǎo)電特征于該平坦介電層中，其中該導(dǎo)電特征電性連接到所述多個(gè)上裸片與所述多個(gè)底部半導(dǎo)體芯片至少之一，且該導(dǎo)電特征的上表面與該平坦介電層的上表面等高。本發(fā)明可達(dá)到降低電阻、降低工藝成本以及改善可靠度的效果。
文檔編號(hào)H01L21/60GK101609804SQ20081017043
公開(kāi)日2009年12月23日 申請(qǐng)日期2008年11月3日 優(yōu)先權(quán)日2008年6月17日
發(fā)明者吳文進(jìn), 宋明忠, 楊固峰, 邱文智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司