專利名稱：：用于存儲器單元與其陣列免于遂穿泄漏的操作方法
技術(shù)領域：
：本發(fā)明是關于半導體結(jié)構(gòu)以及用于形成且操作半導體結(jié)構(gòu)的方法，且更具體言之，是關于快閃單元(flashcell)結(jié)構(gòu)、陣列結(jié)構(gòu)以及用于操作快閃陣列(flasharray)結(jié)構(gòu)的方法。
背景技術(shù)：
：非易失性存儲器(Non-volatilememory,NVM)指代即使在電力供應自含有NVM單元的裝置移除的情況下能夠持續(xù)儲存信息的半導體存儲器。NVM包含掩模只讀存儲器(MaskRead-OnlyMemory,屏蔽ROM)、可編程只讀存儲器(ProgrammableRead-OnlyMemory,PROM)、可擦除可編程只讀存儲器(ErasableProgrammableRead-OnlyMemory,EPROM)、電可擦除可編程只讀存儲器(ElectricallyErasableProgrammableRead-OnlyMemory,EEPROM)以及閃存。非易失性存儲器廣泛地用于半導體工業(yè)中，且其為經(jīng)開發(fā)以防止損失編程數(shù)據(jù)的一種存儲器。通常，非易失性存儲器可基于裝置的最終使用需求來經(jīng)編程、讀取及/或擦除，且編程數(shù)據(jù)可經(jīng)儲存長的時間周期。圖1為傳統(tǒng)EEPROM單元結(jié)構(gòu)的截面圖。在圖1中，選擇晶體管110鄰近存儲器單元120以構(gòu)成單元單位(cellunit)。選擇晶體管110具有形成于襯底100內(nèi)的源極101以及共同源極(commonsource)103。柵極氧化層111以及選擇柵極113形成于襯底100上。存儲器單元120具有共同源極103以及漏極105。隧穿氧化層(Tunnelingoxidelayer)121、浮動柵極122、氧化層123/氮化層124/氧化層125(ONO)以與柵極126依序形成于襯底100上。選擇晶體管110經(jīng)組態(tài)以控制存儲器單元120的操作。在傳統(tǒng)通道熱電子編程方法中，選擇晶體管110接通。源極101接地。漏極105耦接至45V電源。810V施加至柵極126，使得熱電子注入至浮動柵極122中。在傳統(tǒng)源極側(cè)FN擦除方法中，選擇晶體管110接通。源極101耦接至5V電源。漏極105為浮動的。-IOV施加至柵極126，使得電子自浮動柵極122被拉至共同源極103。在傳統(tǒng)通道FN擦除方法中，源極101為浮動的。襯底100耦接至68V電源。漏極105為浮動的。-8￥施加至柵極126，使得電子自浮動柵極122被拉至襯底100中。在傳統(tǒng)讀取方法中，選擇晶體管110接通。源極101接地。漏極105耦接至0.6V電源。5V施加至柵極126以便確定存儲器單元120的狀態(tài)。在具有所謂的硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon,SONOS)結(jié)構(gòu)的傳統(tǒng)存儲器單元中，氮化層用作電荷儲存層(chargestoragelayer)(未繪示)。在用于SONOS單元的傳統(tǒng)通道熱電子編程方法中，選擇晶體管接通。源極接地。漏極耦接至5V電源。10V施加至SONOS存儲器單元的柵極，使得熱電子注入至電荷儲存層中。在用于SONOS單元的傳統(tǒng)能帶對能帶擦除方法中，選擇晶體管斷開。源極為浮動的。襯底接地。漏極耦接至5V電源。-IOV施加至SONOS存儲器單元的柵極，使得熱空穴注入至電荷儲存層中且與所截留電子結(jié)合。在用于SONOS單元的傳統(tǒng)讀取方法中，選擇晶體管接通。源極接地。漏極耦接至0.6V電源。5V施加至SONOS存儲器單元的柵極以便確定SONOS存儲器單元的狀態(tài)。
發(fā)明內(nèi)容有鑒于此，根據(jù)本發(fā)明的例示性實施例，集成電路包含存儲器單元結(jié)構(gòu)。存儲器單元結(jié)構(gòu)包含第一單元以及第二單元。第一單元在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極，所述第一柵極在所述第一儲存結(jié)構(gòu)上。第二單元在所述襯底上包含第二儲存結(jié)構(gòu)以及第二柵極，所述第二柵極在所述第二儲存結(jié)構(gòu)上，所述第一柵極與所述第二柵極分離。第一摻雜區(qū)域鄰近第一單元且耦接至第一源極。第二摻雜區(qū)域經(jīng)組態(tài)處于襯底內(nèi)且鄰近第二單元。第二摻雜區(qū)域耦接至第二源極。至少一第三摻雜區(qū)域處于第一單元與第二單元之間。第三摻雜區(qū)域為浮動的。13根據(jù)本發(fā)明的另一例示性實施例，集成電路包含存儲器陣列。存儲器陣列包含多個單元串行。多個單元串行中的每一個安置于第一隔離區(qū)域與第二隔離區(qū)域之間。所述多個單元串行中的每一個包含多個單元對。單元對中的每一個包含第一單元，所述第一單元在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極。第一柵極在第一儲存結(jié)構(gòu)上。第二單元在襯底上包含第二儲存結(jié)構(gòu)以及第二柵極。第二柵極在第二儲存結(jié)構(gòu)上。第一柵極與第二柵極分離。第一摻雜區(qū)域鄰近第一單元。第二慘雜區(qū)域鄰近第二單元。至少一第三摻雜區(qū)域處于所述第一單元與所述第二單元之間，且第三摻雜區(qū)域為浮動的。第一位線與第一摻雜區(qū)域耦接。第一位線與鄰接第一以及第二隔離區(qū)域中的一個的另一單元串行共享。第二位線與第二摻雜區(qū)域耦接。第二位線與鄰接第一以及第二隔離區(qū)域中的另一個的另一單元串行共享。根據(jù)本發(fā)明的一例示性實施例，集成電路包含存儲器陣列。存儲器陣列包含多個單元串行。所述多個單元串行中的每一個安置于第一隔離區(qū)域與第二隔離區(qū)域之間。所述多個單元串行中的每一個包含多個單元對。單元對中的每一個包含第一單元，所述第一單元在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極。第一柵極在第一儲存結(jié)構(gòu)上。第二單元在襯底上包含第二儲存結(jié)構(gòu)以及第二柵極。第二柵極在第二儲存結(jié)構(gòu)上。第一柵極與第二柵極分離。第一摻雜區(qū)域鄰近第一單元，第二摻雜區(qū)域鄰近第二單元；且至少一第三摻雜區(qū)域處于第一單元與第二單元之間。第三摻雜區(qū)域為浮動的。第一位線與第一摻雜區(qū)域耦接。第二位線與第二摻雜區(qū)域耦接，其中第一以及第二位線未與其它單元串行共享。以上
發(fā)明內(nèi)容以及下文的本發(fā)明的詳細描述在結(jié)合隨附圖式讀取時將得到較佳理解。為了說明本發(fā)明，在圖式中繪示了目前較佳的實施例。然而，應理解本發(fā)明并不限于所繪示的精確配置以手段。圖1為傳統(tǒng)EEPROM單元結(jié)構(gòu)的截面圖。圖2A為兩個例示性閃存單元的示意性截面圖。圖2B為兩個例示性閃存單元的示意性截面圖。圖2C為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖2D為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖2E為繪示兩個未選定例示性存儲器單元的例示性偏壓的示意圖。圖2F為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。圖2G為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。圖2H為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖21為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖3A為繪示例示性陣列結(jié)構(gòu)的一部分的示意圖。圖3B為繪示用于編程圖3A中所示的單元區(qū)350的例示性方法的示意圖。圖3C為繪示用于擦除圖3A中所示的至少一單元區(qū)350的例示性方法的示意圖。圖3D為繪示用于擦除圖3A中所示的至少一單元區(qū)350的例示性方法的示意圖。圖4A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。圖4B為繪示用于編程圖4A中所示的單元區(qū)450的例示性方法的示意圖。圖4C為繪示用于擦除圖4A中所示的至少一單元區(qū)450的例示性方法的示意圖。圖4D為繪示用于擦除圖4A中所示的至少一單元區(qū)450的例示性方法的示意圖。圖5A為兩個例示性閃存單元的示意性截面圖。圖5B為兩個例示性閃存單元的示意性截面圖。圖5C為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。15圖5D為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖5E為繪示用于抑制兩個例示性存儲器單元中的一個的編程干擾的例示性方法的示意圖。圖5F為繪示兩個未選定例示性存儲器單元的例示性偏壓的示意圖。圖5G為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖5H為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。圖51為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖5J為繪示用于抑制兩個例示性存儲器單元中的一個的編程干擾的例示性方法的示意圖。圖5K為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。圖6A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。圖6B為繪示用于擦除圖6A中所示的至少一單元區(qū)350a的例示性方法的示意圖。圖6C為繪示用于擦除圖6A中所示的至少一單元區(qū)350a的例示性方法的示意圖。圖6D為繪示用于編程圖6A中所示的單元區(qū)350a的例示性方法的示意圖。圖7A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。圖7B為繪示用于擦除圖7A中所示的至少一單元區(qū)450a的例示性方法的示意圖。圖7C為繪示用于擦除圖7A中所示的至少一單元區(qū)450a的例示性方法的示意圖。圖7D為繪示用于編程圖7A中所示的單元區(qū)450a的例示性方法的示意圖。應注意隨附圖式僅說明一些例示性實施例且因此不應被認為限制其范圍，因為本發(fā)明可承認其它同等有效的實施例。主要組件符號說明100:襯底101:源極103:共同源極105:漏極110:選擇晶體管111:柵極氧化層113:選擇柵極120:存儲器單元121:隧穿氧化層122:浮動柵極123:氧化層124:氮化層125:氧化層200、200a:襯底201、201a、203、203a、205、205a:摻雜區(qū)域210、210a:存儲器單元211、211a:隧穿勢壘213、213a:電荷儲存層215、215a:介電層217、217a:導電層220、220a:存儲器單元221、221a:隧穿勢壘223、223a:電荷儲存層225、225a:介電層227、227a:導電層230、230a:襯底231、23la、233、233a、235、235a:摻雜區(qū)域17240、240a:存儲器單元241、241a:介電層242、242a:浮動柵極243、243a:介電層244、244a:隧穿層245、245a:介電層247、247a:導電層250、250a:存儲器單元251、251a:介電層252、252a:浮動柵極253、253a:介電層254、254a:隧穿層255、255a:介電層257、257a:導電層300、300a:陣列結(jié)構(gòu)301-307、301a-307a:單元串行310、310a:隔離結(jié)構(gòu)350、350a:單元區(qū)400、400a:陣列結(jié)構(gòu)401-404、401a-404a:單元串行410、410a:隔離結(jié)構(gòu)450、450a:單元區(qū)3011--3018、3011a掘8a:單元3021-3028、3021a陽3028a:單元3031-3038、3031a-3038a:單元3043、3043a、3044、3044a:單元3053、3053a、3054、3054a:單元3063、3063a、3064、3064a:單元3111-3119、3111a-3119a:摻雜區(qū)域3121-3129、3121a-3129a:摻雜區(qū)域3131-3139、3131a-3139a:摻雜區(qū)域3153、3153a、3154、3154a、3155、3155a:摻雜區(qū)域4011-4018、4011a-4018a:單元4021-4028、4021a-4028a:單元4033、4033a、4034、4034a4043、4043a、4044、4044a:單元4111-4119、4111a-4119a:摻雜區(qū)域4121-4129、4121a-4129a:摻雜區(qū)域4143、4143a、4144、4144a、4145、4145a:摻雜區(qū)域BL1-BL8:位線BLT1-BLT8:位線晶體管GBL1-GBL4:全域位線Vl-V18:電壓WL1-WL8:字線具體實施例方式現(xiàn)將詳細參考隨附圖式中所說明的目前例示性實施例。在圖式以及描述中使用相同或類似參考數(shù)字以指代相同或類似部件。應注意，非圖表圖式呈極其簡化的形式且并未按精確比例繪制。在參考本文的揭露內(nèi)容時，僅為了方便且清晰起見，相對于隨附圖式來使用方向術(shù)語，諸如頂部、底部、左側(cè)、右側(cè)、上、下、上方、下方、在…之下、背部以及前部。結(jié)合以下的圖式描述來使用的此等方向術(shù)語不應理解為以權(quán)利要求范圍中未明確陳述的任何方式來限制本發(fā)明的范圍。盡管本文的解釋內(nèi)容指代某些所說明實施例，但應理解此等實施例通過實例而非通過限制的方式來呈現(xiàn)。根據(jù)本發(fā)明的存儲器單元以及陣列結(jié)構(gòu)可克服一些操作問題。單元以及陣列結(jié)構(gòu)包含兩個鄰近單元。在操作所述單元中的一個時，其它單元經(jīng)組態(tài)以用作選擇晶體管。兩個單元耦接至共同浮動摻雜區(qū)域。在共同浮動摻雜區(qū)域的情況下，兩個單元中的一個的漏極側(cè)至兩個單元中的另一個的源極側(cè)之間的長度增加。在增強通道長度的情況下，通過諸如編程19(programming)以及讀取單元中的一個的操作而發(fā)生的遂穿可理想地被避免。圖2A為兩個例示性閃存單元的示意性截面圖。根據(jù)圖2A，摻雜區(qū)域201、203以及205在襯底200內(nèi)。舉例而言，襯底200可為硅襯底(siliconsubstrate)、III-V族化合物襯底(III-Vcompoundsubstrate)、硅/鍺(silicon/germanium,SiGe)襯底、夕卜延襯底(epi-substrate)、絕緣體上娃(silicon-on-insulator，SOI)襯底、顯示器襯底(諸如液晶顯示器(liquidcrystaldisplay,LCD))、等離子體顯示器、電致發(fā)光(electroluminescence,EL)燈顯示器或發(fā)光二極管(lightemittingdiode,LED)襯底。慘雜區(qū)域201、203以及205可為n型或p型摻雜區(qū)域(dopedregion)。對于n型摻雜區(qū)域，摻雜區(qū)域201、203以及205可包含諸如砷、磷及/或其它V族元素的摻雜劑。對于p型摻雜區(qū)域，摻雜區(qū)域201、203以及205可包含諸如硼及/或其它III族元素的摻雜劑(dopants)。在一些實施例中，摻雜區(qū)域201、203以及205可通過(例如)注入方法(implantationprocess)來形成。再次參看圖2A，存儲器單元(memorycell)210以及存儲器單元220在襯底200上。存儲器單元210可包含隧穿勢壘(tunnelingbarrier)211、電荷儲存層(chargestoragelayer)213、介電層(dielectriclayer)215以及導電層(conductivelayer)217。存儲器單元220可包含隧穿勢壘221、電荷儲存層223、介電層225以及導電層227。隧穿勢壘211與221、電荷儲存層213與223、介電層215與225以及導電層217與227在襯底200上。在一些實施例中，隧穿勢壘211與221可為氧化物勢壘及/或由相同方法形成。電荷儲存層213與223可為氮化層及/或由相同方法形成。電荷儲存層213與223可經(jīng)組態(tài)以儲存諸如電子及/或空穴的電荷。介電層215與225可為氧化層及/或由相同方法形成。導電層217與227可為(例如)多晶硅層、非晶硅層、含金屬層、硅化鎢層、銅層、鋁層或其它導電材料層。在一些實施例中，導電層217與227可通過相同方法形成。在一些實施例中，隧穿勢壘211與221、電荷儲存層213與223、介電層215與225以及導電層217與227可通過化學氣相沉積(chemicalvapordeposition,CVD)方法、超高真空化學氣相沉禾只(ultrahighvacuumchemicalvapordeposition,UHVCVD)方法、原子層化學氣相沉積(atomiclayerchemicalvapordeposition,ALCVD)方法、金屬有機化學氣相沉積(metalorganicchemicalvapordeposition,MOCVD)方法或其它CVD方法來形成。圖2B為兩個例示性閃存單元的示意性截面圖。存儲器單元240與250在襯底230上。存儲器單元240可包括勢壘層244、浮動柵極242、介電層241、243與245以及導電層247。存儲器單元250可包括勢壘層254、浮動柵極252、介電層251、253與255以及導電層257。在圖2B中，襯底230類似于上文結(jié)合圖2A所描述的襯底200。摻雜區(qū)域231、233與235分別類似于上文結(jié)合圖2A所描述的摻雜區(qū)域201、203與205。介電層241、243、245、251、253與255為介電層。在一些實施例中，介電層241、243與245為氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)。在一些實施例中，介電層251、253與255為氧化物/氮化物/氧化物(ONO)。在一些實施例中，導電層247與257可類似于導電層217與227。隧穿層244與254在襯底230上。在一些實施例中，隧穿層244與254可為氧化層。浮動柵極242與252可為(例如)諸如多晶硅層的硅層。浮動柵極242與252可經(jīng)組態(tài)以儲存諸如電子及/或空穴的電荷。在一些實施例中，隧穿層244與254、浮動柵極242與252、介電層241、243、245、251、253與255以及導電層247與257可通過化學氣相沉積(CVD)方法、超高真空化學氣相沉積(UHVCVD)方法、原子層化學氣相沉積(ALCVD)方法、金屬有機化學氣相沉積(MOCVD)方法或其它CVD方法來形成。圖2C為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。參看圖2C，電壓VI可施加至摻雜區(qū)域201，電壓V2可施加至單元210的柵極217，摻雜區(qū)域203可為浮動的，電壓V4可施加至單元220的柵極227，且電壓V5可施加至摻雜區(qū)域205。在一些實施例中，襯底200可接地。在編程單元220的一些實施例中，電壓V5可高于電壓VI。電壓V2可高于單元210的預定閾值電壓，使得電壓V2可接通(turnon)單元210。電壓V4可為編程電壓(programmingvoltage)。在此組態(tài)中，電壓V2可接通單元210。諸如電子的電荷可經(jīng)由浮動摻雜區(qū)域203自摻雜區(qū)域201流至摻雜區(qū)域205。由于電壓V4在單元220處的施加，電荷將注入于且截留于電荷儲存層223的右側(cè)區(qū)域223a處。在一些實施21例中，單元210的預定閾值電壓可為表示單元210的"0"狀態(tài)的電壓。在一些實施例中，單元210的預定閾值電壓可為用于接通編程單元210的電壓。舉例而言，電壓V1可實質(zhì)上接地，電壓V2可為約12V，摻雜區(qū)域203可為浮動的，電壓V4可為約10V，且電壓V5可為約5V。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以達成單元210或單元220的所要編程方法(programmingprocess)。在一些實施例中，上文結(jié)合圖2C所描述的編程方法可重復一或多次，以便對單元210及/或220形成多狀態(tài)。在其它實施例中，單元220可在一些電壓高于電壓V4及/或V5的情況下經(jīng)編程一次，使得編程單元220的閾值電壓滿足若干目標電壓的一個電平。因此，單元210及/或220可用于多電平單元(multi-levelcells)。圖2D為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。參看圖2D，電壓V6可施加至摻雜區(qū)域231，電壓V7可施加至單元240的柵極247，摻雜區(qū)域233可為浮動的，電壓V9可施加至單元250的柵極257，且電壓V10可施加至摻雜區(qū)域235。在一些實施例中，襯底230可接地。在編程單元250的一些實施例中，電壓V10可高于電壓V6。電壓V7可高于單元240的預定閾值電壓，使得電壓V7可接通單元240。電壓V9可為編程電壓。在此組態(tài)中，電壓V7可接通單元240。諸如電子的電荷可經(jīng)由浮動摻雜區(qū)域233自摻雜區(qū)域231流至摻雜區(qū)域235。由于電壓V9在單元250處的施加，電荷將注入且截留于浮動柵極252處。在一些實施例中，單元240的預定閾值電壓可為表示單元240的"0"狀態(tài)的電壓。在一些實施例中，單元240的預定閾值電壓可為用于接通編程單元240的電壓。舉例而言，電壓V6可實質(zhì)上接地，電壓V7可為約12V，摻雜區(qū)域233可為浮動的，電壓V9可為約10V，且電壓V10可為約5V。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以達成單元240或單元250的所要編程方法。在一些實施例中，上文結(jié)合圖2D所描述的編程方法可重復一或多次，以便對單元240及/或250形成多狀態(tài)。在其它實施例中，單元250可在一些電壓高于電壓V9及/或V10的情況下經(jīng)編程一次，使得編程單元250的閾值電壓滿足若干目標電壓的一個電平。因此，單元240及/或250可用于多電平單元。圖2E為繪示用于偏壓兩個未選定例示性存儲器單元的例示性方法的示意圖。在一些實施例中，單元210與220可為未選定單元。為了防止不當?shù)鼐幊谈蓴_且進一步抑制摻雜區(qū)域201與摻雜區(qū)域205之間的遂穿電流(punchthroughcurrent),電壓V2與V4可為實質(zhì)上接地的及/或負偏壓。在一些實施例中，施加至電壓V2及/或V4的負偏壓可期望地防止編程干擾以及遂穿電流。在一些實施例中，電壓V1可實質(zhì)上接地，摻雜區(qū)域203可為浮動的，及/或電壓V5可為約5V。在浮動摻雜區(qū)域203的情況下，摻雜區(qū)域201與205之間的長度比摻雜區(qū)域203與205之間的長度長。摻雜區(qū)域201與205之間的遂穿效應可期望地降低。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地防止單元210及/或單元220的編程干擾。圖2F為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。在一些實施例中，單元210及/或220可經(jīng)編程，且具有分別截留在電荷儲存層213與223中的電荷(例如，電子)。在擦除編程單元210及/或220中的所儲存電荷的一些實施例中，襯底200可實質(zhì)上接地，電壓V1可為約5V，電壓V2可為-10V，摻雜區(qū)域203可為浮動的，電壓V4可為-10V，且電壓V5可為5V。由于電壓VI與V2之間的電壓降，熱空穴可注入于電荷儲存層213中以與所截留電子結(jié)合，使得單元210可經(jīng)擦除。由于電壓V4與V5之間的電壓降，熱空穴可注入于電荷儲存層223中以與所截留電子結(jié)合，使得單元220可經(jīng)擦除。因此單元210的閾值電壓得以降低。在一些實施例中，此擦除方法可稱作能帶對能帶隧穿引發(fā)的熱空穴擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元210及/或220。圖2G為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。在一些實施例中，單元240及/或250可經(jīng)編程，且具有分別截留在浮動柵極242與252中的電荷(例如，電子)。在擦除編程單元240及/或250中的所儲存電荷的一些實施例中，襯底230可實質(zhì)上接地，電壓V6可為浮動的，電壓V7可為-20V，摻雜區(qū)域233可為浮動的，電壓V9可為-20V，且電壓V10可為浮動的。由于電壓V7、V9與襯底23023的電壓之間的電壓降，電子可自浮動柵極242與252排出，使得單元240及/或250可經(jīng)擦除。因此單元240及/或250的閾值電壓得以降低。在一些實施例中，此擦除方法可稱作負柵極福勒-諾德哈姆(negategateFowler-Nordheim,-FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元240及/或250。圖2H為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。在讀取單元220的一些實施例中，襯底200可實質(zhì)上接地，電壓VI可高于電壓V5，電壓V2可經(jīng)施加高于單元210的預定閾值電壓的電壓，使得電壓V2可接通單元210。電壓V4可為感測電壓(sensevoltage)。在一些實施例中，感測電壓可介于單元220的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"l"狀態(tài)的單元220的一些實施例中，電壓V4可接通單元220。電子可經(jīng)由浮動摻雜區(qū)域203自摻雜區(qū)域205流至摻雜區(qū)域201。在具有"0"狀態(tài)的單元220的一些實施例中，電壓V4不可接通單元220。因此電子可能未實質(zhì)上自摻雜區(qū)域205流至摻雜區(qū)域201。在讀取單元220的一些實施例中，電壓V1可為約1.6V，電壓V2可為約10V，摻雜區(qū)域203可為浮動的，電壓V4可介于單元220的"O"狀態(tài)電壓與"l"狀態(tài)電壓之間，且電壓V5可實質(zhì)上接地。在讀取單元210的一些實施例中，襯底200可實質(zhì)上接地，電壓V5可高于電壓VI，電壓V4可經(jīng)施加高于單元220的預定閾值電壓的電壓，使得電壓V4可接通單元220。電壓V2可為感測電壓。在一些實施例中，感測電壓可介于單元210的"O"狀態(tài)電壓與'T'狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作反向讀取(reverseread)方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元210或220。圖21為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。在讀取單元250的一些實施例中，襯底200可實質(zhì)上接地，電壓V10可高于電壓V6，電壓V7可經(jīng)施加高于單元240的預定閾值電壓的電壓，使得電壓V7可接通單元240。電壓V9可為感測電壓。在一些實施例中，感測電壓可介于單元250的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"1"狀態(tài)的單元250的一些實施例中，電壓V9可接通單元250。電子可經(jīng)由浮動摻雜區(qū)域233自摻雜區(qū)域231流至摻雜區(qū)域235。在具有"O"狀態(tài)的單元250的一些實施例中，電壓V9不可接通單元250。因此電子可能未實質(zhì)上自摻雜區(qū)域231流至摻雜區(qū)域235。在讀取單元250的一些實施例中，電壓V6可實質(zhì)上接地，電壓V7可為約8V，摻雜區(qū)域233可為浮動的，電壓V9可介于單元250的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間，且電壓V10可為約0.6V。在讀取單元240的一些實施例中，襯底200可實質(zhì)上接地，電壓V6可高于電壓VIO，電壓V9可經(jīng)施加高于單元250的預定閾值電壓的電壓，使得電壓V9可接通單元250。電壓V7可為感測電壓。在一些實施例中，感測電壓可介于單元240的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作正向讀取(forwardread)方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元240或250。圖3A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。在一些實施例中，存儲器陣歹J(memoryarray)結(jié)構(gòu)包括多個平行單元串行(paralelseriesofcells)以及實質(zhì)上平行于所述多個平行單元串行的多個位線(bitlines)。在一些實施例中，至少一隔離結(jié)構(gòu)(isolationstructure)310經(jīng)組態(tài)于相鄰平行的單元串行之間。多個平行單元串行中的每一個可經(jīng)組態(tài)于所述多個位線中的兩者之間。所述多個平行單元串行可包括經(jīng)組態(tài)于第2m-l單元串行與第2m+l單元串行之間的第2m單元串行。第2m單元串行可包括耦接至第2m+l位線的第4n+l摻雜區(qū)域，第2m+l位線亦分別耦接至第2m+l單元串行的第4n+l摻雜區(qū)域。第2m單元串行可包括第4n+2與第4n+4摻雜區(qū)域，所述摻雜區(qū)域為浮動的(未耦接至任何互連)。第2m單元串行可包括耦接至第2m位線的第4n+3摻雜區(qū)域，第2m位線亦分別耦接至第2m-l單元串行的第4n+3摻雜區(qū)域，其中m與n為整數(shù)。第一字線可耦接至所述多個平行單元串行的多個第一單元。第二字線可耦接至所述多個單元串行的多個第二單元，等等。在一些實施例中，陣列結(jié)構(gòu)300的單元可為上文結(jié)合圖2A與2B描述的單元210、220、240及/或250。再次參看圖3A，在一些實施例中，例如，陣列結(jié)構(gòu)300可包含平行25的單元串行301-307與位線(bitlines)BL1-BL8。單元串行301-303可分別包含單元3011-3018、3021-3028以及3031-3038。單元串行301-303可分別包含摻雜區(qū)域3111-3119、3121-3129以及3131-3139。字線(wordlines)WL1-WL8可經(jīng)組態(tài)而實質(zhì)上垂直于位線BL1-BL8。字線WL1可耦接至平行單元串行301-307的第一單元。字線WL2可耦接至平行單元串行301-307的第二單元。對于單元串行302，摻雜區(qū)域3121、3125以及3129可分別耦接至摻雜區(qū)域3131、3135以及3139。摻雜區(qū)域3123與3127可分別耦接至摻雜區(qū)域3113與3117。摻雜區(qū)域3122、3124、3126以及3128可為浮動的。在一些實施例中，位線BL1-BL8可分別耦接至位線晶體管或開關BLT1-BLT8。在一些實施例中，位線BL1與BL5可耦接至全域位線(globalbitline)GBL1(其耦接至電壓源Vll)。位線BL2與BL6可耦接至全域位線GBL2(其耦接至電壓源V12)。位線BL3與BL7可耦接至全域位線GBL3(其耦接至電壓源V13)。位線BL4與BL8可耦接至全域位線GBL4(其耦接至電壓源V14)。在一些實施例中，位線晶體管BLT1-BLT8可經(jīng)組態(tài)以控制電壓V11-V14至位線BL1-BL8的施加。圖3B為繪示用于編程圖3A中所示的單元區(qū)350的例示性方法的示意圖。在編程單元3053的一些實施例中，位線晶體管BLT5與BLT6(繪示于圖3A中)可接通。耦接至摻雜區(qū)域3153的電壓V12可高于耦接至摻雜區(qū)域3155的電壓Vll。在一些實施例中，位線BL4及/或BL7可為浮動的。施加至字線WL4的電壓可高于單元3054的預定閾值電壓，使得字線WL4的電壓可接通單元3054。施加至字線WL3的電壓可為編程電壓。在此組態(tài)中，字線WL4的電壓可接通單元3054。諸如電子的電荷可經(jīng)由浮動摻雜區(qū)域3154自摻雜區(qū)域3155流至摻雜區(qū)域3153。由于字線WL3的電壓在單元3053處的施加，電荷將注入且截留于單元3053的電荷儲存層或浮動柵極。在一些實施例中，單元3054的預定閾值電壓可為表示單元3054的"0"狀態(tài)的電壓。在一些實施例中，單元3054的預定閾值電壓可為用于接通編程單元3054的電壓。舉例而言，位線BL5可實質(zhì)上接地，字線WL3的電壓可為約IOV，摻雜區(qū)域3154可為浮動的，字線WL4的電壓可為約12V，且位線BL6可為約5V。在一些實施例中，編程方法可稱作通道熱電子編程方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以達成陣列結(jié)構(gòu)300的單元的所要編程方法。在一些實施例中，上文結(jié)合圖3B所描述的編程方法可重復一或多次，以便對單元陣列結(jié)構(gòu)300的單元形成多狀態(tài)。圖3C為繪示用于擦除圖3A中所示的至少一單元區(qū)350的例示性方法的示意圖。對于具有上文結(jié)合圖2A所描述的單元結(jié)構(gòu)210與220的實施例，單元3053及/或3054可經(jīng)編程且具有截留于電荷儲存層中的電荷(例如，電子)。在擦除編程單元3053及/或3054中的所儲存電荷的一些實施例中，陣列結(jié)構(gòu)300的襯底可實質(zhì)上接地。位線晶體管(bitlinetransistors)BLT5與BLT6(繪示于圖3A中)可接通。位線BL5可為約5V，字線WL3的電壓可為約-10V，摻雜區(qū)域3154可為浮動的，字線WL4的電壓可為約-IOV，且位線BL6可為5V。由于位線BL6與字線WL3的電壓之間的電壓降，熱空穴可注入于單元3053的電荷儲存層中以與所截留電子結(jié)合，使得單元3053可經(jīng)擦除。由于位線BL5與字線WL4的電壓之間的電壓降，熱空穴可注入于單元3054的電荷儲存層中以與所截留電子結(jié)合，使得單元3054可經(jīng)擦除。在一些實施例中，此擦除方法可稱作能帶對能帶隧穿引發(fā)的熱空穴擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元3053及/或3054。在一些實施例中，諸如位線BL4與BL7的其它位線可為約5V，使得單元3043、3044、3063以及3064可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。圖3D為繪示用于擦除圖3A中所示的至少一單元區(qū)350的例示性方法的示意圖。對于具有上文結(jié)合圖2B所描述的結(jié)構(gòu)單元240與250的實施例，單元3053及/或3054可經(jīng)編程且具有截留于單元3053及/或3054的浮動柵極中的電荷(例如，電子)。在擦除編程單元3053及/或3054中的所儲存電荷的一些實施例中，陣列結(jié)構(gòu)300的襯底可實質(zhì)上接地，位線BL5可為浮動的，字線WL3的電壓可為約-20V，摻雜區(qū)域3154可為浮動的，字線WL4的電壓可為約-20V，且位線BL6可為浮動的。由于字線WL3、WL4與陣列結(jié)構(gòu)300的襯底的電壓之間的電壓降，電子可自浮動柵極排出，使得單元3053及/或3054可經(jīng)擦除。在一些實施例中，此擦除方法可稱作負柵極福勒-諾德哈姆(-FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元3053及/或3054。在一些實施例中，諸如位線BL4與BL7的其它位線可為浮動的，使得單元3043、3044、3063以及3064可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。在讀取具有類似于上文結(jié)合圖2A所描述的單元220的結(jié)構(gòu)的單元3053的一些實施例中，陣列結(jié)構(gòu)300的襯底的電壓可實質(zhì)上接地，位線BL5的電壓可高于位線BL6的電壓，字線WL4可經(jīng)施加高于單元3054的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元3054。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3053的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"l"狀態(tài)的單元3053的一些實施例中，字線WL3的電壓可接通單元3053。電子可經(jīng)由浮動摻雜區(qū)域3154自摻雜區(qū)域3153流至摻雜區(qū)域3155。在具有"O"狀態(tài)的單元3053的一些實施例中，字線WL3的電壓不可接通單元3053。因此電子可能未實質(zhì)上自摻雜區(qū)域3153流至摻雜區(qū)域3155。在讀取單元3053的一些實施例中，位線BL5的電壓可為約1.6V，字線WL4的電壓可為約IOV，摻雜區(qū)域3154可為浮動的，字線WL3的電壓可介于單元3053的"O"狀態(tài)電壓與'T'狀態(tài)電壓之間，且位線BL6的電壓可實質(zhì)上接地。在讀取單元3054的一些實施例中，陣列結(jié)構(gòu)300的襯底可實質(zhì)上接地，位線BL6的電壓可高于位線BL5的電壓，字線WL3的電壓可經(jīng)施加高于單元3053的預定閾值電壓的電壓，使得字線WL3的電壓可接通單元3053。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3054的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作反向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元3053或3054。在讀取具有類似于上文結(jié)合圖2B所描述的單元250的結(jié)構(gòu)的單元3053的一些實施例中，陣列結(jié)構(gòu)300的襯底可實質(zhì)上接地，位線BL6的電壓可高于位線BL5的電壓，字線WL4可經(jīng)施加高于單元3054的預定閾28值電壓的電壓，使得字線WL4的電壓可接通單元3054。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3053的"0"狀態(tài)電壓與'T'狀態(tài)電壓之間。在具有'T'狀態(tài)的單元3053的一些實施例中，字線WL3的電壓可接通單元3053。電子可經(jīng)由浮動摻雜區(qū)域3154自摻雜區(qū)域3155流至摻雜區(qū)域3153。在具有"O"狀態(tài)的單元3053的一些實施例中，字線WL3的電壓不可接通單元3053。因此電子可能未實質(zhì)上自摻雜區(qū)域3155流至摻雜區(qū)域3153。在讀取單元3053的一些實施例中，位線BL5可實質(zhì)上接地，字線WL4的電壓可為約8V，摻雜區(qū)域3154可為浮動的，字線WL3的電壓可介于單元3053的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間，且位線BL6可為約0.6V。在讀取單元3054的一些實施例中，陣列結(jié)構(gòu)300的襯底可實質(zhì)上接地，位線BL5的電壓可高于位線BL6的電壓，字線WL3的電壓可高于單元3053的預定閾值電壓，使得字線WL3的電壓可接通單元3053。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3054的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作正向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元3053或3054。表I展示用于操作上文結(jié)合圖3A所描述的陣列結(jié)構(gòu)300的單元3053及/或3054的例示性方法。<table>tableseeoriginaldocumentpage29</column></row><table>表I應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地操作單元3053或3054。圖4A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。在一些實施例中，存儲器陣列結(jié)構(gòu)包括多個平行單元串行以及實質(zhì)上平行于多個單元串行的多個位線。所述多個單元串行中的每一個可經(jīng)組態(tài)于兩個位線之間。所述多個平行單元串行中的每一個可包含第4n+l、第4n+2、第4n+3以及第4n+4摻雜區(qū)域。第4n+l摻雜區(qū)域可耦接至兩個位線中的第一個，第4n+2以及第4n+4摻雜區(qū)域可為浮動的(例如，未耦接至任何互連)，且第4n+3摻雜區(qū)域可耦接至兩個位線中的第二個，其中n為整數(shù)。在一些實施例中，單元串行可經(jīng)組態(tài)于兩個隔離結(jié)構(gòu)410之間。第一字線可耦接至所述多個平行單元串行的第一單元。第二字線可耦接至所述多個單元串行的第二單元，等等。在一些實施例中，陣列結(jié)構(gòu)400的單元可為上文結(jié)合圖2A與2B描述的單元210、220、240及/或250。再次參看圖4A，在一些實施例中，例如，陣列結(jié)構(gòu)400可包含平行的單元串行401-404與位線BL1-BL8。單元串行401與402可分別包含單元4011-4018以及4021-4028。單元串行401與402可分別包含摻雜區(qū)域4111-4119以及4121-4129。字線WL1-WL8可經(jīng)組態(tài)而實質(zhì)上垂直于位線BL1-BL8。字線WL1可耦接至平行單元串行401-404的第一單元。字線WL2可耦接至平行單元串行401-404的第二單元。對于單元串行402，摻雜區(qū)域4121、4125以及4129可耦接至位線BL4。摻雜區(qū)域4123與4127可耦接至位線BL3。摻雜區(qū)域4122、4124、4126以及4128可為浮動的。在一些實施例中，位線BL1-BL8可分別耦接至位線晶體管開關BLT1-BLT8。在一些實施例中，位線BL1與BL5可耦接至全域位線GBL1(其耦接至電壓源V15)。位線BL2與BL6可耦接至全域位線GBL2(其耦接至電壓源V16)。位線BL3與BL7可耦接至全域位線GBL3(其耦接至電壓源V17)。位線BL4與BL8可耦接至全域位線GBL4(其耦接至電壓源V18)。在一些實施例中，位線晶體管BLT1-BLT8可經(jīng)組態(tài)以控制電壓V15-V18至各自位線BL1-BL8的施加。圖4B為繪示用于編程圖4A中所示的單元區(qū)450的例示性方法的示意圖。在編程單元4043的一些實施例中，位線晶體管BLT7與BLT8(繪示于圖4A中)可接通。耦接至摻雜區(qū)域4143的電壓V17可高于耦接至摻雜區(qū)域4145的電壓V18。在一些實施例中，位線BL5及/或BL6可為浮動的。施加至字線WL4的電壓可高于單元4044的預定閾值電壓，使得字線WL4的電壓可接通單元4044。施加至字線WL3的電壓可為編程電壓。在此組態(tài)中，字線WL4的電壓可接通單元4044。諸如電子的電荷可經(jīng)由浮動慘雜區(qū)域4144自摻雜區(qū)域4145流至摻雜區(qū)域4143。由于字線WL3的電壓在單元4043處的施加，電荷將注入且截留于單元4043的電荷儲存層或浮動柵極。在一些實施例中，單元4044的預定閾值電壓可為表示單元4044的"O"狀態(tài)的電壓。在一些實施例中，單元4044的預定閾值電壓可為用于接通編程單元4044的電壓。舉例而言，位線BL8可實質(zhì)上接地，字線WL3的電壓可為約IOV，摻雜區(qū)域4144可為浮動的，字線WL4的電壓可為約12V，且位線BL7可為約5V。在一些實施例中，編程方法可稱作通道熱電子編程方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以達成陣列結(jié)構(gòu)400的單元的所要編程方法。在一些實施例中，上文結(jié)合圖4B所描述的編程方法可重復一或多次，以便對單元陣列結(jié)構(gòu)400的單元形成多狀態(tài)。圖4C為繪示用于擦除圖4A中所示的至少一單元區(qū)450的例示性方法的示意圖。對于具有上文結(jié)合圖2A所描述的單元結(jié)構(gòu)210與220的實施例，單元4043及/或4044可經(jīng)編程且具有截留于電荷儲存層中的電荷(例如，電子)。在擦除編程單元4043及/或4044中的所儲存電荷的一些實施例中，陣列結(jié)構(gòu)400的襯底可實質(zhì)上接地。位線晶體管BLT7與BLT8(繪示于圖4A中)可接通。位線BL7可為約5V，字線WL3的電壓可為約-10V，摻雜區(qū)域4144可為浮動的，字線WL4的電壓可為約-10V，且位線BL8可為約5V。由于位線BL7與字線WL3的電壓之間的電壓降，熱空穴可注入于單元4043的電荷儲存層中以與所截留電子結(jié)合，使得單元4043可經(jīng)擦除。由于位線BL8與字線WL4的電壓之間的電壓降，熱空穴可注入于單元4044的電荷儲存層中以與所截留電子結(jié)合，使得單元4044可經(jīng)擦除。在一些實施例中，此擦除方法可稱作能帶對能帶隧穿引發(fā)的熱空穴擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技31術(shù)者可修改電壓以期望地擦除單元4043及/或4044。在一些實施例中，諸如位線BL5與BL6的其它位線可為約5V，使得單元4033以及4034可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。圖4D為繪示用于擦除圖4A中所示的至少一單元區(qū)450的例示性方法的示意圖。對于具有上文結(jié)合圖2B所描述的單元240與250的結(jié)構(gòu)的實施例，單元4043及/或4044可經(jīng)編程且具有截留于單元4043及/或4044的浮動柵極中的電荷(例如，電子)。在擦除編程單元4043及/或4044中的所儲存電荷的一些實施例中，陣列結(jié)構(gòu)400的襯底可實質(zhì)上接地，位線BL7可為浮動的，字線WL3的電壓可為約-20V，摻雜區(qū)域4144可為浮動的，字線WL4的電壓可為約-20V，且位線BL8可為浮動的。由于字線WL3、WL4與陣列結(jié)構(gòu)400的襯底的電壓之間的電壓降，電子可自浮動柵極排出，使得單元4043及/或4044可經(jīng)擦除。在一些實施例中，此擦除方法可稱作負柵極福勒-諾德哈姆(-FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元4043及/或4044。在一些實施例中，諸如位線BL5與BL6的其它位線可為浮動的，使得單元4033以及4034可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。在讀取具有類似于上文結(jié)合圖2A所描述的單元220的結(jié)構(gòu)的單元4043的一些實施例中，陣列結(jié)構(gòu)400的襯底的電壓可實質(zhì)上接地，位線BL8的電壓可高于位線BL7的電壓，字線WL4可經(jīng)施加高于單元4044的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元4044。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4043的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"l"狀態(tài)的單元4043的一些實施例中，字線WL3的電壓可接通單元4043。電子可經(jīng)由浮動摻雜區(qū)域4144自摻雜區(qū)域4143流至摻雜區(qū)域4145。在具有"O"狀態(tài)的單元4043的一些實施例中，字線WL3的電壓不可接通單元4043。因此電子可能未實質(zhì)上自摻雜區(qū)域4143流至摻雜區(qū)域4145。在讀取單元4043的一些實施例中，位線BL8的電壓可為約1.6V，字線WL4的電壓可為約10V，摻雜區(qū)域414432可為浮動的，字線WL3的電壓可介于單元4043的"O"狀態(tài)電壓與'T'狀態(tài)電壓之間，且位線BL7的電壓可實質(zhì)上接地。在讀取單元4044的一些實施例中，陣列結(jié)構(gòu)400的襯底可實質(zhì)上接地，位線BL7的電壓可高于位線BL8的電壓，字線WL3的電壓可經(jīng)施加高于單元4043的預定閾值電壓的電壓，使得字線WL3的電壓可接通單元4043。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4044的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作反向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元4043或4044。在讀取具有類似于上文結(jié)合圖2B所描述的單元250的結(jié)構(gòu)的單元4043的一些實施例中，陣列結(jié)構(gòu)400的襯底可實質(zhì)上接地，位線BL7的電壓可高于位線BL8的電壓，字線WL4可經(jīng)施加高于單元4044的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元4044。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4043的"O"狀態(tài)電壓與"l"狀態(tài)電壓之間。在具有'T'狀態(tài)的單元4043的一些實施例中，字線WL3的電壓可接通單元4043。電子可經(jīng)由浮動摻雜區(qū)域4144自摻雜區(qū)域4145流至摻雜區(qū)域4143。在具有"O"狀態(tài)的單元4043的一些實施例中，字線WL3的電壓不可接通單元4043。因此電子可能未實質(zhì)上自摻雜區(qū)域4145流至摻雜區(qū)域4143。在讀取單元4043的一些實施例中，位線BL8可實質(zhì)上接地，字線WL4的電壓可為約8V，摻雜區(qū)域4144可為浮動的，字線WL3的電壓可介于單元4043的"O"狀態(tài)電壓與'T'狀態(tài)電壓之間，且位線BL7可為約0.6V。在讀取單元4044的一些實施例中，陣列結(jié)構(gòu)400的襯底可實質(zhì)上接地，位線BL8的電壓可高于位線BL7的電壓，字線WL3的電壓可高于單元4043的預定閾值電壓，使得字線WL3的電壓可接通單元4043。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4044的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作正向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元4043或4044。表II展示用于操作上文結(jié)合圖4A所描述的陣列結(jié)構(gòu)400的單元4043及/或4044的例示性方法。<table>tableseeoriginaldocumentpage34</column></row><table>表n應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地操作單元4043或4044。圖5A為兩個例示性閃存單元的示意性截面圖。根據(jù)圖5A，摻雜區(qū)域201a、203a以及205a在襯底200a內(nèi)。舉例而言，襯底200a可為硅襯底、III-V族化合物襯底、硅/鍺(SiGe)襯底、外延襯底、絕緣體上硅(silicon-on-insulator,SOI)襯底、顯示器襯底(諸如液晶顯示器(LCD))、等離子體顯示器、電致發(fā)光(EL)燈顯示器或發(fā)光二極管(LED)襯底。摻雜區(qū)域201a、203a以及205a可為n型或p型摻雜區(qū)域。對于n型摻雜區(qū)域，摻雜區(qū)域201a、203a以及205a可包含諸如砷、磷及/或其它V族元素的摻雜劑。對于p型摻雜區(qū)域，摻雜區(qū)域201a、203a以及205a可包含諸如硼及/或其它III族元素的摻雜劑。在一些實施例中，摻雜區(qū)域201a、203a以及205a可通過(例如)注入方法來形成。再次參看圖5A，存儲器單元210a以及220a在襯底200a上。存儲器單元210a可包含隧穿勢壘211a、電荷儲存層213a、介電層215a以及導電34層217a。存儲器單元220a可包含隧穿勢壘221a、電荷儲存層223a、介電層225a以及導電層227a。隧穿勢壘21la與221a、電荷儲存層213a與223a、介電層215a與225a以及導電層217a與227a在襯底200a上。在一些實施例中，隧穿勢壘211a與221a可為氧化物勢壘及/或由相同方法形成。電荷儲存層213a與223a可為氮化層及/或由相同方法形成。電荷儲存層213a與223a可經(jīng)組態(tài)以儲存諸如電子及/或空穴的電荷。介電層215a與225a可為氧化層及/或由相同方法形成。導電層217a與227a可為(例如)多晶硅層、非晶硅層、含金屬層、硅化鎢層、銅層、鋁層或其它導電材料層。在一些實施例中，導電層217a與227a可通過相同方法形成。在一些實施例中，隧穿勢壘211a與221a、電荷儲存層213a與223a、介電層215a與225a以及導電層217a與227a可通過化學氣相沉積(CVD)方法、超高真空化學氣相沉積(UHVCVD)方法、原子層化學氣相沉積(ALCVD)方法、金屬有機化學氣相沉積(MOCVD)方法或其它CVD方法來形成。圖5B為兩個例示性閃存單元的示意性截面圖。存儲器單元240a與250a在襯底230a上。存儲器單元240a可包括勢壘層244a、浮動柵極242a、介電層241a、243a與245a以及導電層247a。存儲器單元250a可包括勢壘層254a、浮動柵極252a、介電層251a、253a與255a以及導電層257a。在圖5B中，襯底230a類似于上文結(jié)合圖5A所描述的襯底200a。摻雜區(qū)域231a、233a與235a分別類似于上文結(jié)合圖5A所描述的摻雜區(qū)域201a、203a與205a。介電層241a、243a、245a、251a、253a以及255a為介電層。在一些實施例中，介電層241a、243a與245a為氧化物/氮化物/氧化物(ONO)。在一些實施例中，介電層251a、253a與255a為氧化物/氮化物/氧化物(ONO)。在一些實施例中，導電層247a與257a可分別類似于導電層217a與227a。隧穿層244a與254a在襯底230a上。在一些實施例中，隧穿層244a與254a可為氧化層。浮動柵極242a與252a可為(例如)諸如多晶硅層的硅層。浮動柵極242a與252a可經(jīng)組態(tài)以儲存諸如電子及/或空穴的電荷。在一些實施例中，隧穿層244a與254a、電荷儲存層242a與252a、介電層241a、243a、245a、251a、253a與255a以及導電層247a與257a可通過化學氣相沉積(CVD)方法、超高真空化學氣相沉積(UHVCVD)方法、原子層化學氣相沉積(ALCVD)方法、金屬有機化學氣相沉積(MOCVD)方法或其它CVD方法來形成。圖5C為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。在一些實施例中，單元210a及/或220a可分別通過將諸如電子的電荷自柵極217a與227a分別注入至電荷儲存層213a與223a而經(jīng)擦除。在擦除單元210a及/或220a的一些實施例中，襯底200a可實質(zhì)上接地，電壓V1與V5可為浮動的。摻雜區(qū)域203a可為浮動的。第一負電壓可施加至柵極217a。第二負電壓可施加至柵極227a。在一些實施例中，第一負電壓可實質(zhì)上等于第二負電壓。在一些實施例中，襯底200a可實質(zhì)上接地，電壓V1與V5可為浮動的，摻雜區(qū)域203a可為浮動的，且電壓V2與V4可為約-20V。由于柵極217a、227a與襯底200a之間的電壓降，電子可注入至電荷儲存層213a、223a,使得單元210a與220a可經(jīng)擦除。在一些實施例中，此擦除方法可稱作負柵極福勒-諾德哈姆(-FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元210a及/或220a。圖5D為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。在一些實施例中，單元210a及/或220a可經(jīng)擦除，且具有分別截留在電荷儲存層213a與223a中的電荷(例如，電子)。在編程單元210a的一些實施例中，襯底200a可實質(zhì)上接地，正電壓可施加至摻雜區(qū)域201a，負電壓可施加至柵極217a，摻雜區(qū)域203a可為浮動的，單元220a可經(jīng)組態(tài)以用作選擇晶體管且可被接通，且摻雜區(qū)域205a可實質(zhì)上接地。在一些實施例中，施加至柵極217a的負電壓的絕對值可實質(zhì)上等于正電壓VI。在編程之后，編程單元210a的閾值電壓降低。在一些實施例中，襯底200a可實質(zhì)上接地，電壓V1可為約5V，電壓V2可為約-5V，摻雜區(qū)域203a為浮動的，單元220a可接通，且電壓V5可實質(zhì)上接地。在一些實施例中，此編程方法可稱作能帶對能帶隧穿引發(fā)的熱空穴編程方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地編程單元210a及/或220a。在一些實施例中，上文結(jié)合圖5D所描述的編程方法可重復一或多次，以便對單元210a及/或220a形成多狀態(tài)。在其它實施例中，單元210a可在一些電壓高于電壓VI及/或V2的情況下經(jīng)編程一次，使得編程單元210a的閾值電壓滿足若干目標電壓的一個電平。因此，單元210a及/或220a可用于多電平單元。圖5E為繪示用于抑制兩個例示性存儲器單元中的一個的編程干擾的例示性方法的示意圖。在一些實施例中，單元210a及/或220a可經(jīng)擦除，且具有分別截留在電荷儲存層213a與223a中的電荷(例如，電子)。在編程鄰近單元210a的單元(未繪示)的一些實施例中，編程步驟可能干擾單元210a。在一些實施例中，襯底200a可實質(zhì)上接地，正電壓可施加至摻雜區(qū)域201a，負電壓可施加至柵極217a，摻雜區(qū)域203a可為浮動的，單元220a可經(jīng)組態(tài)以用作選擇晶體管且可被接通，且摻雜區(qū)域205a可耦接至正電壓。由于單元220a接通，摻雜區(qū)域205a的正電壓可耦接至摻雜區(qū)域203a。由于摻雜區(qū)域203a的耦接電壓，自摻雜區(qū)域201a注入至電荷儲存層217a的熱空穴可期望地減少。在一些實施例中，施加至柵極217a的負電壓的絕對值可實質(zhì)上等于正電壓VI。在一些實施例中，襯底200a可實質(zhì)上接地，電壓V1可為約5V，電壓V2可為約-5V，摻雜區(qū)域203a為浮動的，單元220a可接通，且電壓V5可為約3V。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地避免對單元210a及/或220a的編程干擾。圖5F為繪示用于兩個未選定例示性存儲器單元的例示性方法的示意圖。在一些實施例中，單元210a與220a可為未選定單元。為了期望地避免編程干擾，電壓V2與V4可實質(zhì)上接地及/或可為負偏壓。在一些實施例中，施加至電壓V2及/或V4的負偏壓可期望地防止編程干擾。在一些實施例中，電壓V1可為約5V，V5可實質(zhì)上接地，且摻雜區(qū)域203a可為浮動的。在浮動摻雜區(qū)域203a的情況下，摻雜區(qū)域201a與205a之間的長度可比摻雜區(qū)域203a與205a之間的長度長。摻雜區(qū)域201a與205a之間的遂穿效應可期望地降低。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地防止單元210a及/或單元220a的編程干擾。圖5G為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。在讀取單元210a的一些實施例中，襯底200a可實質(zhì)上接地，電壓V5可高于電壓VI，電壓V4可經(jīng)施加高于單元220a的預定閾值電壓的電壓，使得電壓V4可接通單元220a。電壓V2可為感測電壓。在一些實施例中，感測電壓可介于單元210a的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"1"狀態(tài)的單元210a的一些實施例中，電壓V2可接通單元210a。電子可經(jīng)由浮動摻雜區(qū)域203a自摻雜區(qū)域201a流至摻雜區(qū)域205a。在具有"0"狀態(tài)的單元210a的一些實施例中，電壓V2不可接通單元210a。因此電子可能未實質(zhì)上自摻雜區(qū)域201a流至摻雜區(qū)域205a。在讀取單元210a的一些實施例中，電壓V1可實質(zhì)上接地，電壓V2可介于單元210a的"0"狀態(tài)電壓與'T，狀態(tài)電壓之間，摻雜區(qū)域203a可為浮動的，電壓V4可接通單元220a，且電壓V5可為約1.6V。在讀取單元220a的一些實施例中，襯底200a可實質(zhì)上接地，電壓VI可高于電壓V5，電壓V2可經(jīng)施加高于單元210a的預定閾值電壓的電壓，使得電壓V2可接通單元210a。電壓V4可為感測電壓。在一些實施例中，感測電壓可介于單元220a的"0"狀態(tài)電壓與"l"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作反向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元210a或220a。圖5H為繪示用于擦除兩個例示性存儲器單元中的至少一個的例示性方法的示意圖。在一些實施例中，單元240a及/或250a可通過將諸如電子的電荷自襯底230a注入至浮動柵極242a與252a而經(jīng)擦除。在擦除單元240a及/或250a的一些實施例中，襯底230a可實質(zhì)上接地，電壓V6與V10可實質(zhì)上接地。摻雜區(qū)域233a可為浮動的。第一正電壓可施加至柵極247a。第二正電壓可施加至柵極257a。在一些實施例中，第一正電壓可實質(zhì)上等于第二正電壓。在一些實施例中，襯底230a可實質(zhì)上接地，電壓V6與V10可實質(zhì)上接地，摻雜區(qū)域203a可為浮動的，且電壓V7與V9可為約20V。由于柵極247a、257a與襯底230a之間的電壓降，電子可注入至浮動柵極242a、252a，使得單元240a與250a可經(jīng)擦除。經(jīng)擦除單元240a與250a的閾值電壓因此增加。在一些實施例中，此擦除方法可稱作正柵極福勒-諾德哈姆(positivegateFowler-Nordheim,+FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元240a及/或250a。圖51為繪示用于編程兩個例示性存儲器單元中的一個的例示性方法的示意圖。在一些實施例中，單元240a及/或250a可經(jīng)擦除，且具有分別截留在浮動柵極242a與252a中的電荷(例如，電子)。在編程單元240a的一些實施例中，襯底230a可實質(zhì)上接地，正電壓可施加至摻雜區(qū)域231a，負電壓可施加至柵極247a，摻雜區(qū)域233a可為浮動的，單元250a可用作選擇晶體管且可被接通，且摻雜區(qū)域235a可實質(zhì)上接地。在一些實施例中，施加至柵極247a的負電壓的絕對值可實質(zhì)上等于正電壓V6。在編程步驟之后，編程單元240a的閾值電壓降低。在一些實施例中，襯底230a可實質(zhì)上接地，電壓V6可為約5V，電壓V7可為約-5V，摻雜區(qū)域203a為浮動的，單元220a可接通，且電壓V10可實質(zhì)上接地。在一些實施例中，此編程方法可稱作能帶對能帶隧穿引發(fā)的熱空穴編程方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地編程單元240a及/或250a。在一些實施例中，上文結(jié)合圖5I所描述的編程方法可重復一或多次，以便對單元240a及/或250a形成多狀態(tài)。在其它實施例中，單元240a可在一些電壓高于電壓V6及/或V7的情況下經(jīng)編程一次，使得編程單元240a的閾值電壓滿足若干目標電壓的一個電平。因此，單元240a及/或250a可用于多電平單元。圖5J為繪示用于抑制兩個例示性存儲器單元中的一個的編程干擾的例示性方法的示意圖。在一些實施例中，單元240a及/或250a可經(jīng)擦除，且具有分別截留在浮動柵極242a與252a中的電荷(例如，電子)。在編程鄰近單元240a的單元(未繪示)的一些實施例中，編程步驟可能干擾單元240a。在用于期望地減少編程干擾的一些實施例中，襯底230a可實質(zhì)上接地，正電壓可施加至摻雜區(qū)域231a，負電壓可施加至柵極247a，摻雜區(qū)域233a可為浮動的，單元250a可經(jīng)組態(tài)以用作選擇晶體管且可被接通，且摻雜區(qū)域235a可耦接至正電壓。由于單元250a接通，摻雜區(qū)域235a的正電壓可耦接至摻雜區(qū)域233a。由于摻雜區(qū)域233a的耦接電壓，自慘雜區(qū)域23la注入至浮動柵極242a的熱空穴可期望地減少。在一些實施例中，施加至柵極247a的負電壓的絕對值可實質(zhì)上等于正電壓V6。在一些實施例中，襯底230a可實質(zhì)上接地，電壓V6可為約5V，電壓V7可為約-5V，摻雜區(qū)域233a為浮動的，單元240a可接通，且電壓V10可為約3V。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地避免對單元240a及/或250a的編程干擾。圖5K為繪示用于讀取兩個例示性存儲器單元中的一個的例示性方法的示意圖。在讀取單元240的一些實施例中，襯底230a可實質(zhì)上接地，電壓V6可高于電壓VIO，電壓V9可經(jīng)施加高于單元250a的預定閾值電壓的電壓，使得電壓V9可接通單元250a。電壓V7可為感測電壓。在一些實施例中，感測電壓可介于單元240a的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"l"狀態(tài)的單元240a的一些實施例中，電壓V7可接通單元240a。電子可經(jīng)由浮動摻雜區(qū)域233a自摻雜區(qū)域235a流至摻雜區(qū)域231a。在具有"0"狀態(tài)的單元240a的一些實施例中，電壓V7不可接通單元240a。因此電子可能未實質(zhì)上自摻雜區(qū)域235a流至摻雜區(qū)域231a。在讀取單元240a的一些實施例中，電壓V6可為約0.6V，電壓V7可介于單元240a的"0"狀態(tài)電壓與"l"狀態(tài)電壓之間，慘雜區(qū)域233a可為浮動的，電壓V9可接通單元250a，且電壓V10可實質(zhì)上接地。在讀取單元250a的一些實施例中，襯底230a可實質(zhì)上接地，電壓V10可高于電壓V6，電壓V7可經(jīng)施加高于單元240a的預定閾值電壓的電壓，使得電壓V7可接通單元240a。電壓V9可為感測電壓。在一些實施例中，感測電壓可介于單元250a的"0"狀態(tài)電壓與"l"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作正向讀取(forwardread)方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元240a或250a。圖6A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。在一些實施例中，存儲器陣列結(jié)構(gòu)包括多個平行單元串行以及實質(zhì)上平行于多個平行單元串行的多個位線。在一些實施例中，至少一隔離結(jié)構(gòu)310a經(jīng)組態(tài)于兩個相鄰平行的單元串行之間。所述多個平行單元串行中的每一個可經(jīng)組態(tài)于多個位線中的兩者之間。所述多個平行單元串行可包括經(jīng)組態(tài)于第2m-l單元串行與第2m+l單元串行之間的第2m單元串行。第2m單元串行可包括分別耦接至第2m+l單元串行的第4n+l摻雜區(qū)域的第4n+l摻雜區(qū)域。第2m單元串行可包括浮動的第4n+2以及第4n+4摻雜區(qū)域。第2m單元串行可包括分別耦接至第2m-l單元串行的第4n+3摻雜區(qū)域的第4n+3摻雜區(qū)域，其中m以及n為整數(shù)。第一字線可耦接至所述多個平行單元串行的多個第一單元。第二字線可耦接至所述多個單元串行的多個第二單元，等等。在一些實施例中，陣列結(jié)構(gòu)300a的單元可為上文結(jié)合圖5A與5B描述的單元210a、220a、240a及/或250a。再次參看圖6A，在一些實施例中，例如，陣列結(jié)構(gòu)300a可包含平行的單元串行301a-307a與位線BL1-BL8。單元串行301a-303a可分別包含單元3011a-3018a、3021a-3028a以及3031a-3038a。單元串行301a-303a可分別包含摻雜區(qū)域3111a-3119a、3121a-3129a以及3131a-3139a。字線WL1-WL8可經(jīng)組態(tài)而實質(zhì)上垂直于位線BL1-BL8。字線WL1可耦接至平行單元串行301a-307a的第一單元。字線WL2可耦接至平行單元串行301a-307a的第二單元。對于單元串行302a，摻雜區(qū)域3121a、3125a以及3129a可分別耦接至摻雜區(qū)域3131a、3135a以及3139a。摻雜區(qū)域3123a以及3127a可分別耦接至摻雜區(qū)域3113a以及3117a。摻雜區(qū)域3122a、3124a、3126a以及3128a可為浮動的。在一些實施例中，位線BL1-BL8可分別耦接至位線晶體管BLT1-BLT8。在一些實施例中，位線晶體管BLT1以及BLT5可耦接至電壓Vll。位線晶體管BLT2以及BLT6可耦接至電壓V12。位線晶體管BLT3以及BLT7可耦接至電壓V13。位線晶體管BLT4以及BLT8可耦接至電壓V14。在一些實施例中，位線晶體管BLT1-BLT8可經(jīng)組態(tài)以控制電壓V11-V14至各自位線BL1-BL8的施加。圖6B為繪示用于擦除圖6A中所示的至少一單元區(qū)350a的例示性方法的示意圖。對于上文結(jié)合圖5A所描述的單元210a以及220a的實施例，單元3053a及/或3054a可經(jīng)擦除，且具有截留于單元3053a及/或3054a的電荷儲存層中的電荷(例如，電子)。在擦除單元3053a及/或3054a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地，位線BL5可為浮動的，字線WL3的電壓可為約-20V，摻雜區(qū)域3154a可為浮動的，字線WL4的電壓可為約-20V，且位線BL6可為浮動的。由于字線WL3、WL4與陣列結(jié)構(gòu)300a的襯底的電壓之間的電壓降，電子可分別自單元3053a以及3054a的柵極注入至單元3053a以及3054a的電荷儲存層。在一些實施例中，此擦除方法可稱作負柵極福勒-諾德哈姆(-FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元3053a及/或3054a。在一些實施例中，諸如位線BL4與BL7的其它位線可為浮動的，使得單元3043a、3044a、3063a以及3064a可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。圖6C為繪示用于擦除圖6A中所示的至少一單元區(qū)350a的例示性方法的示意圖。對于上文結(jié)合圖5B所描述的單元240a以及250a的實施例，單元3053a及/或3054a可經(jīng)擦除，且具有截留于單元3053a及/或3054a的浮動柵極中的電荷(例如，電子)。在擦除單元3053a及/或3054a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地，位線BL5可接地，字線WL3的電壓可為約20V，摻雜區(qū)域3154a可為浮動的，字線WL4的電壓可為約20V，且位線BL6可接地。由于字線WL3、WL4與陣列結(jié)構(gòu)300a的襯底的電壓之間的電壓降，電子可自陣列結(jié)構(gòu)300a的襯底注入至單元3053a與3054a的浮動柵極中。在一些實施例中，此擦除方法可稱作正柵極福勒-諾德哈姆(+FN)擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元3053a及/或3054a。在一些實施例中，諸如位線BL4與BL7的其它位線可接地，使得單元3043a、3044a、3063a以及3064a可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。圖6D為繪示用于編程圖6A中所示的單元區(qū)350a的例示性方法的示意圖。在一些實施例中，單元3053a及/或3054a可經(jīng)擦除，且具有截留在電荷儲存層或浮動柵極中的電荷(例如，電子)。在編程單元3053a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地。位線晶體管BLT5與BLT6(繪示于圖6A中)可接通。位線BL5可為約0V，字線WL3的電壓可為約-5V，摻雜區(qū)域3154a可為浮動的，字線WL4的電壓可為約10V以用于接通單元3054a，且位線BL6可為5V。由于位線BL6與字線WL3的電壓之間的電壓降，熱空穴可注入于單元3053a的電荷儲存層或浮動柵極中以與所截留電子重新結(jié)合，使得單元3053可經(jīng)編程。在一些實施例中，此編程方法可稱作能帶對能帶隧穿熱空穴引發(fā)的編程方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元3053a及/或3054a。在期望地減少對單元3063a的編程干擾的一些實施例中，電壓可施加至位線BL7。位線BL7的電壓可低于位線BL6的電壓。在一些實施例中，位線BL7的電壓為約3V。在讀取具有類似于上文結(jié)合圖5A所描述的單元220a的結(jié)構(gòu)的單元3053a的一些實施例中，陣列結(jié)構(gòu)300a的襯底的電壓可實質(zhì)上接地，位線BL5的電壓可高于位線BL6的電壓，字線WL4可經(jīng)施加高于單元3054a的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元3054a。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3053a的"O"狀態(tài)電壓與'T'狀態(tài)電壓之間。在具有'T'狀態(tài)的單元3053a的一些實施例中，字線WL3的電壓可接通單元3053a。電子可經(jīng)由浮動摻雜區(qū)域3154a自摻雜區(qū)域3153a流至摻雜區(qū)域3155a。在具有"0"狀態(tài)的單元3053a的一些實施例中，字線WL3的電壓不可接通單元3053a。因此電子可能未實質(zhì)上自摻雜區(qū)域3153a流至摻雜區(qū)域3155a。在讀取單元3053a的一些實施例中，位線BL5的電壓可為約1.6V，字線WL4的電壓可為約IOV，摻雜區(qū)域3154a可為浮動的，字線WL3的電壓可介于單元3053a的"O"狀態(tài)電壓與"l"狀態(tài)電壓之間，且位線BL6的電壓可實質(zhì)上接地。在讀取單元3054a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地，位線BL6的電壓可高于位線BL5的電壓，字線WL3的電壓可經(jīng)施加高于單元3053a的預定閾值電壓的電壓，使得字線WL3的電壓可接通單元3053a。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3054a的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作反向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元3053a或3054a。在讀取具有類似于上文結(jié)合圖5B所描述的單元250a的結(jié)構(gòu)的單元3053a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地，位線BL6的電壓可高于位線BL5的電壓，字線WL4可經(jīng)施加高于單元3054a的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元3054a。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3053a的"0"狀態(tài)電壓與"l"狀態(tài)電壓之間。在具有"l"狀態(tài)的單元3053a的一些實施例中，字線WL3的電壓可接通單元3053a。電子可經(jīng)由浮動摻雜區(qū)域3154a自摻雜區(qū)域3155a流至摻雜區(qū)域3153a。在具有"O"狀態(tài)的單元3053a的一些實施例中，字線WL3的電壓不可接通單元3053a。因此電子可能未實質(zhì)上自摻雜區(qū)域3155a流至摻雜區(qū)域3153a。在讀取單元3053a的一些實施例中，位線BL5可實質(zhì)上接地，字線WL4的電壓可為約8V，摻雜區(qū)域3154a可為浮動的，字線WL3的電壓可介于單元3053a的"0"狀態(tài)電壓與"l"狀態(tài)電壓之間，且位線BL6可為約0.6V。在讀取單元3054a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地，位線BL5的電壓可高于位線BL6的電壓，字線WL3的電壓可高于單元3053a的預定閾值電壓，使得字線WL3的電壓可接通單元3053a。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元3054a的"O"狀態(tài)電壓與"l"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作正向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元3053a或3054a。表III展示用于操作上文結(jié)合圖6A所描述的陣列結(jié)構(gòu)300a的單元3053a及/或3054a的例示性方法。<table>tableseeoriginaldocumentpage44</column></row><table><table>tableseeoriginaldocumentpage45</column></row><table>表m應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地操作單元3053a或3054a。圖7A為繪示例示性陣列結(jié)構(gòu)的部分的示意圖。在一些實施例中，存儲器陣列結(jié)構(gòu)包括多個平行單元串行以及實質(zhì)上平行于多個單元串行的多個位線。所述多個單元串行中的每一個可經(jīng)組態(tài)于兩個位線之間。所述多個平行單元串行中的每一個可包含第4n+i、第4n+2、第4n+3以及第4n+4摻雜區(qū)域。第4n+l摻雜區(qū)域可耦接至兩個位線中的第一個，第4n+2以及第4n+4摻雜區(qū)域可為浮動的，且第4n+3摻雜區(qū)域可耦接至兩個位線中的第二個，其中n為整數(shù)。在一些實施例中，單元串行中的每一個可經(jīng)組態(tài)于兩個隔離結(jié)構(gòu)410之間。第一字線可耦接至所述多個平行單元串行的第一單元。第二字線可耦接至所述多個平行單元串行的第二單元。在一些實施例中，陣列結(jié)構(gòu)400a的單元可為上文結(jié)合圖5A與5B描述的單元210a、220a、240a及/或250a。再次參看圖7A，在一些實施例中，例如，陣列結(jié)構(gòu)400a可包含平行的單元串行401a-404a與位線BL1-BL8。單元串行401a與402a可分別包含單元4011a-4018a與4021a-4028a。單元串行401a與402a可分別包含摻雜區(qū)域4111a-4119a與4121a-4129a。字線WL1-WL8可經(jīng)組態(tài)而實質(zhì)上垂直于位線BL1-BL8。字線WL1可耦接至平行單元串行401a-404a的第一單元。字線WL2可耦接至平行單元串行401a-404a的第二單元。對于單元串行402a，摻雜區(qū)域4121a、4125a以及4129a可耦接至位線BL4。摻雜區(qū)域4123a與4127a可耦接至位線BL3。摻雜區(qū)域4122a、4124a、4126a以及4128a可為浮動的。在一些實施例中，位線BL1-BL8可分別耦接至位線晶體管BLT1-BLT8。在一些實施例中，位線晶體管BLT1以及BLT5可耦接至電壓V15。位線晶體管BLT2以及BLT6可耦接至電壓V16。位線晶體管BLT345以及BLT7可耦接至電壓V17。位線晶體管BLT4以及BLT8可耦接至電壓V18。在一些實施例中，位線晶體管BLT1-BLT8可經(jīng)組態(tài)以控制電壓V15-V18至各自位線BL1-BL8的施加。圖7B為繪示用于擦除圖7A中所示的至少一單元區(qū)450a的例示性方法的示意圖。對于上文結(jié)合圖5A所描述的單元210a以及220a的實施例，單元4043a及/或4044a可經(jīng)擦除，且具有截留于單元4043a及/或4044a的電荷儲存層中的電荷(例如，電子)。在擦除單元4043a及/或4044a的一些實施例中，陣列結(jié)構(gòu)400a的襯底可實質(zhì)上接地，位線BL7可為浮動的，字線WL3的電壓可為約-20V，摻雜區(qū)域4144a可為浮動的，字線WL4的電壓可為約-20V，且位線BL8可為浮動的。由于字線WL3、WL4與陣列結(jié)構(gòu)400a的襯底的電壓之間的電壓降，電子可分別自單元4043a以及4044a的柵極注入至單元4043a以及4044a的電荷儲存層。在一些實施例中，此擦除方法可稱作-FN擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元4043a及/或4044a。在一些實施例中，諸如位線BL5與BL6的其它位線可為浮動的，使得單元4033a以及4034a可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。圖7C為繪示用于擦除圖7A中所示的至少一單元區(qū)450a的例示性方法的示意圖。對于上文結(jié)合圖5B所描述的單元240a以及250a的實施例，單元4043a及/或4044a可經(jīng)擦除，且具有截留于單元4043a及/或4044a的浮動柵極中的電荷(例如，電子)。在擦除單元4043a及/或4044a的一些實施例中，陣列結(jié)構(gòu)400a的襯底可實質(zhì)上接地，位線BL7可接地，字線WL3的電壓可為約20V，摻雜區(qū)域4144a可為浮動的，字線WL4的電壓可為約20V，且位線BL8可接地。由于字線WL3、WL4與陣列結(jié)構(gòu)400a的襯底的電壓之間的電壓降，電子可自陣列結(jié)構(gòu)400的襯底注入至單元4043a與4044a的浮動柵極中。在一些實施例中，此擦除方法可稱作+FN擦除方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元4043a及/或4044a。在一些實施例中，諸如位線BL5與BL6的其它位線可接地，使得單元4033a以及4034a可經(jīng)擦除。在此組態(tài)的情況下，可期望地達成區(qū)域性或區(qū)塊擦除。圖7D為繪示用于編程圖7A中所示的單元區(qū)450a的例示性方法的示意圖。在一些實施例中，單元4043a及/或4044a可經(jīng)擦除，且具有截留在電荷儲存層或浮動柵極中的電荷(例如，電子)。在編程單元4043a的一些實施例中，陣列結(jié)構(gòu)400a的襯底可實質(zhì)上接地。位線晶體管BLT7與BLT8(繪示于圖7A中)可接通。位線BL8可為約0V，字線WL3的電壓可為約-5V，摻雜區(qū)域4144a可為浮動的，字線WL4的電壓可為約10V以用于接通單元4044a，且位線BL7可為5V。由于位線BL7與字線WL3的電壓之間的電壓降，熱空穴可注入于單元4043a的電荷儲存層或浮動柵極中以與所截留電子重新結(jié)合，使得單元4043a可經(jīng)編程。在一些實施例中，此編程方法可稱作能帶對能帶隧穿引發(fā)的熱空穴編程方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地擦除單元4043a及/或4044a。在讀取具有類似于上文結(jié)合圖5A所描述的單元220a的結(jié)構(gòu)的單元4043a的一些實施例中，陣列結(jié)構(gòu)400a的襯底的電壓可實質(zhì)上接地，位線BL8的電壓可高于位線BL7的電壓，字線WL4可經(jīng)施加高于單元4044a的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元4044a。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4043a的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在具有"l"狀態(tài)的單元4043a的一些實施例中，字線WL3的電壓可接通單元4043a。電子可經(jīng)由浮動摻雜區(qū)域4144a自摻雜區(qū)域4143a流至摻雜區(qū)域4145a。在具有"0"狀態(tài)的單元4043a的一些實施例中，字線WL3的電壓不可接通單元4043a。因此電子可能未實質(zhì)上自摻雜區(qū)域4143a流至摻雜區(qū)域4145a。在讀取單元4043a的一些實施例中，位線BL8的電壓可為約1.6V，字線WL4的電壓可為約IOV，摻雜區(qū)域4144a可為浮動的，字線WL3的電壓可介于單元4043a的"O"狀態(tài)電壓與"r狀態(tài)電壓之間，且位線BL7的電壓可實質(zhì)上接地。在讀取單元4044a的一些實施例中，陣列結(jié)構(gòu)300a的襯底可實質(zhì)上接地，位線BL7的電壓可高于位線BL8的電壓，字線WL3的電壓可經(jīng)施加高于單元4043a的預定閾值電壓的電壓，使得字線WL3的電壓可接通單元4043a。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4044a的"O"狀態(tài)電壓與'T，狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作反向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元4043a或4044a。在讀取具有類似于上文結(jié)合圖5B所描述的單元250a的結(jié)構(gòu)的單元4043a的一些實施例中，陣列結(jié)構(gòu)400a的襯底可實質(zhì)上接地，位線BL7的電壓可高于位線BL8的電壓，字線WL4可經(jīng)施加高于單元4044a的預定閾值電壓的電壓，使得字線WL4的電壓可接通單元4044a。字線WL3的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4043a的"0"狀態(tài)電壓與'T'狀態(tài)電壓之間。在具有"l"狀態(tài)的單元4043a的一些實施例中，字線WL3的電壓可接通單元4043a。電子可經(jīng)由浮動摻雜區(qū)域4144a自摻雜區(qū)域4145a流至摻雜區(qū)域4143a。在具有"O"狀態(tài)的單元4043a的一些實施例中，字線WL3的電壓不可接通單元4043a。因此電子可能未實質(zhì)上自摻雜區(qū)域4145a流至摻雜區(qū)域4143a。在讀取單元4043a的一些實施例中，位線BL8可實質(zhì)上接地，字線WL4的電壓可為約8V，摻雜區(qū)域4144a可為浮動的，字線WL3的電壓可介于單元4043a的"O"狀態(tài)電壓與"l"狀態(tài)電壓之間，且位線BL7可為約0.6V。在讀取單元4044a的一些實施例中，陣列結(jié)構(gòu)400a的襯底可實質(zhì)上接地，位線BL8的電壓可高于位線BL7的電壓，字線WL3的電壓可高于單元4043a的預定閾值電壓，使得字線WL3的電壓可接通單元4043a。字線WL4的電壓可為感測電壓。在一些實施例中，感測電壓可介于單元4044a的"0"狀態(tài)電壓與"1"狀態(tài)電壓之間。在一些實施例中，此讀取方法可稱作正向讀取方法。應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地讀取單元4043a或4044a。表IV展示用于操作上文結(jié)合圖7A所描述的陣列結(jié)構(gòu)400a的單元4043a及/或4044a的例示性方法。<table>tableseeoriginaldocumentpage49</column></row><table>表IV應注意，本發(fā)明的范圍并不限于以上所描述的特定電壓。熟習此項技術(shù)者可修改電壓以期望地操作單元4043a或4044a。雖然上述內(nèi)容是關于一些例示性實施例，但可在未偏離實施例的基本范圍的情況下設計其它以及進一步實施例，且其范圍由權(quán)利要求所界定的范圍來判定。權(quán)利要求1、一種集成電路，其特征在于，包括存儲器單元結(jié)構(gòu)，包含第一單元，其在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極，所述第一柵極在所述第一儲存結(jié)構(gòu)上；第二單元，其在所述襯底上包含第二儲存結(jié)構(gòu)以及第二柵極，所述第二柵極在所述第二儲存結(jié)構(gòu)上，所述第一柵極與所述第二柵極分離；鄰近所述第一單元的第一摻雜區(qū)域，所述第一摻雜區(qū)域耦接至第一源極；鄰近所述第二單元的第二摻雜區(qū)域，所述第二摻雜區(qū)域耦接至第二源極；以及至少一第三摻雜區(qū)域，其處于所述第一單元與所述第二單元之間，所述第三摻雜區(qū)域為浮動的。2、根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述第三摻雜區(qū)域通過將所述第三摻雜區(qū)域與浮動來源耦接而為浮動的。3、根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述第三摻雜區(qū)域為浮動的且未耦接至浮動來源。4、根據(jù)權(quán)利要求1所述的集成電路，其特征在于，更包括電路單位，其經(jīng)組態(tài)以施加編程偏壓配置，包含施加第一電壓至所述第一摻雜區(qū)域；施加第二電壓至所述第二摻雜區(qū)域，所述第一電壓高于所述第二電壓；施加第三電壓至所述第一柵極；施加第四電壓至所述第二柵極；以及施加第五電壓至所述襯底，以此編程所述第一單元。5、根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述編程偏壓配置將第一類型的電荷注入至所述第一單元的所述第一儲存結(jié)構(gòu)，且接通所述第一單元以及所述第二單元。6、根據(jù)權(quán)利要求5所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置，包括施加第六電壓至所述第一摻雜區(qū)域；施加第七電壓至所述第一柵極；以及施加第八電壓至所述襯底，以此第二類型的電荷經(jīng)注入至所述第一儲存結(jié)構(gòu)以擦除所述第一單元。7、根據(jù)權(quán)利要求5所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及.施加第七電壓至所述第一柵極，以此所述第一類型的電荷自所述第一儲存結(jié)構(gòu)移除。8、根據(jù)權(quán)利要求5所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及施加第七電壓至所述第一柵極，以此第二類型的電荷自所述襯底注入至所述第一儲存結(jié)構(gòu)。9、根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述編程偏壓配置將第一類型的電荷注入至所述第一單元的所述第一儲存結(jié)構(gòu)，且不足以接通所述第一單元。10、根據(jù)權(quán)利要求9所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及施加第七電壓至所述第一柵極，以此第二類型的電荷自所述第一柵極注入至所述第一單元的所述第一儲存結(jié)構(gòu)。11、根據(jù)權(quán)利要求9所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；施加第七電壓至所述第一柵極；以及施加第八電壓至所述第一摻雜區(qū)域，以此所述第一類型的電荷自所述第一單元的所述第一儲存結(jié)構(gòu)移除。12、根據(jù)權(quán)利要求9所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；施加第七電壓至所述第一柵極；以及施加第八電壓至所述第一摻雜區(qū)域，以此第二類型的電荷自所述襯底注入至所述第一單元的所述第一儲存結(jié)構(gòu)。13、根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以通過至少以下步驟來讀取所述第一單元施加第六電壓至所述第一摻雜區(qū)域；施加第七電壓至所述第二摻雜區(qū)域，其中所述第七電壓高于所述第六電壓；施加第八電壓至所述第一柵極；以及施加第九電壓至所述第二柵極以接通所述第二單元。14、根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以通過至少以下步驟來讀取所述第一單元施加第六電壓至所述第一摻雜區(qū)域；施加第七電壓至所述第二摻雜區(qū)域，其中所述第六電壓高于所述第七電壓；施加第八電壓至所述第一柵極；以及施加第九電壓至所述第二柵極以接通所述第二單元。15、根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述多個存儲器單元中的每一個能夠保持多個信息位，所述電路單位進一步經(jīng)組態(tài)以編程所述存儲器單元，直至所述存儲器單元的閾值電壓在閾值電壓目標的預定范圍內(nèi)。16、一種集成電路，其特征在于，包括存儲器陣列，其包含多個單元串行；所述多個單元串行中的每一個安置于第一隔離區(qū)域與第二隔離區(qū)域之間，所述多個單元串行中的每一個包含多個單元對，所述單元對中的每一個包含第一單元以及第二單元，所述第一單元在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極，所述第一柵極在所述第一儲存結(jié)構(gòu)上；所述第二單元在所述襯底上包含第二儲存結(jié)構(gòu)以及第二柵極，所述第二柵極在所述第二儲存結(jié)構(gòu)上，所述第一柵極與所述第二柵極分離；第一摻雜區(qū)域鄰近所述第一單元，第二摻雜區(qū)域鄰近所述第二單元；以及至少一第三摻雜區(qū)域，其處于所述第一單元與所述第二單元之間，所述第三摻雜區(qū)域為浮動的；與所述第一摻雜區(qū)域耦接的第一位線，所述第一位線與鄰接所述第一以及所述第二隔離區(qū)域中的一個的另一單元串行共享；以及與所述第二摻雜區(qū)域耦接的第二位線，所述第二位線與鄰接所述第一以及所述第二隔離區(qū)域中的另一個的另一單元串行共享。17、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，所述第三摻雜區(qū)域通過將所述第三摻雜區(qū)域與浮動來源耦接而為浮動的。18、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，所述第三摻雜區(qū)域為浮動的且未耦接至浮動來源。19、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，所述存儲器陣列更包括第一全域位線，其經(jīng)由第一幵關而與所述第一位線耦接；第二全域位線，其經(jīng)由第二開關而與所述第二位線耦接；以及多個字線，其包含與所述第一柵極耦接的第一字線以及與所述第二柵極耦接的第二字線。20、根據(jù)權(quán)利要求19所述的集成電路，其特征在于，所述第一全域位線與第三位線耦接，所述第三位線與所述第一位線間隔三個位線。21、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，更包括電路單位，其經(jīng)組態(tài)以施加偏壓配置來編程所述第一單元，所述偏壓配置包含施加第一電壓至所述第一全域位線；接通所述第一開關；施加第二電壓至所述第二全域位線，所述第一電壓高于所述第二電壓；接通所述第二開關；施加第三電壓至所述第一字線；施加第四電壓至所述第二字線；以及施加第五電壓至所述襯底。22、根據(jù)權(quán)利要求21所述的集成電路，其特征在于，所述偏壓配置將第一類型的電荷注入至所述第一單元的所述第一儲存結(jié)構(gòu)，且接通所述第一單元以及所述第二單元。23、根據(jù)權(quán)利要求22所述的集成電路，其特征在于，所述電路進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述第一全域位線；接通所述第一開關；施加第七電壓至所述第一字線；以及施加第八電壓至所述襯底，以此第二類型的電荷經(jīng)注入至所述第一儲存結(jié)構(gòu)以擦除所述第一單元。24、根據(jù)權(quán)利要求22所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及施加第七電壓至所述第一字線，以此所述第一類型的電荷自所述第一儲存結(jié)構(gòu)移除。25、根據(jù)權(quán)利要求22所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及施加第七電壓至所述第一字線，以此第二類型的電荷自所述襯底注入至所述第一儲存結(jié)構(gòu)。26、根據(jù)權(quán)利要求21所述的集成電路，其特征在于，所述偏壓配置將第一類型的電荷注入至所述第一單元的所述第一儲存結(jié)構(gòu)，且不足以接通所述第一單元。27、根據(jù)權(quán)利要求21所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及施加第七電壓至所述第一字線，以此第二類型的電荷自所述第一柵極注入至所述第一單元的所述第一儲存結(jié)構(gòu)。28、根據(jù)權(quán)利要求26所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括-施加第六電壓至所述襯底；施加第七電壓至所述第一字線；施加第八電壓至所述第一全域位線；以及接通所述第一開關，以此第二類型的電荷自所述襯底注入至所述第一單元的所述第一儲存結(jié)構(gòu)。29、根據(jù)權(quán)利要求26所述的集成電路，其特征在于，所述電路進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括-施加第六電壓至所述襯底；以及施加第七電壓至所述第一字線；施加第八電壓至所述第一全域位線；接通所述第一開關，以此所述第一類型的電荷自所述第一儲存結(jié)構(gòu)移除。30、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，所述電路單位進一步經(jīng)配置以通過至少以下步驟來讀取所述第一單元施加第六電壓至所述第一全域位線；接通所述第一開關；施加第七電壓至所述第二全域位線，其中所述第七電壓高于所述第六電壓；接通所述第二開關；施加第八電壓至所述第一字線；以及施加第九電壓至所述第二字線以接通所述第二單元。31、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，所述電路單位進一步經(jīng)組態(tài)以通過至少以下步驟來讀取所述第一單元施加第六電壓至所述第一全域位線；接通所述第一開關；施加第七電壓至所述第二全域位線，其中所述第六電壓高于所述第七電壓；接通所述第二開關；施加第八電壓至所述第一字線；以及施加第九電壓至所述第二字線以接通所述第二單元。32、根據(jù)權(quán)利要求16所述的集成電路，其特征在于，所述多個單元中的每一個能夠保持多個信息位，所述電路單位進一步經(jīng)組態(tài)以編程所述單元，直至所述存儲器單元的閾值電壓在閾值電壓目標的預定范圍內(nèi)。33、一種集成電路，其特征在于，包括存儲器陣列，其包含多個單元串行，所述多個單元串行中的每一個安置于第一隔離區(qū)域與第二隔離區(qū)域之間，所述多個單元串行中的每一個包含多個單元對，所述單元對中的每一個包含第一單元以及第二單元，所述第一單元在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極，所述第一柵極在所述第一儲存結(jié)構(gòu)上；所述第二單元在所述襯底上包含第二儲存結(jié)構(gòu)以及第二柵極，所述第二柵極在所述第二儲存結(jié)構(gòu)上，所述第一柵極與所述第二柵極分離；第一摻雜區(qū)域鄰近所述第一單元，第二摻雜區(qū)域鄰近所述第二單元；以及至少一第三摻雜區(qū)域，其處于所述第一單元與所述第二單元之間，所述第三摻雜區(qū)域為浮動的；第一位線，其與所述第一摻雜區(qū)域耦接；第二位線，其與所述第二摻雜區(qū)域耦接，其中所述第一以及第二位線未與其它單元串行共享。34、根據(jù)權(quán)利要求33所述的集成電路，其特征在于，所述第三摻雜區(qū)域通過將所述第三摻雜區(qū)域與浮動來源耦接而為浮動的。35、根據(jù)權(quán)利要求33所述的集成電路，其特征在于，所述第三摻雜區(qū)域為浮動的且未耦接至浮動來源。36、根據(jù)權(quán)利要求33所述的集成電路，其特征在于，所述存儲器陣列更包括第一全域位線，其經(jīng)由第一開關而與所述第一位線耦接；第二全域位線，其經(jīng)由第二開關而與所述第二位線耦接；以及多個字線，其包含與所述第一柵極耦接的第一字線以及與所述第二柵極耦接的第二字線。37、根據(jù)權(quán)利要求33所述的集成電路，其特征在于，更包括電路單位，其經(jīng)組態(tài)以施加偏壓配置來編程所述第一單元，所述偏壓配置包含施加第一電壓至所述第一全域位線；接通所述第一開關；施加第二電壓至所述第二全域位線，所述第一電壓高于所述第二電壓；接通所述第二開關；施加第三電壓至所述第一字線；施加第四電壓至所述第二字線；以及施加第五電壓至所述襯底。38、根據(jù)權(quán)利要求37所述的集成電路，其中所述偏壓配置在接通所述第一單元以及所述第二單元的同時將第一類型的電荷注入至所述第一單元的所述第一儲存結(jié)構(gòu)。39、根據(jù)權(quán)利要求38所述的集成電路，其中所述偏壓配置更包括施加第六電壓至所述第一全域位線；接通所述第一開關；施加第七電壓至所述第一字線；以及施加第八電壓至所述襯底，以此第二類型的電荷經(jīng)注入至所述第一儲存結(jié)構(gòu)以擦除所述第一單元。40、根據(jù)權(quán)利要求38所述的集成電路，其中所述偏壓配置更包括施加第六電壓至所述第一字線；以及施加第七電壓至所述襯底，以此所述第一類型的電荷自所述第一儲存結(jié)構(gòu)移除。41、根據(jù)權(quán)利要求38所述的集成電路，其中所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置，包括:施加第六電壓至所述襯底；施加第七電壓至所述第一字線；以此第二類型的電荷自所述襯底注入至所述第一儲存結(jié)構(gòu)以擦除所述第一單元。42、根據(jù)權(quán)利要求37所述的集成電路，其中所述偏壓配置將第一類型的電荷注入至所述第一單元的所述第一儲存結(jié)構(gòu)，且不足以接通所述第一單元。43、根據(jù)權(quán)利要求42所述的集成電路，其中所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；以及施加第七電壓至所述第一字線，以此第二類型的電荷自所述第一柵極注入至所述第一單元的所述第一儲存結(jié)構(gòu)。44、根據(jù)權(quán)利要求42所述的集成電路，其中所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；施加第七電壓至所述第一字線；施加第八電壓至所述第一全域位線；以及接通所述第一開關，以此第二類型的電荷自所述襯底注入至所述第一單元的所述第一儲存結(jié)構(gòu)。45、根據(jù)權(quán)利要求42所述的集成電路，其中所述電路單位進一步經(jīng)組態(tài)以施加擦除偏壓配置來擦除所述第一單元，包括施加第六電壓至所述襯底；施加第七電壓至所述第一字線；施加第八電壓至所述第一全域位線；以及接通所述第一開關，以此所述第一類型的電荷自所述第一儲存結(jié)構(gòu)移除。46、根據(jù)權(quán)利要求37所述的集成電路，其中所述電路單位進一步經(jīng)組態(tài)以通過至少以下步驟來讀取所述第一單元施加第六電壓至所述第一全域位線；接通所述第一開關；施加第七電壓至所述第二全域位線，其中所述第七電壓高于所述第六電壓；接通所述第二開關；施加第八電壓至所述第一字線；以及施加第九電壓至所述第二字線以接通所述第二單元。47、根據(jù)權(quán)利要求37所述的集成電路，其中所述電路單位進一步經(jīng)組態(tài)以通過至少以下步驟來讀取所述第一單元施加第六電壓至所述第一全域位線；接通所述第一開關；施加第七電壓至所述第二全域位線，其中所述第六電壓高于所述第七電壓；接通所述第二開關；施加第八電壓至所述第一字線；以及施加第九電壓至所述第二字線以接通所述第二單元。48、根據(jù)權(quán)利要求33所述的集成電路，其中所述多個單元中的每一個能夠保持多個信息位，所述電路單位進一步經(jīng)組態(tài)以編程所述單元，直至所述存儲器單元的閾值電壓在閾值電壓目標的預定范圍內(nèi)。全文摘要本發(fā)明公開了一種用于存儲器單元與其陣列免于遂穿泄漏的操作方法。一種集成電路包含存儲器單元結(jié)構(gòu)，其包含第一單元以及第二單元。第一單元在襯底上包含第一儲存結(jié)構(gòu)以及第一柵極。第一柵極在第一儲存結(jié)構(gòu)上。第二單元在襯底上包含第二儲存結(jié)構(gòu)以及第二柵極。第二柵極在第二儲存結(jié)構(gòu)上。第一柵極與第二柵極分離。第一摻雜區(qū)域鄰近第一單元且耦接至第一源極。第二摻雜區(qū)域經(jīng)組態(tài)處于襯底內(nèi)且鄰近第二單元。第二摻雜區(qū)域耦接至第二源極。至少一第三摻雜區(qū)域處于所述第一單元與所述第二單元之間，其中所述第三摻雜區(qū)域為浮動的。文檔編號H01L27/115GK101640202SQ20081017046公開日2010年2月3日申請日期2008年11月6日優(yōu)先權(quán)日2007年11月6日發(fā)明者歐天凡,蔡文哲,黃竣祥申請人:旺宏電子股份有限公司