專利名稱：半導體器件及其制造方法
技術(shù)領域：
本發(fā)明涉及半導體器件及其制造方法。
背景技術(shù)：
隨著信息媒體例如計算機等飛速滲透到市場中，半導體器件在近幾年得 到了顯著發(fā)展。就功能而言，要求半導體器件滿足大容量存儲和數(shù)據(jù)處理能 力，以及高速運算。作為對這些要求的響應，半導體器件制造技術(shù)把焦點集 中在增加集成度、可靠性以及響應速度上，迅速發(fā)展起來。
光刻處理對于制造半導體器件是必須的。光刻處理包含以下步驟在晶 片上均勻地涂覆光致抗蝕劑層；采用具有預定布局的光掩模在光致抗蝕劑層 執(zhí)行曝光處理；以及將曝光的光致抗蝕劑層進行顯影，以形成圖案，該圖案 具有由預定的布局所確定的形狀。
執(zhí)行光刻處理以形成光致抗蝕劑圖案。該光致抗蝕劑圖案可被用作，例 如，作為接觸或金屬圖案蝕刻掩模，并且采用該光致抗蝕劑圖案作為蝕刻掩 模，蝕刻下部金屬層或電介質(zhì)，以形成位于金屬圖案或電介質(zhì)中的接觸孔。
在采用90 nm或以下的設計規(guī)則設計的邏輯和閃存半導體產(chǎn)品的研發(fā) 中，在后段處理(BEOL)過程中的導通孔蝕刻處理中，會形成導通孔，該 導通孔具有大約130 nm或以下的孔尺寸。這樣，導通孔打開的區(qū)域就被限 定為晶片表面的大約5%或以下，而剩余區(qū)域則被光致抗蝕劑覆蓋，作為掩 模。
結(jié)果，在采用等離子體的導通孔蝕刻處理中，除了由氟碳基和作為蝕刻 目標層的氧化膜之間的反應產(chǎn)生的反應副產(chǎn)品的種類和總量之外，氟碳基與 光致抗蝕劑之間的反應，以及通過它們之間的反應產(chǎn)生的反應副產(chǎn)品(聚合 物)都被作為導通孔蝕刻處理中的重要參數(shù)。
圖1和圖2是示出了現(xiàn)有技術(shù)中半導體器件的密集接觸孔的剖視圖。 圖1是示出了現(xiàn)有技術(shù)中半導體器件的接觸孔欠蝕刻(under-etched)部分的剖視圖。圖2是示出了現(xiàn)有技術(shù)中半導體器件的接觸孔過蝕刻部分的剖 視圖。
參見圖1和圖2，多個接觸孔30在設置于下部襯底10上的電介質(zhì)20中 形成。
在采用90 nm或以下的設計規(guī)則設計的邏輯器件的BEOL處理中，因為 各個接觸孔30的孔尺寸非常小(大約130nm或以下)，所以為了形成連接 下部金屬互聯(lián)(interconnection)與上部金屬互連的接觸孔30，采用具有193 nm波長的氬氟化物(ArF)光源作為用于光刻處理的光源。因此，形成在蝕刻 處理的過程中充當掩模的光致抗蝕劑圖案。
為了減少金屬互連之間的電阻電容(RC)延遲，常采用包含碳和氟的低 介電常數(shù)材料(low-k)黑色鉆石(BD)或氟化的硅酸鹽玻璃(FSG)作為電介質(zhì) 20。然而，與現(xiàn)有技術(shù)的正硅酸乙酯(TEOS)和無摻雜旋涂玻璃(USG)層相比， 這些材料在蝕刻處理的過程中會生產(chǎn)大量的基于CxFy的反應副產(chǎn)品。
在接觸孔蝕刻處理的過程中，這些反應副產(chǎn)品積聚在接觸孔30中，中 斷蝕刻處理。
參見圖1，在形成多個接觸孔的過程中，下部襯底IO可能被形成于中間 區(qū)域上的接觸孔30全部暴露。然而，下部襯底10的邊緣區(qū)域不會被形成于 其上的接觸孔30全部暴露，這是因為在蝕刻處理的過程中，由于反應副產(chǎn) 品的產(chǎn)生，電介質(zhì)20沒有被完全蝕刻，從而引起欠蝕刻缺陷K1。
參見圖2，在形成多個接觸孔的過程中，為了通過形成于下部襯底10的 邊緣區(qū)域上的接觸孔30全部暴露下部襯底10的邊緣區(qū)域，下部襯底10的 中間區(qū)域被過蝕刻，從而引起過蝕刻缺陷K2。

發(fā)明內(nèi)容
本發(fā)明的實施例涉及充分均勻地蝕刻晶片的作用區(qū)。根據(jù)一實施例，提 供了一種半導體器件，其中，虛設圖案設置在密集接觸孔周圍，以使獲得充 分均勻的接觸孔蝕刻速率。本發(fā)明還提供這種半導體器件的制造方法。
在一個實施例中， 一種半導體器件可包括金屬互連，其位于襯底上；以
及電介質(zhì)，其覆蓋金屬互連，該電介質(zhì)包括接觸孔和虛設圖案，該接觸孔暴 露一部分金屬互連，該虛設圖案包圍接觸孔。在另一個實施例中， 一種制造半導體器件的方法可包括如下步驟在襯 底上形成金屬互連；在金屬互連上形成電介質(zhì)；在電介質(zhì)上形成光致抗蝕劑 圖案；以及采用光致抗蝕劑圖案作為蝕刻掩模來蝕刻電介質(zhì)，以形成接觸孔 和虛設圖案，該接觸孔暴露金屬互連，該虛設圖案包圍接觸孔。
在根據(jù)本發(fā)明實施例的半導體器件中，虛設圖案可圍繞密集接觸孔設 置，以最小化接觸孔之間的蝕刻速率的差別，從而抑制例如欠蝕刻或過蝕刻 這樣的蝕刻缺陷。
以下附圖和說明書中將闡述一個或多個實施例的細節(jié)。根據(jù)說明書和附 圖以及根據(jù)權(quán)利要求書，其他特征將變得清楚。


圖1是示出了現(xiàn)有技術(shù)半導體器件的接觸孔欠蝕刻的部分的剖視圖。 圖2是示出了現(xiàn)有技術(shù)半導體器件的接觸孔被過蝕刻的部分的剖視圖。 圖3是示出了根據(jù)一實施例的半導體器件的密集接觸孔的俯視圖。 圖4是沿著圖3的切線I-I'的剖視圖。
圖5至圖9是示出了根據(jù)一實施例的形成半導體接觸孔的過程的剖視圖。
圖IO是根據(jù)另一個實施例的半導體器件的局部俯視圖。
具體實施例方式
在下文中，將參照附圖詳細描述根據(jù)本發(fā)明一實施例的半導體器件及其 制造方法。然而，本發(fā)明可以多種不同的方式實施并且不局限于此處列舉的 實施例；更確切地說，通過添加，更改和變換，可很容易地得到包含在其他 推演的發(fā)明中或?qū)儆诒竟_內(nèi)容的精神和范圍內(nèi)的替代實施例，并且該替代 實施例可以完全地將本發(fā)明的觀點傳達給本領域普通技術(shù)人員。
此外，應當理解，當使用術(shù)語如"第一"和"第二"來描述構(gòu)件時，該 構(gòu)件并不限于這些術(shù)語。例如，可提供多個構(gòu)件。因此，當使用術(shù)語如"第 一"和"第二"時，顯然也可以提供多個構(gòu)件。此外，術(shù)語"第一"和"第 二"可有選擇地或可交換地用于構(gòu)件。在附圖中，為了說明圖示，可能夸大 了各個單元的尺寸，而且各個單元的尺寸也可能與各個單元的實際尺寸不同。不是附圖中示出的所有單元必須被包含或限制在本公開內(nèi)容中，完全可 以添加或刪除除了本發(fā)明公開內(nèi)容的主要特征之外的單元。同樣，在本發(fā)明 的說明書中，應當理解，當提及層(或薄膜)、區(qū)域、圖案或結(jié)構(gòu)在襯底、 各層(或薄膜)、區(qū)域、焊盤、或圖案"上/之上/上方/上面"時，其可 直接在襯底、各層(或薄膜)、區(qū)域、焊盤、或圖案上，或者也可以存在中 間層。更進一步地，當提及層在各層(薄膜)、區(qū)域、圖案、或結(jié)構(gòu)"下/ 之下/下方/下面"時，其可直接在其他層(薄膜)、其他區(qū)域、其他焊盤、 或其他圖案下，或者也可以存在一個或多個中間層。因此，其含義當根據(jù)本 公開內(nèi)容的精神來判斷。
圖3是示出了根據(jù)一實施例的半導體器件的密集接觸孔的俯視圖。圖4 是沿著圖3的切線I-I'的剖視圖。
參見圖3和圖4 ，可在半導體襯底100上設置金屬互連110?？稍诎?金屬互連110的半導體襯底100上設置電介質(zhì)120。
電介質(zhì)120包含接觸孔區(qū)域A和虛設區(qū)域B，該虛設區(qū)域B包圍該接觸 孔區(qū)域A。
雖然未示出，但該半導體器件可包含例如晶體管、附加金屬互連以及附 加電介質(zhì)這樣的結(jié)構(gòu)。
電介質(zhì)120可包含多個密集形成的接觸孔131，所述多個接觸孔131設 置在接觸孔區(qū)域A中。接觸孔131暴露金屬互連110的一部分。
虛設接觸孔132包圍接觸孔131，其設置在電介質(zhì)120的虛設區(qū)域B中。
與接觸孔131—樣，虛設接觸孔132可以具有相同的尺寸，且彼此之間 具有相同的距離。
虛設接觸孔132中的每一個和接觸孔131中的每一個可具有方形或環(huán)形 形狀。
雖然虛設接觸孔132不與下部金屬互連110電連接，但是虛設接觸孔132 設置在電介質(zhì)120中。虛設接觸孔132均勻地分布蝕刻反應副產(chǎn)品的濃度， 并且補償在接觸孔蝕刻處理的過程中由接觸孔131的位置關系引起的蝕刻速 率之間的差別。
虛設接觸孔132可沿著位于接觸孔區(qū)域A的外部的單線設置。該虛設接 觸孔132包含至少3個或更多的接觸孔132。由于虛設接觸孔132圍繞著接觸孔131而設置在密集接觸孔區(qū)的邊緣區(qū) 域，所以會出現(xiàn)因蝕刻反應副產(chǎn)品的不均衡而引起的欠蝕刻。這樣，可能不 會暴露金屬互聯(lián)110或位于虛設接觸孔132之下的下部襯底。
在采用大約90 nm或以下的設計規(guī)則設計的邏輯器件的BEOL處理中， 因為各個接觸孔131的孔尺寸非常小(大約130 nm或以下)，所以當連接 下部金屬互聯(lián)與上部金屬互連的接觸孔30被形成時，采用具有193 nm波長 的氬氟化物(ArF)光源作為光源來形成光致抗蝕劑圖案。之后，在后續(xù)的蝕 刻處理的過程中，該光致抗蝕劑圖案充當掩模。
為了減少金屬互連之間的電阻電容(RC)延遲，可采用包含碳和氟的低 介電常數(shù)材料(low-k)黑色鉆石(BD)或氟化硅酸鹽玻璃(FSG)作為電介質(zhì) 120。如上所述，與現(xiàn)有技術(shù)的正硅酸乙酯(TEOS)和無摻雜旋涂玻璃(USG) 層相比，這些材料在蝕刻處理的過程中會生產(chǎn)大量的基于CxFy的反應副產(chǎn)品。
在接觸孔蝕刻處理的過程中，這些反應副產(chǎn)品可能積聚在某些接觸孔 中，從而中斷蝕刻處理。然而，由于虛設接觸孔132設置在密集接觸孔區(qū)的 邊緣區(qū)域，所以蝕刻反應副產(chǎn)品可能均勻地分布在接觸孔區(qū)域A中而不均勻 地分布在虛設區(qū)域B中。
因此，設置在接觸孔區(qū)域A中的接觸孔131可具有相同的蝕刻速率，以 抑制產(chǎn)生欠蝕刻或過蝕刻的缺陷。
圖5至圖9是示出了根據(jù)一實施例的形成半導體接觸孔的過程的剖視圖。
參見圖5，可在半導體襯底100上形成金屬互連110。 可在金屬互連110上形成電介質(zhì)120。 在某些實施例中，可采用BD或FSG作為電介質(zhì)120。 可在電介質(zhì)120上形成抗反射層151和光致抗蝕劑層152。 在光致抗蝕劑層152的曝光處理中，可包含抗反射層151，以抑制由反 射光產(chǎn)生的缺陷圖案。
參見圖6，可有選擇地曝光和顯影光致抗蝕劑層152，以形成光致抗蝕 劑圖案152a，該光致抗蝕劑圖案152a暴露抗反射層151的一部分。光致抗 蝕劑圖案152a可以是用于形成將位于電介質(zhì)120之下的金屬互連110與上部金屬互連(未示出)進行電連接的接觸圖案。
參見圖7 ，可以采用光致抗蝕劑152a作為蝕刻掩模來蝕刻抗反射層151， 以形成抗反射層圖案151a。
在一個實施例中，可在下述蝕刻條件下蝕刻抗反射層腔室壓力為大約 70mT至l」110mT，源功率為大約100 W到500 W，偏置功率為大約OW到 100 W，氬(Ar)流速為大約200sccm至(J 400 sccm，CF4流速為大約10 sccm到 50 sccm ，以及02流速為大約2 sccm到10 sccm 。
參見圖8，可采用抗反射層151a和光致抗蝕劑152a作為蝕刻掩模來蝕 刻電介質(zhì)120。
電介質(zhì)蝕刻處理可包含主蝕刻處理和過蝕刻處理。
在一個實施例中，可在下述蝕刻條件下執(zhí)行主蝕刻處理腔室壓力為大 約90 mT到120 mT，源功率為大約200 W到800 W，偏置功率為大約1000 W 到1500 W，Ar流速為大約150 sccm至lj 350 sccm， 0^6流速為大約1 sccm到 10 sccm，CH2F2流速為大約1 sccm到5 sccm，02流速為大約1 sccm到5 sccm， 以及N2流速為大約100sccm至lj 250sccm。
在又一個實施例中，可在下述蝕刻條件下執(zhí)行過蝕刻處理腔室壓力為 大約100 mT到130 mT，源功率為大約300 W到700 W，偏置功率為大約800 W到1500 W， Ar流速為大約200 sccm至U 300 sccm， QF6流速為大約1 sccm 到5 sccm，以及N2流速為大約80 sccm至U 150 sccm。
在過蝕刻處理中，可將C4F6與N2的流速比(C4F6:N2)調(diào)整到30:1或以 下，以調(diào)整反應副產(chǎn)品的總量。
可執(zhí)行主蝕刻處理和過蝕刻處理，以在電介質(zhì)120中形成接觸孔131和 虛設孔132。
可密集地設置接觸孔131，而虛設孔132包圍密集設置的接觸孔131。
虛設接觸孔132與下部金屬互連110不充分接觸。也就是說，可在下部 金屬互連110之上形成虛設接觸孔132，而不完全地暴露下部金屬互連110。
接觸孔131之間的距離范圍為大約100 nm到140 nm，各個接觸孔131 中的任意一個與鄰近該接觸孔131的虛設接觸孔132的距離的范圍為大約 100 nm至U 140 nm。
參見圖9，可除去光致抗蝕劑圖案152a和抗反射層圖案151a，以暴露電介質(zhì)120。
因此，電介質(zhì)120包含密集形成的接觸孔131和包圍接觸孔131的虛設 接觸孔132。
圖IO是根據(jù)另一個實施例的半導體器件的局部俯視圖。
參見圖10，可在半導體襯底上設置電介質(zhì)220。該電介質(zhì)220包含接觸 孔區(qū)域A和虛設區(qū)域B。
電介質(zhì)220包含多個接觸孔231，所述多個接觸孔231以預定距離安排 在接觸孔區(qū)域A中。此外，電介質(zhì)220可包含虛設線232，該虛設線232包 圍位于虛設區(qū)域B的接觸孔231。
虛設線232可包圍接觸孔區(qū)域A，以提供閉環(huán)結(jié)構(gòu)，或者虛設線232的 一部分也可以被打開(或未蝕刻)，以提供線狀圖案結(jié)構(gòu)。
當蝕刻電介質(zhì)220以形成接觸孔231和虛設線232時，就會生產(chǎn)蝕刻反 應副產(chǎn)品。該蝕刻反應副產(chǎn)品可能均勻地分布在接觸孔區(qū)域A中而不均勻地 分布在虛設區(qū)域B中。
因此，可形成設置在接觸孔區(qū)域A中的接觸孔131，以具有相同的蝕刻 速率，抑制產(chǎn)生欠蝕刻和過蝕刻，從而提供較好的圖案。因為虛設線232與 接觸孔區(qū)域的相對位置關系，所以設置在虛設區(qū)域B中的虛設線232的蝕刻 速率與設置在接觸孔區(qū)域A中的蝕刻速率不同，使得出現(xiàn)欠蝕刻。然而，由 于虛設線232不與金屬互連相連接，即使在虛設線232中產(chǎn)生欠蝕刻，半導 體器件的成品率也不受影響。
因此，在根據(jù)本發(fā)明實施例的半導體器件中，虛設圖案可圍繞密集接觸 孔設置，以最小化接觸孔之間的蝕刻速率的差別，從而抑制例如像欠蝕刻或 過蝕刻缺陷這樣的蝕刻缺陷。
盡管對實施例的描述中結(jié)合了其中多個示例性實施例，但可以理解的是 本領域技術(shù)人員完全可以推導出許多其它變化和實施例，并落入本公開內(nèi)容 的原理的精神和范圍之內(nèi)。特別是，可以在該公開、附圖和所附權(quán)利要求的 范圍內(nèi)對組件和/或附件組合設置中的排列進行多種變化和改進。除組件和/ 或排列的變化和改進之外，其他可選擇的應用對于本領域技術(shù)人員而言也是 顯而易見的。
權(quán)利要求
1. 一種半導體器件，包括金屬互連，位于襯底上；以及電介質(zhì)，覆蓋所述金屬互連，所述電介質(zhì)包括接觸孔和虛設圖案，所述接觸孔暴露所述金屬互連的一部分，所述虛設圖案包圍所述接觸孔。
2. 如權(quán)利要求1所述的半導體器件，其中所述虛設圖案包括多個虛設 接觸孔，每一個虛設接觸孔具有與所述接觸孔相同的尺寸。
3. 如權(quán)利要求2所述的半導體器件，其中至少一個所述虛設接觸孔設 置在所述金屬互連上，但沒有穿透所述電介質(zhì)而暴露所述金屬互連。
4. 如權(quán)利要求1所述的半導體器件，其中所述虛設圖案包括沿著所述 接觸孔的邊緣區(qū)域設置的虛設線。
5. 如權(quán)利要求1所述的半導體器件，其中每一個所述虛設圖案具有環(huán) 形或方形形狀。
6. 如權(quán)利要求1所述的半導體器件，其中每一個所述虛設圖案和與其鄰 近的相應的一個或多個接觸孔之間的距離的范圍為大約100 nm到140 nm。
7. —種制造半導體器件的方法，該方法包括如下步驟 在襯底上形成金屬互連；在所述金屬互連上形成電介質(zhì)； 在所述電介質(zhì)上形成光致抗蝕劑圖案；以及采用所述光致抗蝕劑圖案作為蝕刻掩模來蝕刻所述電介質(zhì)，以形成接觸 孔和虛設圖案，所述接觸孔暴露所述金屬互連，所述虛設圖案包圍所述接觸 孔。
8. 如權(quán)利要求7所述的方法，其中蝕刻所述電介質(zhì)的步驟包括 執(zhí)行主蝕刻處理和執(zhí)行過蝕刻處理，其中執(zhí)行所述主蝕刻處理的步驟包括采用下述蝕刻條件腔室壓力的范圍為大約90mT至IJ 120mT，源功率的范圍為大約200 W到800 W，偏置功 率的范圍為大約1000 W到1500 W，氬氣流速的范圍為大約150 sccm到350 sccm， C4F6流速的范圍為大約1 sccm到10 sccm ， 01^2流速的范圍為大約 1 sccm到5 sccm ， 02流速的范圍為大約1 sccm到5 sccm，以及N2流速的 范圍為大約從100sccm至lj 250sccm;以及其中執(zhí)行所述過蝕刻處理的步驟包括采用下述蝕刻條件腔室壓力的范圍為大約100mT到130mT，源功率的范圍為大約300 W到700 W，偏置功 率的范圍為大約800 W到1500 W，氬氣流速的范圍為大約200sccm到300 sccm ， C4F6流速的范圍為大約1 sccm到5 sccm ，以及N2流速的范圍為大 約80 sccm至!j 150 sccm。
9. 如權(quán)利要求8所述的方法，其中，在執(zhí)行過蝕刻處理的過程中，C4F6 與N2的流速比為大約30:1。
10. 如權(quán)利要求8所述的方法，其中，在執(zhí)行過蝕刻處理的過程中，C4F6 與N2的流速比小于30:1。
11. 如權(quán)利要求7所述的方法，還包括如下步驟在所述電介質(zhì)上形成抗反射層，其中所述光致抗蝕劑圖案形成于所述抗 反射層上；以及采用所述光致抗蝕劑圖案作為蝕刻掩模來蝕刻所述抗反射層，以形成抗 反射層圖案，其中采用所述光致抗蝕劑和所述抗反射層圖案作為蝕刻掩模來 蝕刻所述電介質(zhì)。
12. 如權(quán)利要求11所述的方法，其中蝕刻所述抗反射層的步驟包括采 用下述蝕刻條件腔室壓力的范圍為大約70 mT到110 mT，源功率的范圍為大約100 W 到500 W，偏置功率的范圍為大約0 W到100 W，氬氣流速的范圍為大約200 sccm至U 400 sccm， CF4流速的范圍為大約10 sccm到50 sccm，以及02流 速的范圍為大約從2 sccm到10 sccm。
13. 如權(quán)利要求7所述的方法，其中所述虛設圖案包括多個虛設接觸孔， 每一個虛設接觸孔具有與所述接觸孔相同的尺寸。
14. 如權(quán)利要求7所述的方法，其中所述虛設圖案包括沿著所述接觸孔 的邊緣區(qū)域設置的虛設線。
15. 如權(quán)利要求7所述的方法，其中每一個所述虛設圖案和與其鄰近的 相應的一個或多個接觸孔之間的距離的范圍為大約100 nm到140 nm。
全文摘要
本發(fā)明提供一種半導體器件及其制造方法。在該方法中，可在襯底上形成金屬互連；在該金屬互連上形成電介質(zhì)；在該電介質(zhì)上形成光致抗蝕劑圖案；采用該光致抗蝕劑圖案作為蝕刻掩模來蝕刻所述電介質(zhì)，以形成接觸孔密集區(qū)域和虛設圖案，該接觸孔密集區(qū)域暴露金屬互連，該虛設圖案包圍接觸孔區(qū)域。在該半導體器件中，虛設圖案可圍繞密集接觸孔而設置，以最小化接觸孔的蝕刻速率之間的差別，從而抑制例如像欠蝕刻或過蝕刻這樣的蝕刻缺陷。
文檔編號H01L21/70GK101431063SQ20081017047
公開日2009年5月13日 申請日期2008年11月6日 優(yōu)先權(quán)日2007年11月6日
發(fā)明者張貞烈 申請人:東部高科股份有限公司