專利名稱：形成半導(dǎo)體結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，且特別涉及金屬氧化物半導(dǎo)體
(metal-oxide-semiconductor, MOS)元件的結(jié)構(gòu)與制造方法。
背景技術(shù)：
伴隨著集成電路的縮小化，金屬氧化物半導(dǎo)體元件變得越來越小。而金 屬氧化物半導(dǎo)體元件的接合深度也因此縮小。而縮小使形成工藝產(chǎn)生技術(shù)困 難。例如，為了減少在源極與漏極區(qū)的薄膜電阻(sheetresistance)，小的金屬 氧化物半導(dǎo)體元件在源極與漏極區(qū)中需要高摻雜濃度。此造成摻雜分布 (d叩ing profile)更為陡峭。
圖1顯示一 MOS元件形成的一中間工藝的剖面圖。于半導(dǎo)體基底2上 形成柵極介電層4與柵極電極6。借由垂直注入一摻雜物于，源極/漏極延伸 (source/drain extension, SDE)區(qū)8于基底2中形成。借由注入具有相對于源極 /漏極延伸區(qū)8的導(dǎo)電形式的一摻雜物，也在基底2中形成環(huán)形/口袋區(qū)10。 優(yōu)選為環(huán)形/口袋區(qū)(halo/pocket region)10為傾斜角度注入，以使其更延伸進(jìn) 入通道區(qū)。環(huán)形/口袋區(qū)10相較于源極/漏極延伸區(qū)8，更加延伸深入基底2 中。通常使用一相同的掩模來形成源極/漏極延伸區(qū)8與環(huán)形/口袋區(qū)10。
而顯示于圖1中的形成方法遭受到阻礙。隨著集成電路愈加縮小化，源 極/漏極延伸區(qū)8與環(huán)形/口袋區(qū)10變得越來越淺。因此源極/漏極延伸區(qū)8 與環(huán)形/口袋區(qū)10的摻雜濃度分布變得更陡峭。而此產(chǎn)生價(jià)電子帶到傳導(dǎo)帶 的穿隧泄漏(band to band tunneling leakage),而價(jià)電子帶到傳導(dǎo)帶的穿隧漏電 流為介于源極/漏極區(qū)(未顯示)與基底2之間的泄漏。進(jìn)一步而言，價(jià)電子 帶到傳導(dǎo)帶的穿隧泄漏可貫穿源極/漏極區(qū)而發(fā)生(從實(shí)質(zhì)上于柵極電極6下 方的區(qū)域至遠(yuǎn)離柵極電極6的區(qū)域)，且更進(jìn)一步增加價(jià)電子帶到傳導(dǎo)帶的 穿隧漏電流。
圖2顯示環(huán)形/口袋區(qū)10的分布，其中區(qū)域12顯示環(huán)形/口袋摻雜物的所在位置。需注意的是，最高摻雜物濃度是在區(qū)域121中，其在基底2表面
之下。摻雜物的濃度從區(qū)域121至區(qū)域122而至區(qū)域123漸漸下降。由于區(qū) 域12與源極/漏極區(qū)重疊，借由注入的環(huán)形/口袋摻雜物，會抵消源極/漏極區(qū) 的凈摻雜物濃度。
因此，在本技術(shù)領(lǐng)域中需要一新的MOS元件與其的制造方法，而此新 的MOS元件具有降低的漏電流與降低的源極/漏極電阻。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)缺陷，本發(fā)明提供一種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法
包括提供一半導(dǎo)體基底；形成一柵極介電層于該半導(dǎo)體基底上，其中該半 導(dǎo)體基底與該柵極介電層的一側(cè)壁具有一接合點(diǎn)；形成一柵極電極于該柵極 介電層上；形成一掩模層于該半導(dǎo)體基底與該柵極電極上，其中鄰接該接合 點(diǎn)的該掩模層的一第一部份至少薄于遠(yuǎn)離該接合點(diǎn)的該掩模層的一第二部 份；在形成該掩模層的步驟之后，執(zhí)行一環(huán)形/口袋注入以引進(jìn)一環(huán)形/口袋 摻雜物進(jìn)入該半導(dǎo)體基底；以及在該環(huán)形/口袋注入后，移除該掩模層。
本發(fā)明也提供一種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括提供一半導(dǎo)體 基底；形成一柵極介電層于該半導(dǎo)體基底上，其中該半導(dǎo)體基底與該柵極介 電層的一側(cè)壁具有一接合點(diǎn)；形成一柵極電極于該柵極介電層上；毯覆形成 一掩模層；蝕刻該掩模層以移除鄰接該接合點(diǎn)的該掩模層的一第一部份，其 中該接合點(diǎn)為露出，且其中留下遠(yuǎn)離該接合點(diǎn)的該掩模層的一第二部份；在 蝕刻該掩模層的步驟之后，執(zhí)行一環(huán)形/口袋注入；在該環(huán)形/口袋注入后， 移除該該掩模層；以及形成一源/漏極延伸區(qū)。
本發(fā)明還提供一種形成半導(dǎo)體結(jié)構(gòu)包括 一半導(dǎo)體基底； 一柵極介電層 于該半導(dǎo)體基底上； 一柵極電極于該柵極介電層上； 一源/漏極延伸區(qū)于該半 導(dǎo)體基底中且鄰接該柵極介電層，其中該源/漏極延伸區(qū)包括一第一導(dǎo)電型的 一第一摻雜物； 一環(huán)形/口袋區(qū)于該半導(dǎo)體基底中且鄰接該柵極介電層，其中 該環(huán)形/口袋區(qū)包括一第二導(dǎo)電型的一第二摻雜物，相對于該第一導(dǎo)電型；以 及一源/漏極區(qū)鄰接該柵極介電層。從該源/漏極區(qū)的一頂部表面進(jìn)入該源/漏 極區(qū)，該第二摻雜物的濃度實(shí)質(zhì)上漸漸減少。
本發(fā)明還提供一種形成半導(dǎo)體結(jié)構(gòu)包括 一半導(dǎo)體基底； 一柵極介電層于該半導(dǎo)體基底上； 一柵極電極于該柵極介電層上； 一源/漏極延伸區(qū)于該半
導(dǎo)體基底中且鄰接該柵極介電層，其中該源/漏極延伸區(qū)由一第一導(dǎo)電型的一
第一摻雜物所組成； 一環(huán)形/口袋區(qū)于該半導(dǎo)體基底中且鄰接該柵極介電層，
其中該環(huán)形/口袋區(qū)由一相對于該第一導(dǎo)電型的第二導(dǎo)電型的一第二摻雜物
所組成；以及一源/漏極區(qū)鄰接該柵極介電層。第二摻雜物的濃度于接近柵極
介電層的一邊緣的一區(qū)域中最高。從接近該柵極介電層的該邊緣的該源/漏極
區(qū)的部分至遠(yuǎn)離該柵極介電層的該邊緣的該源/漏極區(qū)的部分，該第二摻雜物
的濃度漸漸減少。
本發(fā)明的優(yōu)點(diǎn)包括降低的源極/漏極與源極/漏極延伸區(qū)電阻與降低的價(jià)電子帶到傳導(dǎo)帶的漏電流。
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合所附圖示，作詳細(xì)說明如下。


圖1顯示一般MOS元件的形成的中間工藝的剖面圖，其中使用一相同
光阻來形成源極/漏極延伸區(qū)與環(huán)形/口袋區(qū)。
圖2顯示一環(huán)形/口袋摻雜物的摻雜物分布圖。
圖3-8顯示本發(fā)明一實(shí)施例的制造的中間工藝剖面圖。
圖9與10顯示本發(fā)明一替代實(shí)施例的制造的中間工藝剖面圖，其中于
環(huán)形/ 口袋形成前形成源極/漏極延伸區(qū)。
圖11顯示本發(fā)明一替代實(shí)施例的制造的中間工藝剖面圖，其中形成應(yīng)
力源；
并且，上述附圖中的附圖標(biāo)記說明如下
2半導(dǎo)體基底
4柵極介電層
6柵極電極
8源極/漏極延伸區(qū)
10環(huán)形/口袋區(qū)
12、 121、 122、 123 區(qū)域
20 基底22柵極介電層
24柵極電極層
26柵極堆疊
28柵極介電層
30柵極電極
32硬掩模、掩模層
321、 322、 323 硬掩模的部分
34 開口
Tl 321的厚度
34 開口
Wl開口 34的寬度36接合點(diǎn)
40 環(huán)形/口袋區(qū)
a 傾斜角
46、 50箭頭
T2 323的厚度54源極/漏極延伸區(qū)56柵極間隙壁58源極/漏極區(qū)59源極/漏極硅化區(qū)
60 應(yīng)力源
具體實(shí)施例方式
提供本發(fā)明的制造實(shí)施例的中間工藝。遍及多個(gè)圖式與本發(fā)明圖式實(shí)施例，相同的標(biāo)號用來表示相同的元件。在以下的討論中，敘述一NMOS元件的形成以解釋本發(fā)明的內(nèi)容，然而本發(fā)明的啟示可立即適用于PMOS的形成。
圖3顯示基底20，其可由塊狀硅組成，或者可使用其他一般使用的結(jié)構(gòu)
與材料，例如絕緣層上硅與硅合金。也可使用包括其他第m族、第iv族與
第V族元素的半導(dǎo)體材料?；?0優(yōu)選以一p型摻雜物來輕摻雜?；蛘?，基底20可以一 n型摻雜物來摻雜。
參見圖3，于基底20上形成柵極介電層22。在優(yōu)選實(shí)施例中，柵極介電層22具有一高的介電常數(shù)(k值)，優(yōu)選為大于約3.9。于柵極介電層22中的優(yōu)選材料包括氧化硅、氮化硅、氮氧化硅與氧化金屬，例如Hf02、HfZrOx、 HfSiOx、 HfTiOx、 HfA10x、其組合物與其多層。
于柵極介電層22上形成柵極電極層24。在一實(shí)施例中，柵極電極層24包括多晶硅?；蛘?，柵極電極層24包括其他通常使用的導(dǎo)電材料，例如金屬、金屬氮化物、金屬硅化物與其組合物。形成柵極介電層22與柵極電極層24的方法包括化學(xué)氣相沉積，例如低溫化學(xué)氣相沉積(low temperatureCVD, LTCVD)、低壓化學(xué)氣相沉積(low pressure, LPCVD)、快速熱化學(xué)氣相沉積(rapid thermal CVD, RTCVD)、等離子體增強(qiáng)式化學(xué)氣相沉積(plasmaenhanced CVD,PECVD)與其他通常使用的方法，例如濺鍍、物理氣相沉積或其類似的方法。之后將柵極介電層22與柵極電極層24圖案化以形成柵極堆疊26，其包括柵極介電層28與柵極電極30，如圖4所示。
圖5顯示硬掩模32的形成。在優(yōu)選實(shí)施例中使用等離子體增強(qiáng)式化學(xué)氣相沉積來沉積硬掩模32。或者，也可使用其他沉積方法，例如原子層沉積(atomic layer deposition, ALD)、低壓化學(xué)氣相沉積與其類似的方法。硬掩模
32可由氮化硅、氧化硅、氮氧化硅及/或其他適合作為掩模的材料所形成，且可具有一組成材料其具有多余一層的上述材料。
參見圖6A，蝕刻硬掩模32以形成開口 34，其中硬掩模32鄰接于柵極堆疊26接合基底20的部分被移除。優(yōu)選為，接合點(diǎn)36經(jīng)由開口 34而露出。而優(yōu)選為留下遠(yuǎn)離接合點(diǎn)36的掩模層32的部分。例如在蝕刻的后留下水平部分321與位于柵極堆疊26的頂部與側(cè)壁上的部分322。優(yōu)選為部分321的厚度T1為足夠厚，以至少實(shí)質(zhì)上完全遮蔽接下來的環(huán)形/口袋注入。在一實(shí)施例中，厚度Tl大于約28nm。開口 34的寬度Wl小于鄰近的平行的多晶硅柵極條之間間隔約1/5。
在一實(shí)施例中，以等離子體增強(qiáng)式化學(xué)氣相沉積來形成掩模層32，與部分321與322相較，掩模層32相鄰于接合點(diǎn)36的部分為較少縮短。因此一等向蝕刻可以使掩模層32鄰接接合點(diǎn)36的部分移除，而留下部分321與322。然而罩的部分321與322也會變薄。或者，可使用其他適合的方法來形成開口34,例如借由一光阻來保護(hù)部分321與322，且通過在光阻中的開口蝕刻掩模層32。
再來，也如圖6A所示，執(zhí)行一注入以形成環(huán)形/口袋區(qū)40，其中引入一p型摻雜物(以下指環(huán)形/口袋摻雜物)，例如硼、銦與其組合物。在優(yōu)選實(shí)施例中，以一傾斜角a執(zhí)行環(huán)形/口袋注入。傾斜角a優(yōu)選為小于約50度，且更佳為介于約10度與40度的之間。
以于掩模層32中的開口 34，環(huán)形/口袋摻雜物滲入基底20接近接合點(diǎn)36的部分，形成環(huán)形/口袋區(qū)40。由于傾斜注入，環(huán)形/口袋區(qū)40延伸于柵極電極30的下方。在優(yōu)選實(shí)施例中，掩模層32夠厚以吸收至少環(huán)形/口袋摻雜物的有效的量。因此，在基底區(qū)中位于掩模部分321之下，環(huán)形/口袋摻雜物的最高濃度優(yōu)選為在掩模部分321 (與322)中。借由調(diào)整材料，及/或掩模部分321的厚度T1，且借由調(diào)整環(huán)形/口袋注入的能量與種類，可獲得此所需的結(jié)果。如此，從基底20的表面進(jìn)入基底20 (以箭頭46的方向)，環(huán)形/口袋摻雜物的濃度漸漸下降。若掩模部分321夠厚以吸收實(shí)質(zhì)上所有注入的環(huán)形/口袋摻雜物，之后在箭頭50的方向也可觀察到環(huán)形/口袋摻雜物的濃度實(shí)質(zhì)上漸漸下降。
圖6B顯示本發(fā)明的一替代實(shí)施例，于其中掩模層32鄰接的接合點(diǎn)36的部分未被完全移除。反而在蝕刻之后留下薄的部分323。優(yōu)選為掩模部分323的厚度T2小于掩模部分321的厚度Tl約30%，且更佳為小于厚度Tl約25%。剩下的厚度T2夠小以使注入的環(huán)形/口袋摻雜物可滲入掩模部分323以形成環(huán)形/口袋區(qū)40。
參見圖7，移除掩模層32，例如若掩模層32由氧化物形成，使用HF，或若掩模層32由氮化硅形成，使用H3P04。其也移除高濃度的環(huán)形/口袋摻雜物，其具有最高濃度在掩模層32中。此優(yōu)選地減少了殘留在接下來形成的漏極與源極區(qū)之中的環(huán)形/口袋摻雜物的量。圖7也顯示源極/漏極延伸區(qū)54的形成，源極/漏極延伸區(qū)54通常指輕摻雜源極/漏極(lightly dopedsource/dmin, LDD)區(qū)。執(zhí)行一注入以引入一 n型摻雜物進(jìn)入基底20中。優(yōu)選為，n型摻雜物包括砷、磷或其組合。柵極堆疊26做為一掩模以使源極/漏極延伸區(qū)54實(shí)質(zhì)上與柵極堆疊26的邊緣對齊。
之后形成柵極間隙壁56，如圖8所示。如本發(fā)明技術(shù)領(lǐng)域所知，借由毯覆沉積一或多個(gè)介電層且移除介電層的水平部分，可形成柵極間隙壁56。沉積介電層的優(yōu)選方法包括等離子體增強(qiáng)式化學(xué)氣相沉積、低壓化學(xué)氣相沉
禾只、次大氣壓化學(xué)氣相沉禾只(sub-atmospheric chemical vapor deposition,SACVD)與其類似的方法。在一實(shí)施例中，每個(gè)柵極間隙壁56包括一氮化硅層于一氧化襯墊上。
之后形成源極/漏極區(qū)58，優(yōu)選為借由注入一 n型摻雜物來形成。柵極電極30與柵極間隙壁56做為掩模以使源極/漏極區(qū)58實(shí)質(zhì)上與柵極間隙壁56的外側(cè)邊緣對齊。形成源極/漏極區(qū)58的詳細(xì)步驟為本技術(shù)領(lǐng)域所熟知，因此在此不重復(fù)敘述。相較于環(huán)形/口袋摻雜物，源極/漏極區(qū)58具有更高的n型摻雜物的濃度，且因此中和于源極/漏極區(qū)58中的p型摻雜物。
于源極/漏極區(qū)58上形成源極/漏極硅化區(qū)59。如本技術(shù)領(lǐng)域所知，源極/漏極硅化區(qū)59的形成可包括毯覆形成一金屬層(未顯示)、執(zhí)行一退火以使金屬層與硅反應(yīng)，以及移除金屬層未反應(yīng)的金屬部分。
在先前段落討論的實(shí)施例中，于形成源極/漏極延伸區(qū)54之前形成環(huán)形/口袋區(qū)40。圖9與IO顯示一替代實(shí)施例，其中，在形成源極/漏極延伸區(qū)54之后形成環(huán)形/口袋區(qū)40。此實(shí)施例的起始步驟實(shí)質(zhì)上與圖3與4所示相同。之后如圖9所示，使用實(shí)質(zhì)上與圖7所示的相同方法與材料來形成源極/漏極延伸區(qū)54。圖10顯示具有開口34形成于其中的掩模層32的形成，之后環(huán)形/口袋注入以形成環(huán)形/口袋區(qū)40。此材料與制造工藝步驟實(shí)質(zhì)上也與圖5、6A與6B所示相同。
圖11顯示本發(fā)明一替代實(shí)施例的形成的中間工藝，其包括應(yīng)力源60以引入所需的應(yīng)力至分別的MOS元件的通道區(qū)。若分別的MOS元件為NOMS元件，應(yīng)力源60可包括硅碳(SiC)，或者分別的MOS元件為POMS元件，應(yīng)力源60可包括硅鍺(SiGe)。應(yīng)力源60的形成為本技術(shù)領(lǐng)域所熟知，故不在此多加贅述。相似于上述討論的實(shí)施例，掩模層32形成于柵極堆疊26與應(yīng)力源60之上，且其具有與接合點(diǎn)36相鄰的開口 34。使用實(shí)質(zhì)上與上述段落相同的方法，穿過開口 34形成環(huán)形/口袋區(qū)40。
雖然NMOS的形成已在先前的段落中并進(jìn)行了討論，但以相反的分別的源極/漏極延伸區(qū)、環(huán)形/口袋區(qū)、源極/漏極區(qū)的形式，本發(fā)明的啟示可立即適合于形成PMOS元件。借由使用本發(fā)明的實(shí)施例，可減少源極/漏極區(qū)的薄膜電阻。而這有部分
是由于借由掩模層32來部分遮蔽環(huán)形/口袋摻雜物，且其隨著掩模32移除而
移除。借由環(huán)形/口袋摻雜物的源極/漏極摻雜物的反向中和因此減少。執(zhí)行
模擬用以比較本發(fā)明實(shí)施例與一般CMOS的薄膜電阻，其中以無掩模層32的遮蔽來形成一般CMOS的環(huán)形/口袋區(qū)。此模擬結(jié)果顯示一般PMOS與NMOS的薄膜電阻分別為約190ohm/sq與135 ohm/sq。相較下，本發(fā)明實(shí)施例的PMOS與NMOS的薄膜電阻分別降低至約159 ohm/sq與100 ohm/sq。
本發(fā)明一額外的優(yōu)點(diǎn)為源極/漏極區(qū)的大部分(掩模部分321下方的區(qū)域)沒有環(huán)形/口袋摻雜物，由于減少了泄漏區(qū)，因此減少價(jià)電子帶到傳導(dǎo)帶的穿隧漏電流。
雖然本發(fā)明已以優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1. 一種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括提供一半導(dǎo)體基底；形成一柵極介電層于該半導(dǎo)體基底上，其中該半導(dǎo)體基底與該柵極介電層的一側(cè)壁具有一接合點(diǎn)；形成一柵極電極于該柵極介電層上；形成一掩模層于該半導(dǎo)體基底與該柵極電極上，其中鄰接該接合點(diǎn)的該掩模層的一第一部份至少薄于遠(yuǎn)離該接合點(diǎn)的該掩模層的一第二部份；在形成該掩模層的步驟之后，執(zhí)行一環(huán)形/口袋注入以引進(jìn)一環(huán)形/口袋摻雜物進(jìn)入該半導(dǎo)體基底；以及在該環(huán)形/口袋注入后，移除該掩模層。
2. 如權(quán)利要求1所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中在該環(huán)形/口袋注 入后，在掩模層的該第二部分存在的區(qū)域中，該環(huán)形/口袋摻雜物具有一最高 濃度于該掩模層中，且進(jìn)入該半導(dǎo)體基底中時(shí)，該濃度漸漸下降。
3. 如權(quán)利要求1所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中在該環(huán)形/口袋注 入后，在該半導(dǎo)體基底中，該環(huán)形/口袋注入的一最高濃度是在接近該柵極介 電層的一邊緣的一區(qū)域中，且離開該柵極介電層的該邊緣而接近一源/汲區(qū) 時(shí)，該濃度漸漸下降。
4. 如權(quán)利要求1所述的形成半導(dǎo)體結(jié)構(gòu)的方法，還包括 形成一源/漏極延伸區(qū)鄰接該柵極介電層；以及 形成一源/漏極區(qū)鄰接該柵極介電層。
5. 如權(quán)利要求1所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中形成與縮減該掩模 層的步驟包括毯覆形成該掩模層；以及 蝕刻該掩模層。
6. 如權(quán)利要求5所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中毯覆形成該掩模層 的步驟包括等離子體增強(qiáng)式化學(xué)氣相沉積，且其中蝕刻該掩模層的該第一部 份的步驟包括等向蝕刻。
7. 如權(quán)利要求1所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中在縮減該掩模層的 該第一部分的步驟后，該掩模層的該第一部份的厚度小于該掩模層的該第二部份的厚度的約25%。
8. —種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括 提供一半導(dǎo)體基底；形成一柵極介電層于該半導(dǎo)體基底上，其中該半導(dǎo)體基底與該柵極介電層的一側(cè)壁具有一接合點(diǎn)；形成一柵極電極于該柵極介電層上； 毯覆形成一掩模層；蝕刻該掩模層以移除鄰接該接合點(diǎn)的該掩模層的一第一部份，其中該接 合點(diǎn)為露出，且其中留下遠(yuǎn)離該接合點(diǎn)的該掩模層的一第二部份； 在蝕刻該掩模層的步驟之后，執(zhí)行一環(huán)形/口袋注入； 在該環(huán)形/口袋注入后，移除該該掩模層；以及 形成一源/漏極延伸區(qū)。
9. 如權(quán)利要求8所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中在蝕刻該掩模層的 步驟之后，該掩模層的一部分留在該柵極電極的頂部與側(cè)壁上。
10. 如權(quán)利要求8所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中該掩模層的該第 一部份的寬度小于鄰近的平行的多晶硅柵極條之間的間隔的約1/5。
11. 如權(quán)利要求8所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中在該環(huán)形/口袋注 入后，在遠(yuǎn)離該接合點(diǎn)的區(qū)域中，該環(huán)形/口袋摻雜物具有一最高濃度于該掩 模層中，且進(jìn)入該半導(dǎo)體基底中時(shí)，該濃度漸漸下降。
12. —種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括 一半導(dǎo)體基底；一柵極介電層于該半導(dǎo)體基底上； 一柵極電極于該柵極介電層上；一源/漏極延伸區(qū)于該半導(dǎo)體基底中且鄰接該柵極介電層，其中該源 /漏極延伸區(qū)包括一第一導(dǎo)電型的一第一摻雜物；形成一環(huán)形/口袋區(qū)于該半導(dǎo)體基底中且鄰接該柵極介電層，其中該環(huán)形 /口袋區(qū)包括一第二導(dǎo)電型的一第二摻雜物，相對于該第一導(dǎo)電型；以及形成一源/漏極區(qū)鄰接該柵極介電層，其中從該源/漏極區(qū)的一頂部表面 進(jìn)入該源/漏極區(qū)，該第二摻雜物的濃度實(shí)質(zhì)上漸漸減少。
13. 如權(quán)利要求12所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中該環(huán)形/口袋區(qū)供成成成提形形形比該源/漏極延伸區(qū)進(jìn)一步延伸于該柵極電極之下。
14. 如權(quán)利要求12所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中在該半導(dǎo)體基底 中，在接近該柵極介電層一邊緣的一區(qū)域中，該第二摻雜物的濃度最高，且 離開該柵極介電層的該邊緣而接近一源/漏極區(qū)時(shí)，該第二摻雜物的濃度漸漸 下降。
15. 如權(quán)利要求12所述的形成半導(dǎo)體結(jié)構(gòu)的方法，其中該源/漏極區(qū)還 包括一應(yīng)力源。
全文摘要
本發(fā)明公開一種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括提供一半導(dǎo)體基底；形成一柵極介電層于該半導(dǎo)體基底上，其中該半導(dǎo)體基底與該柵極介電層的一側(cè)壁具有一接合點(diǎn)；形成一柵極電極于該柵極介電層上；形成一掩模層于該半導(dǎo)體基底與該柵極電極上，其中鄰接該接合點(diǎn)的該掩模層的一第一部份至少薄于遠(yuǎn)離該接合點(diǎn)的該掩模層的一第二部份；在形成該掩模層的步驟之后，執(zhí)行一環(huán)形/口袋注入以引進(jìn)一環(huán)形/口袋摻雜物進(jìn)入該半導(dǎo)體基底；以及在該環(huán)形/口袋注入后，移除該掩模層。其發(fā)明可以降低源極/漏極與源極/漏極延伸區(qū)電阻與降低價(jià)電子帶到傳導(dǎo)帶的漏電流。
文檔編號H01L21/336GK101533778SQ20081017139
公開日2009年9月16日 申請日期2008年10月23日 優(yōu)先權(quán)日2008年3月13日
發(fā)明者余振華, 傅竹韻, 楊淑婷, 林正堂, 許志成, 邱奕杭 申請人:臺灣積體電路制造股份有限公司