專利名稱：具靜電放電保護的水平擴散金屬氧化物半導體晶體管元件的制作方法
技術領域：
本發(fā)明有關于一種高壓半導體裝置，特別是有關于一種具靜電放電保護能力的水 平擴散金屬氧化物半導體晶體管(LDM0S)元件。
背景技術：
在傳統的集成電路中，L匿OS晶體管易于受到高壓靜電放電損傷，主要是因為 U)MOS晶體管的柵極氧化層結構較靠近漏極端，且離源極/體擴散區(qū)較遠，導致當ESD電流 自漏極端流入時，其能量傾向朝著柵極氧化層分布，而非流向源極/體擴散區(qū)，致使柵極氧 化層被永久性地擊穿(zapped)。 在傳統具有高壓元件(HV device)的集成電路中，往往利用其他額外的ESD保護 元件避免LDMOS晶體管元件被擊穿，然而，額外的ESD保護元件增加整體集成電路的占據空 間，且增加工藝的復雜度，導致高的制造成本。有鑒于此，業(yè)界極需一種改良式的水平擴散 金屬氧化物半導體晶體管(L匿OS)元件結構，使其具良好的靜電放電保護能力。
發(fā)明內容
有鑒于此，為了克服上述已知技術的缺點，因而改良L匿OS晶體管的結構，以分別 降低LDNMOS或LDPMOS元件的漏極和襯底之間的擊穿電壓(breakdown voltage)或貫穿電 壓(punch-through voltage)，使得ESD能量朝向襯底分布，而非流向柵極氧化層區(qū)域。
本發(fā)明的一實施例提供一種具靜電放電保護能力的水平擴散金屬氧化物半導體 晶體管(LDNMOS)元件，包括一半導體襯底，其上有一外延層(印i-layer); —圖案化的隔 離區(qū)設置于所述外延層上，定義一第一主動區(qū)及一第二主動區(qū)；一 N-型雙擴散區(qū)設置于所 述第一主動區(qū)中；一 N-型濃摻雜漏極區(qū)設置于所述N-型雙擴散區(qū)中；一 P-型體摻雜區(qū)于 所述第二主動區(qū)中，其中所述N-型雙擴散區(qū)和所述P-型體摻雜區(qū)相隔一特定距離，露出所 述半導體襯底；一對相鄰的一 N-型和一 P-型濃摻雜源極區(qū)設置于所述P-型體摻雜區(qū)中； 以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極區(qū)之間；其中一額外的 濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。 本發(fā)明另一實施例提供一種具靜電放電保護能力的水平擴散金屬氧化物半導體 晶體管(LDPMOS)元件，包括一半導體襯底，其上有一外延層；一圖案化的隔離區(qū)設置于所 述外延層上，定義一主動區(qū)；一P-型雙擴散區(qū)設置于所述主動區(qū)中；一P-型濃摻雜漏極區(qū) 設置于所述P-型雙擴散區(qū)中；一對相鄰的一 N-型和一 P-型濃摻雜源極區(qū)設置于所述外延 層中；以及一柵極結構于所述P-型濃摻雜源極區(qū)和所述P-型濃摻雜漏極區(qū)之間；其中一 額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。 本發(fā)明另一實施例提供一種具靜電放電保護能力的水平擴散金屬氧化物半導體 晶體管(LDNMOS)元件，包括一半導體襯底，其上有一外延層；一圖案化的隔離區(qū)設置于所 述外延層上，定義一主動區(qū)；一N-型雙擴散區(qū)設置于所述主動區(qū)中；一N-型濃摻雜漏極區(qū) 設置于所述N-型雙擴散區(qū)中；一對相鄰的一N-型和一 P-型濃摻雜源極區(qū)設置于所述外延層中；以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極區(qū)之間；其中一 額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。 本發(fā)明又一實施例提供一種具靜電放電保護能力的水平擴散金屬氧化物半導體 晶體管(LDPMOS)元件，包括一半導體襯底，其上有一外延層；一埋藏層設置于所述半導體 襯底與所述外延層之間；一圖案化的隔離區(qū)設置于所述外延層上，定義一第一主動區(qū)和一 第二主動區(qū)；一P-型雙擴散區(qū)設置于所述第一主動區(qū)中；一P-型濃摻雜漏極區(qū)設置于所 述P-型雙擴散區(qū)中；一 N-型體摻雜區(qū)于所述第二主動區(qū)中，其中所述P-型雙擴散區(qū)和所 述N-型體摻雜區(qū)相隔一特定距離，露出所述半導體襯底；一對相鄰的一 P-型和一 N-型濃 摻雜源極區(qū)設置于所述N-型體摻雜區(qū)中；以及一柵極結構于所述P-型濃摻雜源極區(qū)和所 述P-型濃摻雜漏極區(qū)之間；其中一額外的濃摻雜區(qū)設置于所述埋藏層與所述P-型井區(qū)的 接口之間。 本發(fā)明的實施例提供的技術方案是一種改良式的水平擴散金屬氧化物半導體晶 體管元件結構，其具良好的靜電放電保護能力。以分別降低LDNMOS或LDPMOS元件的漏極和 襯底之間的擊穿電壓或貫穿電壓，使得ESD能量朝向襯底分布，而非流向柵極氧化層區(qū)域。
230a、230b 圖案化的隔離區(qū)
240 - P-型濃擴散區(qū)；250 - P-型雙擴散區(qū)(PDDD)255 - P-型濃摻雜漏極區(qū)；265 - P-型濃摻雜源極區(qū)；270 - N-型濃擴散區(qū)；300 - LDNMOS晶體管元件；310 -半導體襯底；315 -額外的濃摻雜區(qū)；320 -外延層；320A 高壓P-型井區(qū)(HVPW)320B 高壓N-型井區(qū)(HVNW)330a、330b 圖案化的隔離區(qū)
340 - N-型濃擴散區(qū)；350 - N-型雙擴散區(qū)(NDDD)355 - N-型濃摻雜漏極區(qū)；365 - N-型濃摻雜源極區(qū)；370 - P-型濃擴散區(qū)；400 - LDPM0S晶體管元件；405 - N-型埋藏層(NBL);410 -半導體襯底；415 -額外的濃摻雜區(qū)；420 -外延層；420A 高壓P-型井區(qū)(HVPW)420B 高壓N-型井區(qū)(HVNW)430a--4306 圖案化的隔離區(qū)440 - N-型濃擴散區(qū)；450 - P-型雙擴散區(qū)(PDDD)455 - P-型濃摻雜漏極區(qū)；460 - N-型體摻雜區(qū)；465 - P-型濃摻雜源極區(qū)；470 - N-型濃擴散區(qū)；0D、0D1、0D2 主動區(qū)。
具體實施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合 所附附圖，作詳細說明如下 以下以各實施例詳細說明并伴隨著
的范例，作為本發(fā)明的參考依據。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號。且在附圖中，實施例的形狀或 是厚度可擴大，并以簡化或是方便標示。再者，附圖中各元件的部分將以分別描述說明，另 外，特定的實施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。
圖1是顯示根據本發(fā)明的一實施例的LDNM0S晶體管元件的剖面示意圖。于圖1 中，一種具靜電放電保護能力的LDNMOS晶體管元件100包括一半導體襯底IIO，例如P-型 硅襯底，其上有一外延層120。所述外延層120包括一高壓N-型井區(qū)(HV麗)120A，被一高 壓P-型井區(qū)(HVPW) 120B環(huán)繞。所述高壓P-型井區(qū)120B的表面包括一 P_型濃擴散區(qū) 140。 一額外的濃摻雜區(qū)115設置于所述半導體襯底110與所述外延層120 (高壓N-型井 區(qū)(HV麗)120A)的接口之間。根據本發(fā)明的一實施例，所述額外的濃摻雜區(qū)115為一N-型 濃摻雜區(qū)或一P-型濃摻雜區(qū)，其中所述額外的濃摻雜區(qū)115的位置對應N-型雙擴散區(qū) (NDDD)150。 —圖案化的隔離區(qū)130a-130c設置于所述外延層120上，定義一第一主動區(qū)0D1 及一第二主動區(qū)0D2。 一N-型雙擴散區(qū)(NDDD) 150設置于所述第一主動區(qū)0D1中。一N-型 濃摻雜漏極區(qū)155設置于所述N-型雙擴散區(qū)150中。一 P-型體摻雜區(qū)160于所述第二主 動區(qū)0D2中，其中所述N-型雙擴散區(qū)150和所述P-型體摻雜區(qū)160相隔一特定距離，露出 所述半導體襯底。 一對相鄰的一N-型和一P-型濃摻雜源極區(qū)165和170設置于所述P-型 體摻雜區(qū)160中，以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極區(qū)之 間。 當ESD測試時或當實際ESD電涌擊穿于漏極端時，濃摻雜區(qū)115能有效地降低N7 NDD/HV麗相對P-型襯底于漏極區(qū)域下方的擊穿電壓(breakdown voltage)，而使得ESD能 量朝向襯底分布以增加對ESD的保護能力。 圖2是顯示根據本發(fā)明另一實施例的LDPM0S晶體管元件的剖面示意圖。請參閱 圖2，一種具靜電放電保護能力的LDPM0S元件200，包括一半導體襯底210，例如P-型硅襯 底，其上有一外延層220。所述外延層220包括一高壓N-型井區(qū)220A，被一高壓P-型井區(qū) 220B環(huán)繞。所述高壓P-型井區(qū)220B的表面包括一 P_型濃擴散區(qū)240。根據本發(fā)明的一 實施例，一額外的濃摻雜區(qū)215設置于所述半導體襯底210與所述外延層220 (高壓N-型 井區(qū)(HV麗)220A)的接口之間。所述額外的濃摻雜區(qū)215可為一N-型濃摻雜區(qū)或一P-型 濃摻雜區(qū)，其中所述額外的濃摻雜區(qū)215的位置對應P-型雙擴散區(qū)250。
—圖案化的隔離區(qū)230a、230b設置于所述外延層220上，定義一主動區(qū)0D。 一 P-型雙擴散區(qū)250設置于所述主動區(qū)0D中，一 P-型濃摻雜漏極區(qū)255設置于所述P-型雙 擴散區(qū)250中。 一對相鄰的一 P-型和一 N-型濃摻雜源極區(qū)265、270設置于所述高壓N-型 井區(qū)(HV麗)220A中，以及一柵極結構于所述P-型濃摻雜源極區(qū)和所述P-型濃摻雜漏極區(qū) 之間。 如同已知LDNM0S結構的實施例所述，對于水平式LDPMOS結構200而言，位于半導 體襯底210與高壓N-型井區(qū)(HV麗)220A的接口處的額外的濃摻雜區(qū)215 (包括N-型濃摻 雜區(qū)或P-型濃摻雜區(qū))，能有效地降低P+/PDDD/HVNW相對P-型襯底于漏極區(qū)域下方的貫 穿電壓(punch-throughvoltage)或擊穿電壓(breakdown voltage)。由漏極端貢獻的ESD 能量也因而朝向P-型硅襯底210區(qū)域分布，而非朝向源極/體擴散區(qū)，因此能有效地避免 柵極氧化層受到損傷。
圖3是顯示根據本發(fā)明另一實施例的LDNM0S晶體管元件的剖面示意圖。于圖3， 一種具靜電放電保護能力的LDNMOS元件300，包括一半導體襯底310，例如N_型硅襯底，其 上有一外延層320。所述外延層320包括一高壓P-型井區(qū)320A，被一高壓N_型井區(qū)320B 環(huán)繞。所述高壓N-型井區(qū)320B的表面包括一 N-型濃擴散區(qū)340。根據本發(fā)明的一實施 例，一額外的濃摻雜區(qū)315設置于所述半導體襯底310與所述外延層320 (高壓P-型井區(qū) (HVPW) 320A)的接口之間。所述額外的濃摻雜區(qū)315可為一 N_型濃摻雜區(qū)或一 P_型濃摻 雜區(qū)，其中所述額外的濃摻雜區(qū)315的位置對應N-型雙擴散區(qū)350。 —圖案化的隔離區(qū)330a、330b設置于所述外延層320上，定義一主動區(qū)0D。 一 N-型雙擴散區(qū)350設置于所述主動區(qū)OD中，一 N-型濃摻雜漏極區(qū)355設置于所述N_型雙 擴散區(qū)350中。 一對相鄰的一 N-型和一 P-型濃摻雜源極區(qū)365、370設置于所述高壓P_型 井區(qū)(HVPW) 320A中，以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極 區(qū)之間。對于水平式LDNMOS結構300而言，位于半導體襯底310與高壓P_型井區(qū)(HVPW) 320A的接口處的額外的濃摻雜區(qū)315 (包括N-型濃摻雜區(qū)或P-型濃摻雜區(qū))，能有效地降 低N7NDDD/HVPW相對N-型襯底于漏極區(qū)域下方的貫穿電壓(punch-through voltage)或 擊穿電壓(breakdown voltage)。由漏極端貢獻的ESD能量也因而朝向N_型襯底分布，而 非朝向源極/體擴散區(qū)，因此能有效地避免柵極氧化層受到損傷。 圖4是顯示根據本發(fā)明另一實施例的LDPMOS晶體管元件的剖面示意圖。請參閱 圖4，一種具靜電放電保護能力的LDPMOS元件400，包括一半導體襯底410，例如P_型硅襯 底，其上有一外延層420。所述外延層420包括一高壓P-型井區(qū)420A，被一高壓N_型井區(qū) 420B環(huán)繞。所述高壓N-型井區(qū)420B的表面包括一 N_型濃擴散區(qū)440。 一埋N_型埋藏層 (NBL)405設置于所述半導體襯底410與所述高壓P-型井區(qū)420A之間。 一額外的濃摻雜 區(qū)415設置于所述N-型埋藏區(qū)405與所述高壓P-型井區(qū)(HVPW)420A的接口之間。根據 本發(fā)明的一實施例，所述額外的濃摻雜區(qū)415為一N-型濃摻雜區(qū)或一P-型濃摻雜區(qū)，其中 所述額外的濃摻雜區(qū)415的位置對應P-型雙擴散區(qū)450。 —圖案化的隔離區(qū)430a-430e設置于所述外延層420上，定義一第一主動區(qū)0D1 和一第二主動區(qū)0D2。 一P-型雙擴散區(qū)(PDDD)450設置于所述第一主動區(qū)0D1中。一P-型 濃摻雜漏極區(qū)455設置于所述P-型雙擴散區(qū)450中。一 N-型體摻雜區(qū)460于所述第二主 動區(qū)0D2中，其中所述P-型雙擴散區(qū)450和所述N-型體摻雜區(qū)460相隔一特定距離，露出 所述半導體襯底。 一對相鄰的一 P-型和一 N-型濃摻雜源極區(qū)465和470設置于所述N-型 體摻雜區(qū)460中，以及一柵極結構于所述P-型濃摻雜源極區(qū)和所述P-型濃摻雜漏極區(qū)之 間。 于圖4中，水平式LDPMOS結構400利用相同的方法，位于N_型埋藏區(qū)(NBL)405 與高壓P-型井區(qū)(HVPW)420A的接口處的額外的濃摻雜區(qū)415(包括N-型濃摻雜區(qū)或 P-型濃摻雜區(qū))，能有效地降低P+/PDDD/HVPW相對P-型襯底于漏極區(qū)域下方的擊穿電壓 (breakdown voltage)。更有甚者，其亦具有相同增加抗靜電放電保護能力的效果。
在一集成電路中，無論使用上述何種L匿OS結構，通過在半導體襯底和外延層間 的接口處，然非限定于此，增加額外的濃摻雜區(qū)(包括N-型濃摻雜區(qū)或P-型濃摻雜區(qū))，皆 能有效地降低位于漏極區(qū)域下方的擊穿電壓或貫穿電壓，進而增加抗靜電放電保護能力的 效果。
應注意的是，上述各實施例中LDNM0S晶體管結構及LDPM0S晶體管結構，僅為舉例 說明本發(fā)明的增加靜電放電保護能力的效果，然非用以限定本發(fā)明。其他變化例，例如就圖 2的LDPM0S晶體管而言，所述源極端用于集成電路的輸出部分。因此，通過形成既有的或 施以額外的離子植入步驟，例如在相對漏極區(qū)域的下方處，植入P+或N+于P-型半導體襯底 和HV麗之間的接口 ，以降低擊穿電壓或貫穿電壓。再者，擊穿電壓可通過改變植入P+或N+ 的摻雜劑量而調整改變，使其大于等于所述LDNMOS晶體管或LDPMOS晶體管本身的擊穿電 壓。本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何所屬技術領域 的技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許的更動與潤飾，因此本發(fā)明的保 護范圍當以權利要求所界定范圍為準。
權利要求
一種具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于，所述水平擴散金屬氧化物半導體晶體管包括一半導體襯底，其上有一外延層；一圖案化的隔離區(qū)設置于所述外延層上，定義一第一主動區(qū)及一第二主動區(qū)；一N-型雙擴散區(qū)設置于所述第一主動區(qū)中；一N-型濃摻雜漏極區(qū)設置于所述N-型雙擴散區(qū)中；一P-型體摻雜區(qū)于所述第二主動區(qū)中，其中所述N-型雙擴散區(qū)和所述P-型體摻雜區(qū)相隔一特定距離，露出所述半導體襯底；一對相鄰的一N-型和一P-型濃摻雜源極區(qū)設置于所述P-型體摻雜區(qū)中；以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極區(qū)之間；其中一額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。
2. 如權利要求1所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元 件，其特征在于，所述半導體襯底為一 P-型半導體襯底，且所述外延層包括一高壓N-型井 區(qū)，被一高壓P-型井區(qū)環(huán)繞。
3. 如權利要求1所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元 件，其特征在于，所述額外的濃摻雜區(qū)的位置對應所述N-型雙擴散區(qū)。
4. 如權利要求1所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于，所述額外的濃摻雜區(qū)與半導體襯底或外延層接口的擊穿電壓大于等于所 述晶體管本身的擊穿電壓。
5. —種具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于， 所述水平擴散金屬氧化物半導體晶體管元件包括一半導體襯底，其上有一外延層；一圖案化的隔離區(qū)設置于所述外延層上，定義一主動區(qū)；一P-型雙擴散區(qū)設置于所述主動區(qū)中；一 P-型濃摻雜漏極區(qū)設置于所述P-型雙擴散區(qū)中；一對相鄰的一 N-型和一 P-型濃摻雜源極區(qū)設置于所述外延層中；以及一柵極結構于所述P-型濃摻雜源極區(qū)和所述P-型濃摻雜漏極區(qū)之間；其中一額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。
6. 如權利要求5所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元 件，其特征在于，所述半導體襯底為一 P-型半導體襯底，且所述外延層包括一高壓N-型井 區(qū)，被一高壓P-型井區(qū)環(huán)繞。
7. 如權利要求5所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于，所述額外的濃摻雜區(qū)與半導體襯底或外延層接口的擊穿電壓大于等于所 述晶體管本身的擊穿電壓。
8. —種具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于， 所述水平擴散金屬氧化物半導體晶體管元件包括一半導體襯底，其上有一外延層；一圖案化的隔離區(qū)設置于所述外延層上，定義一主動區(qū)； 一N-型雙擴散區(qū)設置于所述主動區(qū)中；一 N-型濃摻雜漏極區(qū)設置于所述N-型雙擴散區(qū)中；一對相鄰的一 N-型和一 P-型濃摻雜源極區(qū)設置于所述外延層中；以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極區(qū)之間；其中一額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。
9. 如權利要求8所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元 件，其特征在于，所述半導體襯底為一 N-型半導體襯底，且所述外延層包括一高壓P-型井 區(qū)，被一高壓N-型井區(qū)環(huán)繞。
10. 如權利要求8所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于，所述額外的濃摻雜區(qū)與半導體襯底或外延層接口的擊穿電壓大于等于所 述晶體管本身的擊穿電壓。
11. 一種具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管元件，其特征在于， 所述水平擴散金屬氧化物半導體晶體管元件包括一半導體襯底，其上有一外延層； 一埋藏層設置于所述半導體襯底與所述外延層之間；一圖案化的隔離區(qū)設置于所述外延層上，定義一第一主動區(qū)和一第二主動區(qū)；一P-型雙擴散區(qū)設置于所述第一主動區(qū)中；一 P-型濃摻雜漏極區(qū)設置于所述P-型雙擴散區(qū)中；一 N-型體摻雜區(qū)于所述第二主動區(qū)中，其中所述P-型雙擴散區(qū)和所述N-型體摻雜區(qū) 相隔一特定距離，露出所述半導體襯底；一對相鄰的一 P-型和一 N-型濃摻雜源極區(qū)設置于所述N-型體摻雜區(qū)中；以及 一柵極結構于所述P-型濃摻雜源極區(qū)和所述P-型濃摻雜漏極區(qū)之間； 其中一額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。
12. 如權利要求11所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管 元件，其特征在于，所述半導體襯底為一 P-型半導體襯底，且所述外延層包括一高壓P-型 井區(qū)，被一高壓N-型井區(qū)環(huán)繞。
13. 如權利要求11所述的具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管 元件，其特征在于，所述額外的濃摻雜區(qū)與埋藏層或外延層接口的擊穿電壓大于等于所述 晶體管本身的擊穿電壓。
全文摘要
本發(fā)明提供一種具靜電放電保護能力的水平擴散金屬氧化物半導體晶體管(LDMOS)元件，包括一半導體襯底，其上有一外延層。一圖案化的隔離區(qū)設置于所述外延層上，定義一第一主動區(qū)及一第二主動區(qū)。一N-型雙擴散區(qū)設置于所述第一主動區(qū)中，一N-型濃摻雜漏極區(qū)設置于所述N-型雙擴散區(qū)中。一P-型體摻雜區(qū)于所述第二主動區(qū)中，其中所述N-型雙擴散區(qū)和所述P-型體摻雜區(qū)相隔一特定距離，露出所述半導體襯底，一對相鄰的一N-型和一P-型濃摻雜源極區(qū)設置于所述P-型體摻雜區(qū)中，以及一柵極結構于所述N-型濃摻雜源極區(qū)和所述N-型濃摻雜漏極區(qū)之間。一額外的濃摻雜區(qū)設置于所述半導體襯底與所述外延層的接口之間。
文檔編號H01L29/78GK101771077SQ200810190539
公開日2010年7月7日 申請日期2008年12月30日 優(yōu)先權日2008年12月30日
發(fā)明者張義昭 申請人:世界先進積體電路股份有限公司