專利名稱：多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有鰭狀結(jié)構(gòu)的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)及其制造方 法，該鰭狀結(jié)構(gòu)用于在其中形成該多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的晶體管溝
道，該鰭狀結(jié)構(gòu)在SOI (Silicon-On-Insulator)(絕緣體上硅)型結(jié)構(gòu)的埋 入絕緣體上從所述SOI型結(jié)構(gòu)的至少一個(gè)有源半導(dǎo)體層起形成，所述方 法包括以下步驟提供SOI型基板，該SOI型基板包括至少一個(gè)有源半 導(dǎo)體層、 一埋入絕緣體和一載體基板；以及在所述絕緣體上從所述半導(dǎo) 體層起形成鰭狀結(jié)構(gòu)，所述鰭狀結(jié)構(gòu)形成了用于多柵極場(chǎng)效應(yīng)晶體管結(jié) 構(gòu)的晶體管溝道的區(qū)域。
背景技術(shù)：
器件尺寸的調(diào)整(scaling)是推動(dòng)集成電路制造的改進(jìn)的主要因素。 由于調(diào)整柵極氧化物厚度和源極/漏極結(jié)深度的限制，即使有可能，將常 規(guī)平面MOSFET器件調(diào)整到32nm工藝以上也很難。因此，已經(jīng)開發(fā)出 了像多個(gè)柵極或多柵極場(chǎng)效應(yīng)晶體管(MiiGFET)這樣的新器件結(jié)構(gòu)來 解決這種技術(shù)挑戰(zhàn)。多柵極場(chǎng)效應(yīng)晶體管是一種將一個(gè)以上柵極并入到 單個(gè)器件中的MOSFET。這意味著，溝道在多個(gè)表面上被幾個(gè)柵極包圍， 從而能夠更多地抑制"截止"狀態(tài)漏電流。多個(gè)柵極還能增強(qiáng)"導(dǎo)通" 狀態(tài)下的驅(qū)動(dòng)電流。這樣就獲得了較低的功耗和增強(qiáng)的器件性能。
所謂的雙柵極MOSFET使用兩個(gè)柵極來控制溝道，結(jié)果獲得了可以 極大地抑制短溝道效應(yīng)的效果。非平面雙柵極MOSFET的一個(gè)具體變型 例是FinFET，這種FinFET由形成在垂直Si鰭部中的受該鰭部的兩個(gè)縱 側(cè)上的雙柵極控制的溝道構(gòu)成。該鰭部從上方觀看時(shí)足夠薄，從而兩個(gè) 柵極能夠控制整個(gè)全耗盡溝道膜。因而，該鰭部的尺度決定了晶體管器 件的有效溝道長(zhǎng)度。作為非平面器件，F(xiàn)inFET與常規(guī)平面MOS晶體管
相比更緊湊，能夠?qū)崿F(xiàn)更高的晶體管密度和更小的整體微電子技術(shù)。在
符合本發(fā)明原理的另一實(shí)現(xiàn)中，提供三柵極MOSFET作為另一變型例。 三柵極MOSFET類似于前述FinFET結(jié)構(gòu)，在三柵極MOSFET上，在鰭 部的頂部添加了第三柵極，來補(bǔ)充形成在該鰭部的兩個(gè)縱側(cè)上的兩個(gè)柵 極。
FinFET通常構(gòu)建在SOI (絕緣體上硅)基板上，其中，鰭部是從SOI 基板的頂部上的有源半導(dǎo)體層起形成的。由載體基板、埋入二氧化硅層 以及頂部有硅制成的有源半導(dǎo)體層構(gòu)成的SOI晶片近來已經(jīng)非常成功地 被用于平面和非平面CMOS器件。SOI技術(shù)的實(shí)現(xiàn)使得COMS器件能夠 不斷小型化。利用SOI基板，可以實(shí)現(xiàn)因與按匹配性能改進(jìn)功耗的載體 基板隔離而造成的低寄生電容。
在從SOI基板起制備FinFET期間，利用諸如電子束微影法的光刻法 對(duì)鰭部進(jìn)行構(gòu)圖，并且進(jìn)行刻蝕。該鰭部通過橫向修整和清潔步驟而大 體完成，這些步驟旨在適當(dāng)?shù)卣{(diào)整鰭部的寬度，并且保持鰭部表面光滑 和無污染。然而，這導(dǎo)致鰭部凹迸或底切(undercut)。如果使用具有二 氧化硅制成的常規(guī)埋入絕緣體的SOI基板，則在鰭部的每一側(cè)上，該凹 進(jìn)或底切在垂直方向上大約為15 nm到20 nm之間而在水平方向上大約 為6nm到8nm之間。作個(gè)比較，對(duì)于32nm工藝節(jié)點(diǎn)，必須實(shí)現(xiàn)大約 15 nm到20 nm的鰭部寬度，并且針對(duì)三柵極MuGFET結(jié)構(gòu)的大約50 nm 到60 nm的鰭部高度或針對(duì)雙柵極muGFET結(jié)構(gòu)的更高的鰭部高度被認(rèn) 為是必須的。
鰭部尺寸的兩個(gè)尺度，垂直方向(鰭部高度)和橫向或水平方向(鰭 部寬度)在驅(qū)動(dòng)電流性能、短溝道效應(yīng)以及柵極感應(yīng)的漏極泄漏(GIDL) 方面都有巨大影響。例如，更高的鰭部提供了更高的驅(qū)動(dòng)電流，而減小 的鰭部寬度改進(jìn)了 GIDL。而且，作為第二特征，鰭部外形必須盡可能筆 直且垂直，并且所有的角都被抹圓，以局部地避免高電場(chǎng)并且保持GIDL 較低。這意味著，相對(duì)于鰭部高度和鰭部寬度，上述底切值在增大鰭部 由于嚴(yán)重底切和削弱而脫落(fall off)的風(fēng)險(xiǎn)方面占了很高的比例。

發(fā)明內(nèi)容
總之，按照半導(dǎo)體工業(yè)的需求來成功地控制小鰭部尺度并且能夠不 斷縮小這些尺度的挑戰(zhàn)性非常高。因此，本發(fā)明的目的是提供一種多柵 極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)及其制造方法，其中，可以近乎理想地制備該多柵 極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，從而解決幾個(gè)相關(guān)問題。
該目的通過一種多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)和制造上述類型的多柵極 場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的方法來解決，其中，所述絕緣體包括由介電常數(shù)比 二氧化硅更高的材料制成的至少一個(gè)高k層。此處的優(yōu)點(diǎn)在于，在形成
和清潔鰭部期間，SOI型基板的半導(dǎo)體層下面的高k層充當(dāng)比二氧化硅更 好的止刻蝕層，從而獲得鰭部的承座(socket)上的較低凹進(jìn)和底切效果。 這樣就獲得了所形成的鰭部的更高穩(wěn)定性，并且能夠通過刻蝕和清潔步 驟順利地完成鰭部。結(jié)合二氧化硅的介電常數(shù)清楚地限定了高k材料。
在本發(fā)明的優(yōu)選實(shí)施方式中，所述絕緣體包括至少一個(gè)氮化硅層。 氮化硅的介電常數(shù)比二氧化硅更高，因此，尤其適于在刻蝕和清潔半導(dǎo) 體鰭部期間充當(dāng)止刻蝕層。從其形成鰭部的半導(dǎo)體層下方緊挨的氮化硅 層獲得了最小的垂直凹進(jìn)和鰭部底切。然而，如果氮化硅被用作SOI型 基板的半導(dǎo)體層下方緊挨的絕緣體材料，則鰭部的底角外形不是圓的， 而是呈錐形，這可能導(dǎo)致對(duì)所得FET結(jié)構(gòu)有不利影響。
因此，如果所述絕緣體在SOI型基板的半導(dǎo)體層與高k層之間包括 薄二氧化硅層，將會(huì)特別有利。利用本發(fā)明的這種變型例，可以在形成 并清潔鰭部期間對(duì)位于高k層上方的該二氧化硅層進(jìn)行刻蝕和修整，其 中，下面的高k層充當(dāng)止刻蝕層，從而可以防止該鰭部進(jìn)一步底切。這 樣，可以保留鰭部的底部的圓角的優(yōu)點(diǎn)，其中，可以使制造工藝期間鰭 部的凹進(jìn)和底切最小化。因而，上部氧化物層和高k層的組合使得能夠 在刻蝕期間在場(chǎng)效應(yīng)晶體管(FET)下面自動(dòng)獲取最優(yōu)化的底切。
根據(jù)本發(fā)明的另一有利實(shí)施例，所述絕緣體在SOI型基板的載體基 板與高k層之間包括二氧化硅層。高k層下面的下二氧化硅層解決了 SOI 型基板的載體基板與高k層之間的良好焊接，這在通過8!11^0^@工藝?yán)?用用于形成SOI型基板的焊接、植入和裂開步驟來制造SOI型結(jié)構(gòu)的情
況下尤其必要。
這在所述絕緣體包括由下二氧化硅層、氮化硅層和上二氧化硅層構(gòu)
成的層堆(layer stack)的情況下尤其有益。這種思想包括用作為SOI型 基板的絕緣體的復(fù)合氧化物-氮化物-氧化物(ONO)堆來替代常規(guī)使用的 SOI結(jié)構(gòu)的埋入氧化物(BOx)。這不僅改進(jìn)了鰭部的尺寸和外形的精確 度，而且由于SOI型基板的載體基板與下氧化物層之間的良好焊接強(qiáng)度 而增強(qiáng)了結(jié)構(gòu)的穩(wěn)定性。具體來說，通過上氧化物層，可以實(shí)現(xiàn)鰭部的 底部處的圓角，并且通過將下面的氮化硅層用作硬止刻蝕層，在環(huán)繞鰭 部整體地去除用作緩沖部的上氧化物層時(shí)可以完美地控制鰭部垂直凹 進(jìn)，由此，按照提出的來調(diào)節(jié)上氧化物層厚度是對(duì)鰭部下的外形和 MuGFET器件的電特性進(jìn)行最優(yōu)化的最佳方式。
在本發(fā)明的有利構(gòu)造中，所述氮化硅層被形成為10 nm到200 nm的 厚度。利用這種厚度，可以將鰭部的底部的垂直凹進(jìn)縮減為大約2nm到 4nm，并且可以完整地消除水平凹進(jìn)。
已經(jīng)被證明有利的是，將上述上二氧化硅層形成為2 nm到20 nm的 厚度，優(yōu)選地為5nm到15nm的厚度，更優(yōu)選地為3 nm到12 nm的厚 度。因?yàn)轹挷康目偢叨仁峭ㄟ^將用于制成該鰭部的半導(dǎo)體層的厚度加上 該鰭部下面底切的二氧化硅層的厚度而給出的，所以上氧化物層越小， 總鰭部高度差異就越小。另一方面，上氧化物層必須有一定厚度，以允 許在鰭部制造工藝的刻蝕和清潔步驟期間在鰭部的底部處形成圓角。上 述2nm到20nm的厚度值是上述需求之間的一個(gè)折衷，其中，厚度值為 5 nm到15 nm的低底切可能結(jié)合了角部的良好圓度，而3 nm到12 nm的 厚度值最佳地減小了底切，其中，角部基本上為圓形，從而提供良好FET 特性。
在本發(fā)明的特定實(shí)施例中，所述下二氧化硅層被形成為大約10 nm 到100nm的厚度。盡管對(duì)于本發(fā)明的目的而言不是必須的，但因?yàn)樵摵?度范圍保證了 MuGFET結(jié)構(gòu)的上部與載體基板之間的良好焊接強(qiáng)度，所 以它有助于改進(jìn)所得MuGEFT結(jié)構(gòu)的機(jī)械穩(wěn)定性。
根據(jù)本發(fā)明的方法的有益變型例，所述形成鰭狀結(jié)構(gòu)的步驟包括對(duì)
該絕緣體進(jìn)行過刻蝕。受控的過刻蝕可以得到改進(jìn)的FET結(jié)構(gòu)，因?yàn)樗?得到了鰭部下面增大的底切，其中，更大的水平凹進(jìn)有助于改進(jìn)FET器 件下面的柵極電場(chǎng)的傳播，從而得到更好的反向柵極(back-gate)效應(yīng)。


下面參照附圖，對(duì)本發(fā)明的有利實(shí)施方式的特征和益處進(jìn)行示范說 明，附圖中
圖1以FinFET結(jié)構(gòu)為例示意性且在原理上示出了 MuGFET結(jié)構(gòu)的 主要部分；
圖2示意性示出了本發(fā)明的方法的一系列工藝步驟的實(shí)例； 圖3示意性示出了根據(jù)本發(fā)明第一實(shí)施方式的鰭部幾何形狀；
圖4示意性示出了根據(jù)本發(fā)明第二實(shí)施方式的鰭部幾何形狀； 圖5示意性示出了根據(jù)本發(fā)明第三實(shí)施方式的鰭部幾何形狀；而
圖6示意性示出了根據(jù)圖5所示本發(fā)明第三實(shí)施方式的鰭部幾何形
狀，同時(shí)示出了調(diào)節(jié)上氧化物層的厚度的效果。
具體實(shí)施例方式
圖1以FinFET結(jié)構(gòu)1為例示意性且在原理上示出了 MuGFET結(jié)構(gòu) 的主要部分。FinFET 1包括鰭狀結(jié)構(gòu)2，鰭狀結(jié)構(gòu)2是從SOI型基板的 有源半導(dǎo)體頂層起形成的。在所示實(shí)例中，半導(dǎo)體頂層(進(jìn)而鰭部2)由 硅構(gòu)成，其中在本發(fā)明的其他未示出的實(shí)施方式中，鰭部2可以由像應(yīng) 變硅、SiGe、 SiC、 Ge和/或A (III) -B (V)化合物那樣的其它半導(dǎo)體 材料構(gòu)成。
作為改進(jìn)，可以使用應(yīng)變硅來替代SOI型基板的頂部硅層。使用應(yīng) 變硅層極大地改進(jìn)了硅的(100)取向的電子遷移性，由此提供了更高晶 體管電流。
在圖1中，鰭部2的高度h大約為50 nm，但在本發(fā)明的其他未示 出的實(shí)施方式中可以在30 nm到100 nm之間。鰭部2的寬度w在所示實(shí) 例中為大約20nm，但在本發(fā)明的其它實(shí)例中通常可以在10nm到25nm 之間。鰭部2是FinFET的當(dāng)FinFET 1工作時(shí)形成導(dǎo)電溝道的那個(gè)區(qū)域。 因而，鰭部2的尺度決定了 FinFET 1的有效溝道長(zhǎng)度。
鰭部2的沿其縱向A的端部與FinFET 1的源極3和漏極4相連。 在鰭部2的兩個(gè)縱向側(cè)壁上設(shè)置有柵極5、 5'。在圖l所示實(shí)例中， 柵極5、 5'環(huán)繞鰭部2。
本發(fā)明還適用于制作帶有多個(gè)漏極和多個(gè)源極的MuGFET，如三柵 極FET、或除了柵極材料在所有側(cè)上都包圍溝道區(qū)以外與FinFET概念類 似的全環(huán)繞柵極(Gate-All-Around) FET，其中，全環(huán)繞柵極FET根據(jù) 設(shè)計(jì)不同而具有兩個(gè)或四個(gè)有效柵極。當(dāng)制成的柵極為獨(dú)立柵極并且每 個(gè)柵極都可以獨(dú)立于其它柵極被電激活時(shí)，本發(fā)明還適用于任何類型的 MuGFET。
形成有圖1的鰭部2的基板在頂部有絕緣體，該絕緣體具有介電常 數(shù)比二氧化硅更高的高k層，如氮化硅層7。高k層7形成在位于載體基 板9上的下二氧化硅層8上。在所示實(shí)例中，載體基板9由塊硅制成， 但在本發(fā)明的沒有示出的其他實(shí)施方式中可以由另 一種材料制成。
作為改進(jìn)，載體基板9可以是高電阻率基板。這樣，所得MuGFET 結(jié)構(gòu)將能夠應(yīng)對(duì)針對(duì)低成本低功率的CMOS數(shù)字和RF應(yīng)用的毫米波 (MMW)應(yīng)用和直達(dá)G波段(140 GHz到220 GHz)的更高頻率的應(yīng)用。
硅鰭部2的底部與氮化硅層7之間存在前上硅層(former upper silicon layer) 6的殘留部分。上二氧化硅6在圖1中的厚度為大約10nm，但根 據(jù)本發(fā)明的其它實(shí)施方式，厚度可以為大約2nm到20nm，優(yōu)選地為大 約5 nm到15 nm，更優(yōu)選地為大約3 nm到12 nm。
圖1的氮化硅層7的厚度為20 nm，在本發(fā)明的其它實(shí)例中為大約 10nm至U 200腦。
下二氧化硅層8的厚度例如為大約10nm到100 nm，優(yōu)選地為大約 70 nm至ij 80 nm。
這樣，就出現(xiàn)了圖1中的鰭部2下面的由ONO (氧化物/氮化物/氧 化物)結(jié)構(gòu)構(gòu)成的層堆。
圖2a到2b示意性示出了本發(fā)明的方法的一系列工藝步驟。
參照?qǐng)D2a，該方法開始于提供SOI型基板的步驟，該SOI型基板在 所示實(shí)例中是通過SmartCut^工藝形成的，并且在該實(shí)例中由載體塊硅基 板9、下二氧化硅層8、氮化硅層7、上二氧化硅層6以及用于形成鰭部 2的上硅層構(gòu)成。用SisN4和Si02堆層10覆蓋該硅層，然后通過電子束 微影法進(jìn)行構(gòu)圖構(gòu)圖，并進(jìn)行刻蝕以獲得鰭部2。
在刻蝕鰭部2期間，環(huán)繞鰭部2去除下面的二氧化硅層6以及氮化 硅層7的一部分。由于對(duì)二氧化硅層6的刻蝕，鰭部2部分地被底蝕 (imderetch)。在形成鰭部2期間，氮化硅層7充當(dāng)止刻蝕層，并且僅在 鰭部2下面表現(xiàn)出可協(xié)商的底蝕效果。這意味著氮化硅層7的水平凹進(jìn) 是可以忽略的?？涛g鰭部的結(jié)果在下面說明的圖4中示范性示出。
如下面描述的圖5中所示，通過對(duì)鰭部2的修整和隨后的清潔而得 到較大的二氧化硅層6的底蝕效果，完成了鰭部2。
在圖2B中展示的下一個(gè)步驟中，淀積絕緣層11以充當(dāng)今后的柵極 氧化物。然后，環(huán)繞絕緣層11淀積由任意導(dǎo)電材料制成的柵電極層12。
要根據(jù)帶有后續(xù)步驟的當(dāng)前實(shí)踐，來執(zhí)行以下制造MuGFET器件的 步驟，所述后續(xù)步驟例如是完成柵極堆淀積和柵極構(gòu)圖，然后是形成間 隔體和形成源極/漏極。稍后實(shí)現(xiàn)與晶體管區(qū)和其它器件的接觸，并且將
適當(dāng)數(shù)量的金屬和絕緣體層布置在晶片上，并且經(jīng)過通孔互連在一起， 從而裝配成集成電路。
圖3示意性示出了根據(jù)本發(fā)明第一實(shí)施方式的鰭部2的幾何形狀。 鰭部2以10 nm到30 nm的厚度形成在氮化硅層7的表面上，所述氮化 硅層7以70 nm到80 nm的厚度形成在氧化物層8的頂部上。
在形成鰭部2期間，下面的氮化硅層7充當(dāng)止刻蝕層，并由此極大 地減小了鰭部2的垂直凹進(jìn)V和水平凹進(jìn)以及底切。根據(jù)一具體實(shí)例， 己經(jīng)示出了垂直凹進(jìn)V從大約15nm變?yōu)?nm到4nm的范圍，并且水 平凹進(jìn)完全反向。作為鰭部2的橫向凹進(jìn)或底切的外形反向的結(jié)果，鰭 部2的底角外形從圓形變成可能造成不利影響的錐形。
圖4示意性示出了根據(jù)本發(fā)明第二實(shí)施方式的鰭部2'的幾何形狀。 鰭部2，形成在由下二氧化硅層8、氮化硅層7以及形成在緊挨鰭部2'
下方的層堆的頂部上的二氧化硅層6構(gòu)成的層堆上。這意味著，與圖3 所示實(shí)例相比，頂部氮化物層7被10nm到15 nm范圍的頂部氧化物層6 所代替。借助于上二氧化硅層6，可以保留制造工藝期間刻蝕和隨后清潔 鰭部2'時(shí)的圓角的優(yōu)點(diǎn)。如圖4中所示，鰭部2'下方的區(qū)域中不僅存 在垂直凹進(jìn)V，而且存在水平凹進(jìn)H，導(dǎo)致在鰭部2'的底部形成圓角。 而且，當(dāng)用作緩沖部的二氧化硅層6要環(huán)繞鰭部2'整體被去除時(shí)，所用 的層結(jié)構(gòu)通過以氮化硅層7為硬止刻蝕層來保持完美控制鰭部2'垂直凹 進(jìn)的益處。
圖5示意性示出了根據(jù)本發(fā)明第三實(shí)施方式的鰭部2"的幾何圖形。 鰭部2"是圖4的鰭部2'的改進(jìn)變型例。鰭部2"在過刻蝕方面進(jìn)行了 恰當(dāng)控制，以便增加鰭部2"下面的底切。更大的水平凹進(jìn)H有助于抹 圓鰭部的底角，這有助于改進(jìn)所得FinFETl的柵極電場(chǎng)的傳播，從而得 到更好的反向柵極效應(yīng)。
圖6示出了根據(jù)圖5所示本發(fā)明第三實(shí)施方式的鰭部2"的同一幾 何圖形，只不過上二氧化硅層6的厚度減半。這樣就使水平凹進(jìn)H減小 了大約相同的值，有助于實(shí)現(xiàn)所得鰭部2"'的凹進(jìn)外形和圓底角之間的 更好折衷。
H VSTsi02Fin
鰭部2，、 2"、 2，"的包括該鰭部2'、 2"、 2"'的每一側(cè)上的垂直凹 進(jìn)V的總高度H變動(dòng)(variation)由用于制造鰭部2'、 2"、 2"'的硅層 的厚度TWin加上鰭部2' 、2"、2"，下面底切的二氧化硅層6的厚度TSiC)2Fin 加上氮化硅層7中的垂直凹進(jìn)V的和來給出。
h = TSiFin + Tsi。2Fin + V 已知垂直凹進(jìn)V非常小并且僅在幾十納米內(nèi)變化，因此鰭部高度h
的變動(dòng)主要取決于制造工藝對(duì)用于制造鰭部2'、 2"、 2"'的硅層的厚度 1Win和作為用于制造FinFETl的SOI型基板的由絕緣體(AlterBOx)制 成的頂層的二氧化硅層6的厚度Tsi02Fin的控制。
這使得與圖3所示的SOI型基板的由絕緣體(AlterBOx)制成的頂 層為氮化硅層7的方法相比，本發(fā)明提出的反AlterBox工藝在維持鰭部
2，、 2"、 2"'的底部處的圓角的橫向凹進(jìn)和底切外形控制方面遠(yuǎn)遠(yuǎn)勝出。 所提出的工藝仍設(shè)置了氮化物止刻蝕層7，用于成功地控制垂直總鰭部高 度變動(dòng)。
而且，用復(fù)合的氧化物-氮化物-氧化物(ONO)替換常規(guī)埋入氧化 物層(BOx)作為用于制造鰭部2'、 2"、 2"'的SOI型基板的絕緣體層， 改進(jìn)了所得MuGFET結(jié)構(gòu)的許多特性，還可以為薄ONO堆增加控制基 板電位，從而例如調(diào)節(jié)所生產(chǎn)的晶體管的閾電壓的能力。
通過本發(fā)明而制造的MuGFET結(jié)構(gòu)因輕摻雜主體而表現(xiàn)出非常良好 的RDF (隨機(jī)摻雜波動(dòng))，因改進(jìn)的靜電行為、幾乎理想的sS (亞閾值 斜度)以及良好DIBL (漏極感應(yīng)的勢(shì)壘下降)特性而表現(xiàn)出改進(jìn)的短溝 道效果。因?yàn)榭梢酝ㄟ^本發(fā)明來控制鰭部尺度和鰭部外形，故所得 MuGFET結(jié)構(gòu)的所有性能變動(dòng)都可以被保持在緊預(yù)算內(nèi)。與形成在常規(guī) SOI基板上的MuGFET結(jié)構(gòu)的平面結(jié)構(gòu)相比，這將確保本發(fā)明的 MuGFET結(jié)構(gòu)提供很強(qiáng)的強(qiáng)制性優(yōu)點(diǎn)和持續(xù)晶體管尺寸調(diào)整。
權(quán)利要求
1、一種用于制造多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)(1)的方法，該方法包括以下步驟提供SOI型基板，該SOI型基板包括至少一個(gè)有源半導(dǎo)體層、一埋入絕緣體以及一載體基板(9)；以及在所述絕緣體上從所述半導(dǎo)體層起形成鰭狀結(jié)構(gòu)(2)，所述鰭狀結(jié)構(gòu)(2)形成了用于該多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)(1)的晶體管溝道的區(qū)域，其特征在于所述絕緣體包括由介電常數(shù)比二氧化硅要高的材料制成的至少一個(gè)高k層。
2、 根據(jù)權(quán)利要求1所述的方法，其中，從它那里形成該鰭狀結(jié)構(gòu)的 所述半導(dǎo)體層包括由硅、應(yīng)變硅、SiGe、 SiC、 Ge和/或A (III) -B (V) 化合物制成的至少一個(gè)層。
3、 根據(jù)權(quán)利要求1或2所述的方法，其中，所述絕緣體包括至少一 個(gè)氮化硅層(7)。
4、 根據(jù)前述權(quán)利要求中的一項(xiàng)所述的方法，其中，所述絕緣體包括 位于該SOI型基板的半導(dǎo)體層與該高k層之間的二氧化硅層(6)。
5、 根據(jù)前述權(quán)利要求中的一項(xiàng)所述的方法，其中，所述絕緣體包括 位于該SOI型基板的該載體基板(9)與該高k層之間的二氧化硅層(8)。
6、 根據(jù)前述權(quán)利要求中的一項(xiàng)所述的方法，其中，所述絕緣體包括 由下二氧化硅層(8)、氮化硅層(7)和上二氧化硅層(6)構(gòu)成的層堆。
7、 根據(jù)權(quán)利要求6所述的方法，其中，所述氮化硅層(7)被形成 為10 nm到200 nm的厚度(tSi3N4)。
8、 根據(jù)權(quán)利要求6或7所述的方法，其中，所述上二氧化硅層(6) 被形成為2 nm到20 nm的厚度(tsi02Fin)，優(yōu)選地為5 nm到15 nm的厚 度(t涵n)，更優(yōu)選地為3nm到12nm的厚度(tSi02Fin)。
9、 根據(jù)權(quán)利要求6到8中的一項(xiàng)所述的方法，其中，所述下二氧化硅層(8)被形成為大約10nm到100nm的厚度。
10、 根據(jù)前述權(quán)利要求中的一項(xiàng)所述的方法，其中，所述形成鰭狀 結(jié)構(gòu)(2)的步驟包括對(duì)該絕緣體進(jìn)行過刻蝕。
11、 一種具有鰭狀結(jié)構(gòu)(2)的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)(1)，該鰭 狀結(jié)構(gòu)用于在其中形成該多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)(1)的晶體管溝道， 該鰭狀結(jié)構(gòu)(2)是在SOI型結(jié)構(gòu)的埋入絕緣體上從所述SOI型結(jié)構(gòu)的至 少一個(gè)有源半導(dǎo)體層起形成的，其特征在于所述絕緣體包括由介電常數(shù)比二氧化硅要高的材料制成的至少一個(gè) 高k層。
12、 根據(jù)權(quán)利要求ll所述的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，其中，所述 絕緣體包括至少一個(gè)氮化硅層(7)。
13、 根據(jù)權(quán)利要求11或12所述的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，其中， 所述絕緣體包括位于該髙k層與從該SOI型基板的半導(dǎo)體層起形成的該 鰭狀結(jié)構(gòu)(2)的一部分之間的二氧化硅(6)。
14、 根據(jù)權(quán)利要求11到13中的一項(xiàng)所述的多柵極場(chǎng)效應(yīng)晶體管結(jié) 構(gòu)，其中，所述絕緣體包括位于該SOI型基板的載體基板(9)與該高k 層之間的二氧化硅層(8)。
15、 根據(jù)權(quán)利要求11到14中的一項(xiàng)所述的多柵極場(chǎng)效應(yīng)晶體管結(jié) 構(gòu)，其中，所述絕緣體包括由下二氧化硅層(8)、氮化硅層(7)和上二 氧化硅層(6)構(gòu)成的層堆。
16、 根據(jù)權(quán)利要求15所述的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，其中，所述 氮化硅層(7)的厚度(tSi3N4)為10nm到200nm。
17、 根據(jù)權(quán)利要求15或16所述的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，其中， 所述上二氧化硅層(6)為3 nm到20nm的厚度，優(yōu)選地為5 nm到15 nm 的厚度(t歸in)，更優(yōu)選地為8nm到12nm的厚度(tSi02Fin)。
18、 根據(jù)權(quán)利要求15到17中的一項(xiàng)所述的多柵極場(chǎng)效應(yīng)晶體管結(jié) 構(gòu)，其中，所述下二氧化硅層(8)的厚度為大約10nm至in00nm。
全文摘要
本發(fā)明涉及具有鰭狀結(jié)構(gòu)的多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)及其制造方法，該鰭狀結(jié)構(gòu)用于在其中形成該多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的晶體管溝道，該鰭狀結(jié)構(gòu)是在SOI型結(jié)構(gòu)的埋入絕緣體上從所述SOI型結(jié)構(gòu)的至少一個(gè)有源半導(dǎo)體層起形成的，所述方法包括以下步驟提供SOI型基板，該SOI型基板包括至少一個(gè)有源半導(dǎo)體層、一埋入絕緣體以及一載體基板；以及在所述絕緣體上從所述半導(dǎo)體層起形成一鰭狀結(jié)構(gòu)，所述鰭狀結(jié)構(gòu)形成了用于該多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的晶體管溝道的區(qū)域。本發(fā)明的目的是提供一種多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)及其制造方法，其中，可以近乎理想地制備出這種多柵極場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，從而解決幾個(gè)相關(guān)問題。
文檔編號(hào)H01L29/786GK101388344SQ200810215910
公開日2009年3月18日 申請(qǐng)日期2008年9月9日 優(yōu)先權(quán)日2007年9月11日
發(fā)明者保羅·帕特諾 申請(qǐng)人:硅絕緣體技術(shù)有限公司