專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用碳化硅(SiC)的高耐壓半導(dǎo)體器件。
背景技術(shù)：
作為下一代的功率半導(dǎo)體器件材料，人們期待著SiC。 SiC與Si比較， 具有能帶間隙為3倍、破壞電場(chǎng)強(qiáng)度為約IO倍和熱傳導(dǎo)率為約3倍的優(yōu)秀
的物性，若靈活應(yīng)用這些特性，則可以實(shí)現(xiàn)超低損耗而且可高溫工作的功 率半導(dǎo)體器件。
利用這樣的SiC特性的高耐壓半導(dǎo)體器件雖然有各種各樣，但是，為 人們所熟知的是用離子注入形成p阱和源區(qū)域的、雙注入M0SFET(以下， 叫做DIM0SFET)(參看非專利文獻(xiàn)1) 。 DIM0SFET由于使用可用離子注入法 精度良好地形成溝道的平面工藝，故制造是容易的，此外，由于柵驅(qū)動(dòng)是 電壓控制，故驅(qū)動(dòng)電路的功率可以小，故也是適合于并聯(lián)工作的優(yōu)秀的元 件。
但是，由以Si進(jìn)行的熱擴(kuò)散實(shí)施的自對(duì)準(zhǔn)工藝在SiC中卻不能利用。 為此，在形成SiCMOSFET的溝道區(qū)域時(shí)，就要用2塊掩模，用離子注入分 別地形成確定溝道長(zhǎng)度的基極(base)區(qū)域、源區(qū)域。為了減小0N(導(dǎo)通) 電阻，就必須減小溝道部分的電阻，為此，就必須把溝道長(zhǎng)度減小到0.5 微米左右。但是，在用2塊掩模在0. 5微米的溝道長(zhǎng)度中進(jìn)行離子注入時(shí)， 即便是對(duì)合偏差為0.1微米也要發(fā)生20%的溝道電阻的偏差，該偏差就會(huì) 妨礙微細(xì)化。
[非專利文獻(xiàn)1〗R. Kosugi et al. Materials Science Forum Vols. 457-460 (2004), pp. 1397-1400 如上所述，在現(xiàn)有的DIMOSFET中，M區(qū)域、源區(qū)域是用2塊掩模 借助于離子注入分別地形成的。溝道長(zhǎng)度由基極區(qū)域的端部和與^M目向的
源區(qū)域的端部之間的距離確定。為此，因離子注入掩模的對(duì)合偏差就會(huì)發(fā) 生溝道長(zhǎng)度的不一致，元件的導(dǎo)通電阻就會(huì)不一致，因此，就妨礙了元件 的微細(xì)化。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述的問(wèn)題而完成的，目的在于采用消除伴隨離子注
入的對(duì)合偏差，實(shí)現(xiàn)溝道長(zhǎng)度的微細(xì)化的辦法，提供超低導(dǎo)通電阻的SiC 半導(dǎo)體器件。
為了實(shí)現(xiàn)上述目的，本發(fā)明的半導(dǎo)體器件的第1方面，其特征在于 具備具有第1、第2主面的碳化珪基&;設(shè)置在上述碳化硅基板的上述 第1主面的第1導(dǎo)電類型的第1碳化硅層；形成于上述第1碳化硅層上的 第2導(dǎo)電類型的第2碳化珪層；在上述第2碳化珪層的內(nèi)部表面以預(yù)定的 間隔相向地設(shè)置，具有同一濃度、同一深度的第1導(dǎo)電類型的第1和第2 碳化硅區(qū)域；貫通上述第l碳化硅區(qū)域和上述第2碳化硅層，與上述第1 碳化硅層連接的第3碳化硅區(qū)域；在上述第1和第2碳化硅區(qū)域上以及被 上述第1和第2碳化硅區(qū)域夾著的上述第2碳化硅層上連續(xù)地形成的柵絕 緣膜；形成于上迷柵絕緣膜上的柵電極；形成于上述第2碳化硅區(qū)域的表 面的第1導(dǎo)電類型的第1接觸區(qū)域；形成于上述第2碳化硅區(qū)域的表面， 且被形成為貫通上述第2碳化硅區(qū)域而到達(dá)上述第2碳化硅層的第2導(dǎo)電 類型的第2接觸區(qū)域；形成于上述第1和第2接觸區(qū)域上的第1主電極； 以及形成于上述碳化硅基板的上述笫2主面的第2主電極。
此外，本發(fā)明的半導(dǎo)體器件的第2方面，其特征在于具備具有第 1和第2主面的碳化硅勤l;設(shè)置在上述碳化珪M的上述第1主面的第1 導(dǎo)電類型的碳化硅層；形成于上述第1碳化硅層上的第2導(dǎo)電類型的第1 碳化硅區(qū)域；在上述第1碳化珪層2的與上述第1碳化硅區(qū)域相鄰的凸部 的上表面，以與上述第1碳化硅區(qū)域成為同一面的方式設(shè)置，#1形成為一 部分向上述第l碳化硅區(qū)域伸出的第l導(dǎo)電類型的第l半導(dǎo)體區(qū)域；在上 述第1碳化硅區(qū)域的表面，以預(yù)定的間隔與上述第1半導(dǎo)體區(qū)域相向地設(shè) 置，具有與上述第l半導(dǎo)體區(qū)域同一濃度、同一深度的第l導(dǎo)電類型的第
2碳化硅區(qū)域；在上述第1和第2碳化硅區(qū)域的表面以及被上述第1和第2 碳化硅區(qū)域夾著的上述第2碳化硅層的表面，連續(xù)地形成的柵絕緣膜；形 成于上述柵絕緣膜上的柵電極；形成于上述笫2碳化硅區(qū)域的內(nèi)部表面的 第l導(dǎo)電類型的第l接觸區(qū)域；形成于上述第2碳化硅區(qū)域的內(nèi)部表面的 第2導(dǎo)電類型的第2接觸區(qū)域；形成于上述第1和第2接觸區(qū)域上的第1 主電極；以及形成于上述碳化硅基板的上述第2主面的第2主電極。
此外，本發(fā)明的半導(dǎo)體器件的制造方法的第l方面，其特征在于包 括在碳化硅基敗的第1主面形成第1導(dǎo)電類型的笫1碳化硅層的工序； 在上述第1碳化硅層上形成第2導(dǎo)電類型的第2碳化硅層的工序；在上述 第2碳化硅層的上表面形成離子注入掩模的工序；用上述離子注入掩模向 上述第2碳化硅層離子注入第1導(dǎo)電類型的雜質(zhì)，形成第1和第2碳化硅 區(qū)域的工序；形成貫通上述第l碳化硅區(qū)域、連接到上述第l碳化硅層的 第1導(dǎo)電類型的第3碳化硅區(qū)域的工序；在上述第2碳化硅區(qū)域的表面形 成第1導(dǎo)電類型的第1接觸區(qū)域的工序；在上述第2碳化硅區(qū)域的表面， 形成貫通上述第2碳化硅區(qū)域、連接到上述第2碳化硅層的第2導(dǎo)電類型 的第2接觸區(qū)域的工序；在上述第1和第2碳化硅區(qū)域上以及被上述第1 和第2碳化硅區(qū)域夾著的上述笫2碳化硅層上，連續(xù)地形成柵絕緣膜的工 序；在上述柵絕緣膜上形成柵電極的工序；在上述第1和第2接觸區(qū)域上 形成第1主電極的工序；以及在上述碳化硅M的上述第2主面形成第2 主電極的工序。
此外，本發(fā)明的半導(dǎo)體器件的制造方法的第2方面，其特征在于包 括在碳化硅基板的第1主面形成第1導(dǎo)電類型的第1碳化硅層的工序； 在上述第1碳化硅層的上表面有選擇地形成第2導(dǎo)電類型的第1碳化硅區(qū) 域的工序；在上述第1碳化硅區(qū)域的上表面形成離子注入掩模的工序；用 上述離子注入掩模，離子注入第1導(dǎo)電類型的雜質(zhì)，在上述第l碳化硅區(qū) 域和上述第1碳化硅層的上表面形成第1碳化硅區(qū)域，并且在上述第1碳 化硅區(qū)域的上表面形成第2碳化硅區(qū)域的工序；在上迷第2碳化硅區(qū)域中， 形成笫1導(dǎo)電類型的第1接觸區(qū)域和連接到上述第2碳化珪層的第2導(dǎo)電 類型的第2接觸區(qū)域的工序；在上述第1和第2碳化硅區(qū)域的表面以及被
上述第1和第2碳化硅區(qū)域夾著的上述第2碳化硅層的表面，連續(xù)地形成 柵絕緣膜的工序；在上述柵絕緣膜上形成柵電極的工序；在上述第1和第 2接觸區(qū)域上形成第1主電極的工序；以及在上述碳化珪141的上述第2 主面形成第2主電極的工序。
如果采用本發(fā)明，則可以提供消除了伴隨著離子注入的對(duì)合偏差，實(shí) 現(xiàn)溝道長(zhǎng)度的微細(xì)化、超低離子電阻的SiC半導(dǎo)體器件。


圖1是實(shí)施方式1的縱型SiCMOSFET的剖面圖。 圖2是用來(lái)說(shuō)明實(shí)施方式1的SiCMOSFET的制造工序的剖面圖。 圖3是接在圖2后邊的工序的剖面圖。 圖4是接在圖3后邊的工序的剖面圖。 圖5是接在圖4后邊的工序的剖面圖。 圖6是接在圖5后邊的工序的剖面圖。 圖7是實(shí)施方式1的變形例的IGBT的剖面圖。 圖8是實(shí)施方式1的另一變形例的IGBT的剖面圖。 圖9是實(shí)施方式2的縱型SiCMOSFET的剖面圖。 圖10是用來(lái)說(shuō)明實(shí)施方式2的SiCMOSFET的制造工序的剖面圖。 圖11是接在圖IO后邊的工序的剖面圖。 圖12是接在圖ll后邊的工序的剖面圖。 標(biāo)號(hào)說(shuō)明
1是SiC基板；2是第1碳化硅層(漂移層)；3是第2碳化珪層、基極 區(qū)域；4是第l碳化硅區(qū)域；5是第2碳化硅區(qū)域(源區(qū)域)；7是源接觸部； 8是p+接觸部；9是第3碳化硅區(qū)域；IO,是柵絕緣膜；102是氧化硅膜；11 是柵電極；12是第l主電極(源電極、發(fā)射極)；13是第2主電極(漏電極、 集電極)；14是基極(base)區(qū)域(阱)；15是p+型層(集電極層)
具體實(shí)施例方式
以下，邊參看附圖邊說(shuō)明實(shí)施方式。在以下的實(shí)施方式中，雖然示出
的是把第l導(dǎo)電類型設(shè)為n型、把第2導(dǎo)電類型設(shè)為p型的情況，但是， 也可以把導(dǎo)電類型顛倒過(guò)來(lái)。 實(shí)施方式1
圖l是本發(fā)明的實(shí)施方式l的縱型SiCMOSFET的剖面圖。在圖1中， 在含有雜質(zhì)濃度為5 x 1018 ~ 1 x 10"/ci^左右的n型雜質(zhì)的六方晶SiC (n+基板)1上，形成含有n型雜質(zhì)濃度為5 x 1015 ~ 2 x 10"/cm3左右、厚度 為5~10微米左右的第l碳化硅層(n型漂移層)2。在n型漂移層2的表 面，用外延生長(zhǎng)把p型雜質(zhì)濃度為lxlO" 5xio"/cm3左右的第2碳化硅 層(p型基極區(qū)域)3形成為厚度0. 6微米。
然后，在該p型基極區(qū)域3內(nèi)部，以同一深度(例如，從p型基極區(qū) 域3的表面起，深度為0. 3微米)形成n —型的第1碳化硅區(qū)域4和第2碳 化硅區(qū)域(n —型源區(qū)域)5。
在源區(qū)域5的表面部分，形成n+型源接觸部7。與該n+型源接觸部7 相鄰地，把含有1 x 102°/0013左右的p型雜質(zhì)的p+型接觸區(qū)域8形成為使之 連接到p型基極區(qū)域3。在n+型源接觸部7和p+型接觸區(qū)域8上，形成例 如包含Ni的源電極12。
此外，在既是第1碳化硅層(rT型漂移層)2的表面而且是與第2碳化 硅層(p型基極區(qū)域)3和第l碳化硅區(qū)域4相鄰的區(qū)域，把n型的第3碳 化硅區(qū)域9形成為使得其與第2碳化硅層(p型基極區(qū)域)3和第1碳化硅區(qū) 域4，上表面成為同一面。
在p型基極層3、第1碳化硅區(qū)域4、 5的表面，跨它們那樣地形成 80nm左右的柵絕緣膜10,。另外，柵絕緣膜10"沒(méi)有必要覆蓋第1碳化硅 區(qū)域4的整個(gè)面。在該柵絕緣膜IO,上形成包含多晶硅的柵電極11。柵電 極11用氧化硅膜102覆蓋起來(lái)。
在圖1中，在第2碳化硅層(p型基極區(qū)域)3上，借助于離子注入形 成第1碳化硅區(qū)域4、第2碳化硅區(qū)域(源區(qū)域)5。在這里，區(qū)域4和5之 間的距離成為溝道長(zhǎng)度，如后所述，由于可用l個(gè)掩才莫進(jìn)行離子注入，故 不會(huì)發(fā)生因光刻而產(chǎn)生的對(duì)合偏差的問(wèn)題。
其次，參看圖2~圖6說(shuō)明實(shí)施方式1的制造方法。首先，如圖2所
示，在作為n型雜質(zhì)含有濃度為1 x 107cm3的氮、厚度為300微米的n+型 4HSiC 1上，以使得含有n型雜質(zhì)(例如氮(N))的濃度為5x lO15/^3 的第l碳化硅層(n —型漂移層)2形成為厚度為10」徵米左右的方式，使其外 延生長(zhǎng)。該情況下的外延層的厚度和濃度可由器件的設(shè)計(jì)耐壓確定。實(shí)施 方式1相當(dāng)于1200V的耐壓。此外，作為n型雜質(zhì)，雖然使用的是氮，但 是，也可以使用例如磷(P)等的其它雜質(zhì)。此外，也可以同時(shí)使用氮和磷。 其次，如圖3所示，在n—型漂移層2的表面，外延生長(zhǎng)厚度為0.6 微米的p型雜質(zhì)(例如A1)濃度為1 x 1017~5 x 10"/cm3左右的第2碳化硅層 3。
其次，如圖4所示，在第2碳化硅層3上，形成由氧化硅膜等形成的 離子注入掩模6，在把n型雜質(zhì)(例如，磷(P))加熱到M溫度500匸左右 的狀態(tài)下，以加速能量為10~ 250keV、總劑量為5 x l()15/cm2的條件進(jìn)行離 子注入，在距表面為0. 3微米的區(qū)域，形成第1碳化硅區(qū)域4和第2碳化 硅區(qū)域(源區(qū)域)5。
其次，如圖5所示，在源區(qū)域5的表面區(qū)域，選擇性地形成雜質(zhì)濃度 為1 x 1027(^3的n+型源接觸區(qū)域7。然后，在源區(qū)域5內(nèi)進(jìn)行貫通源區(qū)域 5、到達(dá)第2碳化硅層3那樣的離子注入，形成p+型接觸部7。另外，p+型 接觸部7,由于只要連接到第2碳化硅層3即可，故并非一定要處于源區(qū) 域5內(nèi)。接著，用離子注入形成貫通第2碳化硅層3、到達(dá)第1碳化硅層2 的n—型的第3碳化硅區(qū)域9。然后，借助于1600匸左右的熱處理使所注入 的雜質(zhì)激活化。
其次，如圖6所示，借助于熱氧化法或CVD法等選擇性地M絕緣膜 l(h形成為使之跨例如第3碳化硅區(qū)域9、第1碳化珪區(qū)域4、基極區(qū)域3 和源區(qū)域5。采用借助于CVD法在柵絕緣膜10:上形成多晶硅層，借助于光 刻、RIE法使多晶硅層圖形化的辦法，形成柵電極ll。然后，借助于表面 氧化法和CVD法以覆蓋柵電極11那樣的方式形成氧化硅膜102。
其次，用抗蝕劑把碳化硅基板l的整個(gè)表面都覆蓋起來(lái)(未圖示)，用 稀釋后的氫氟酸(HF)或緩沖HF等刻蝕存在于碳化硅M 1的背面的薄的氧 化膜。接著，向碳化硅基fe 1的背面蒸鍍Ni膜，形成漏電極(第2主電極)13。
然后，在源接觸部7和p+接觸部8上，借助于蒸鍍和剝離(lift off)法 選擇性地形成Ni膜的源電極(第l主電極)12。最后，在950。C進(jìn)行5分鐘 左右的燒結(jié)處理，使源電極12和漏電極13的歐姆接觸成為良好的接觸。 借助于以上，就形成了圖1所示的實(shí)施方式1的縱型SiCMOSFET。
在實(shí)施方式l中，雖然第l碳化硅區(qū)域4和第2碳化硅區(qū)域(源區(qū)域)5 的相向的端部之間成為溝道區(qū)域，但是，由于溝道在外延層3上形成，故 可以實(shí)現(xiàn)溝道中的電荷的高遷移率。
接著，對(duì)實(shí)施方式1的變形例進(jìn)行說(shuō)明。
變形例1
在實(shí)施方式1的圖3中，雖然是用外延生長(zhǎng)形成笫2碳化硅層3，但 是，也可以用離子注入來(lái)形成。在該情況下，就要從第1碳化硅層2的上 表面，以加速能量為350keV、總劑量為1 x 10"/ci^的條件，離子注入例如 Al。
變形例2
在實(shí)施方式1的圖5中，在用離子注入形成第2碳化硅區(qū)域9時(shí)，要 控制離子注入的濃度，使得越往下濃度越低地來(lái)形成。這時(shí)的離子注入的最 高能量，為貫通外延層3的能量，例如，要借助于最高能量400keV的多級(jí) 離子注入，在深度方向上把雜質(zhì)濃度形成為逐級(jí)減少，以使得上側(cè)的雜質(zhì) 濃度為濃度2x 10"/cm3,下側(cè)的雜質(zhì)濃度為5xl015/cm3。采用像這樣地進(jìn) 行離子注入的辦法，使得在笫2碳化硅區(qū)域9的下側(cè)邊角部分的內(nèi)側(cè)，耗 盡層就變得易于擴(kuò)展，就可以減小邊角部分處的電場(chǎng)強(qiáng)度，就可以提高元 件耐壓性。
變形例3
如果使實(shí)施方式1的碳化硅基敗1為p+型，則可以形成IGBT (圖7)。 在該情況下，5就變成為發(fā)射極區(qū)域，12就變成為發(fā)射極，13就變成為集 電極 作為別的制造方法，如圖8所示，也可以從n型碳化硅Ml的背 面依次離子注入n型雜質(zhì)、p型雜質(zhì)，形成p型集電極層15。
如果采用以上的實(shí)施方式1，則可以用同一掩模同時(shí)形成笫l碳化硅 區(qū)域和源區(qū)域。由于溝道長(zhǎng)度由該掩模確定，故可以避免對(duì)合偏差的問(wèn)題。
為此，可實(shí)現(xiàn)溝道長(zhǎng)度的微細(xì)化，就可以大幅度地降低導(dǎo)通電阻。
實(shí)施方式2
圖9是實(shí)施方式2的SiCMOSFET的剖面圖。對(duì)于那些與實(shí)施方式1同 一部位附加同一標(biāo)號(hào)而省略重復(fù)的說(shuō)明。與實(shí)施方式1之間的不同在于， 把p—型基極區(qū)域形成為P—型阱14,把第l碳4^區(qū)域4形成為也把與p_ 型阱14相鄰的第1碳化硅層2的凸部上表面覆蓋起來(lái)。
說(shuō)明實(shí)施方式2的縱型SiCMOSFET的制造方法。與實(shí)施方式1的圖2 同樣，在n+型4HSiC(例如，雜質(zhì)濃度為5 x 1018/cm3)_i4l 1上，把含有n— 雜質(zhì)(例如氮(N))的濃度為5 x 10'7cm3的第1碳化硅層(n—型漂移層)2形成 為使厚度為10微米左右地使之外延生長(zhǎng)。該情況下的外延層的厚度和濃度 可由器件的設(shè)計(jì)耐壓確定。
其次，在第1碳化硅層2的表面形成氧化珪膜(未圖示)。向該氧化硅 膜上旋轉(zhuǎn)涂敷抗蝕劑(未圖示)，借助于光刻技術(shù)使抗蝕劑圖形化。把該圖 形化后的抗蝕劑用作刻蝕掩模，借助于RIE等的各向異性刻蝕，刻蝕未圖 示出來(lái)的氧化硅膜。借助于此，就可以形成離子注入掩才莫(未圖示)。用該 離子注入掩模，對(duì)第1碳化硅層2，進(jìn)行p型雜質(zhì)(例如，Al)的選擇離子 注入。Al在室溫下，在加速能量為350keV、總劑量為1 x 107cm2的M 下進(jìn)行注入。其結(jié)果是，如圖IO所示，可以在4面直到深度為0. 3微米 的區(qū)域，形成含有p型雜質(zhì)的基極區(qū)域14。
其次，與實(shí)施方式1同樣，如圖11所示，在第2碳化硅層3上形成 由氧化硅膜等形成的離子注入掩模6，把n型雜質(zhì)(例如，磷(P))，在加熱 到基&溫度為50(TC左右的狀態(tài)下，以加速能量為10~ 250keV、總劑量為 5 x 10"/cm2的條件進(jìn)行離子注入，在距表面0. 3微米的區(qū)域，形成第1碳 化硅區(qū)域4和第2碳化硅區(qū)域(源區(qū)域)5。這時(shí)，重要的是，第l碳化硅區(qū) 域的掩模6側(cè)的端部，是與第1碳化硅層2的p型基極區(qū)域14的端部一致 還是向p型基極區(qū)域14中伸出。
其次，如圖12所示，在源區(qū)域5的表面區(qū)域，選擇性地形成雜質(zhì)濃 度為lxl(T/cm3的n+型源接觸區(qū)域7。接著，在源區(qū)域5內(nèi)進(jìn)行使得與源 接觸區(qū)域7相鄰而且貫通源區(qū)域5、到達(dá)基極區(qū)域3的那樣的離子注入，
形成p+型接觸部8。然后，借助于1600X:左右的熱處理，使所注入的雜質(zhì)
激活化。
然后，與實(shí)施方式l同樣，借助于熱氧化法或CVD法等選擇性地, 絕緣膜l(h形成為跨第1碳化硅區(qū)域4、基極區(qū)域3和源區(qū)域5。借助于CVD 法在柵絕緣膜10i上形成多晶硅層，采用借助于光刻、RIE法使多晶硅層圖 形化的辦法形成柵電極11。然后，借助于表面氧化和CVD法把氧化硅膜102 形成為使之把柵電極11覆蓋起來(lái)。
其次，用抗蝕劑M化硅M1的整個(gè)表面都覆蓋起來(lái)(未圖示)，用 稀釋后的氫氟酸(HF)或緩沖HF等刻蝕存在于碳化硅1的背面的薄的氧 化膜。接著，向碳化硅基敗1的背面蒸鍍Ni膜，形成漏電極13。然后， 在源接觸部7和p+型接觸部8上，借助于蒸鍍和剝離法選擇性地形成Ni 膜的源電極12。最后，在950匸進(jìn)行5分鐘左右的燒結(jié)處理，使源電極12 和漏電極13的歐姆接觸為良好的接觸。借助于以上，就形成了圖9所示的 實(shí)施方式2的縱型SiCMOSFET。在實(shí)施方式2中，第1碳化硅區(qū)域4和第2 碳化硅區(qū)域(源區(qū)域)5之間的距離也為溝道長(zhǎng)度。
在實(shí)施方式2中，也用同一掩模同時(shí)形成第l碳化硅區(qū)域和第2碳化 硅區(qū)域(源區(qū)域)。溝道長(zhǎng)度，由于由該掩模確定，故可以避免對(duì)合偏差的 問(wèn)題。為此，能實(shí)現(xiàn)溝道長(zhǎng)度的微細(xì)化，就可以大幅度地降低導(dǎo)通電阻。 此外，在實(shí)施方式2中，由于沒(méi)有必要形成實(shí)施方式1中的第2碳化硅層 9,故可以簡(jiǎn)化工序。
以上，通過(guò)實(shí)施方式說(shuō)明了本發(fā)明，但是，本發(fā)明并不限定于上述實(shí) 施方式的本身，在實(shí)施階段在不偏離其要旨的范圍內(nèi)可采用4吏構(gòu)成要素變 形化的辦法進(jìn)行具體化。此外，通過(guò)在上述實(shí)施方式所^Hf的多個(gè)構(gòu)成要 素的適宜組合，可以形成各種各樣的發(fā)明。例如，也可以從示于實(shí)施方式 的所有構(gòu)成要素中去掉若干個(gè)構(gòu)成要素。再有，也可以適宜地把涉及不同 的實(shí)施方式的構(gòu)成要素組合起來(lái)。
權(quán)利要求
1. 一種半導(dǎo)體器件，其特征在于，具備具有第1和第2主面的碳化硅基板；設(shè)置于上述碳化硅基板的上述第1主面的第1導(dǎo)電類型的第1碳化硅層；形成于上述第1碳化硅層上的第2導(dǎo)電類型的第2碳化硅層；在上述第2碳化硅層的內(nèi)部表面以預(yù)定的間隔相向地設(shè)置，具有同一濃度、同一深度的第1導(dǎo)電類型的第1和第2碳化硅區(qū)域；貫通上述第1碳化硅區(qū)域和上述第2碳化硅層，到達(dá)上述第1碳化硅層的第3碳化硅區(qū)域；在上述第1和第2碳化硅區(qū)域上以及被上述第1和第2碳化硅區(qū)域夾著的上述第2碳化硅層上，連續(xù)地形成的柵絕緣膜；形成于上述柵絕緣膜上的柵電極；形成于上述第2碳化硅區(qū)域的表面的第1導(dǎo)電類型的第1接觸區(qū)域；形成于上述第2碳化硅區(qū)域的表面，被形成為貫通上述第2碳化硅區(qū)域而到達(dá)上述第2碳化硅層的第2導(dǎo)電類型的第2接觸區(qū)域；形成于上述第1和第2接觸區(qū)域上的第1主電極；以及形成于上述碳化硅基板的上述第2主面的第2主電極。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述第3碳化 硅區(qū)域，具有從上述上表面朝向上述下表面、濃度變低的濃度梯度。
3. —種半導(dǎo)體器件，其特征在于，具備 具有第1和第2主面的碳化硅基板；設(shè)置于上述碳化珪m的上述第1主面的第1導(dǎo)電類型的碳化硅層； 形成于上述第1碳化硅層上的第2導(dǎo)電類型的第1碳化硅區(qū)域； 在上述第l碳化硅層的與上述第l碳化硅區(qū)域相鄰的凸部的上表面，與上述第l碳化硅區(qū)域成為同一面地設(shè)置，被形成為一部分向上述第l碳化硅區(qū)域伸出的第1導(dǎo)電類型的第1半導(dǎo)體區(qū)域；在上述第l碳化硅區(qū)域的表面區(qū)域，以預(yù)定的間隔與上述第l半導(dǎo)體 區(qū)域相向地設(shè)置，具有與上述第1半導(dǎo)體區(qū)域同一濃度、同一深度的第1導(dǎo)電類型的第2碳化硅區(qū)域；在上述第1和第2碳化硅區(qū)域的表面以及被上述第1和第2碳化硅區(qū) 域夾著的上述第2碳化硅層的表面，連續(xù)地形成的柵絕緣膜；形成于上述柵絕緣膜上的柵電極；形成于上述第2碳化硅區(qū)域的內(nèi)部表面的第l導(dǎo)電類型的第l接觸區(qū)域；形成于上述第2碳化硅區(qū)域的內(nèi)部表面的第2導(dǎo)電類型的第2接觸區(qū)域；形成于上述第1和第2接觸區(qū)域上的第1主電極；以及 形成于上述碳化硅基板的上述第2主面的第2主電極。
4. 根據(jù)權(quán)利要求1 ~ 3中的任何一項(xiàng)所述的半導(dǎo)體器件，其特征在于 上述碳化硅基板用第1導(dǎo)電類型構(gòu)成MOSFET。
5. 根據(jù)權(quán)利要求1 ~ 3中的任何一項(xiàng)所述的半導(dǎo)體器件，其特征在于 上述碳化硅基板用第2導(dǎo)電類型構(gòu)成IGBT。
6. —種半導(dǎo)體器件的制造方法，其特征在于，包括 在碳化硅M的第1主面形成第1導(dǎo)電類型的第1碳化硅層的工序； 在上述第1碳化硅層上形成第2導(dǎo)電類型的第2碳化硅層的工序； 在上述第2碳化硅層的上表面形成離子注入掩模的工序； 用上述離子注入掩模向上述第2碳化硅層離子注入第l導(dǎo)電類型的雜質(zhì)，形成第1和第2碳化硅區(qū)域的工序；形成貫通上述第l碳化硅區(qū)域、連接到上述第l碳化硅層的第l導(dǎo)電 類型的第3碳化硅區(qū)域的工序；在上述第2碳化硅區(qū)域的表面形成第l導(dǎo)電類型的第l接觸區(qū)域的工序；在上述第2碳化硅區(qū)域的表面，形成貫通上述第2碳化硅區(qū)域、連接 到上述第2碳化硅層的第2導(dǎo)電類型的第2接觸區(qū)域的工序；在上述第1和第2碳化硅區(qū)域上以及被上述笫1和第2碳化硅區(qū)域夾 著的上述第2碳化硅層上，連續(xù)地形成柵絕緣膜的工序； 在上述柵絕緣膜上形成柵電極的工序；在上述第1和第2接觸區(qū)域上形成第1主電極的工序；以及 在上述碳化硅基板的上述第2主面形成笫2主電極的工序。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于上述 形成第3碳化硅區(qū)域的工序中，使得具有從上述第3碳化硅區(qū)域的上表面 朝向下表面、濃度變低那樣的濃度梯度。
8. —種半導(dǎo)體器件的制造方法，其特征在于，包括 在碳化硅M的第1主面形成第1導(dǎo)電類型的第1碳化硅層的工序；在上述第l碳化硅層的上表面，選擇性地形成第2導(dǎo)電類型的第l碳 化硅區(qū)域的工序；在上述笫l碳化硅區(qū)域的上表面形成離子注入掩模的工序；用上述離子注入掩模，離子注入第l導(dǎo)電類型的雜質(zhì)，在上迷第l碳 化硅區(qū)域和上述第l碳化硅層的上表面形成第l碳化硅區(qū)域，并且在上述 第1碳化硅區(qū)域的上表面形成第2碳化硅區(qū)域的工序；在上述第2碳化硅區(qū)域中，形成第l導(dǎo)電類型的第l接觸區(qū)域和連接 到上述第2碳化硅層的第2導(dǎo)電類型的第2接觸區(qū)域的工序；在上述第1和第2碳化硅區(qū)域的表面以及被上述第1和笫2碳化硅區(qū) 域夾著的上述第2碳化硅層的表面，連續(xù)地形成柵絕緣膜的工序；在上述柵絕緣膜上形成柵電極的工序；在上述第1和第2接觸區(qū)域上形成第1主電極的工序；以及 在上述碳化硅基板的上述第2主面形成第2主電極的工序。
9. 根據(jù)權(quán)利要求6 ~ 8中的任何一項(xiàng)所述的半導(dǎo)體器件的制造方法，其 特征在于上述碳化硅基板用第1導(dǎo)電類型構(gòu)成M0SFET。
10. 根據(jù)權(quán)利要求6~8中的任何一項(xiàng)所述的半導(dǎo)體器件的制造方法， 其特征在于上述碳化硅基板用第2導(dǎo)電類型構(gòu)成IGBT。
全文摘要
本發(fā)明提供半導(dǎo)體器件及其制造方法，目的是在SiCMOSFET中減小溝道長(zhǎng)度的不一致。本發(fā)明的半導(dǎo)體器件具備設(shè)置在碳化硅基板上的第1導(dǎo)電類型的第1碳化硅層(2)；形成于第1碳化硅層(2)上的第2導(dǎo)電類型的第2碳化硅層(3)；在第2碳化硅層(3)的表面以預(yù)定的間隔相向地設(shè)置，具有同一濃度、同一深度的第1導(dǎo)電類型的第1和第2碳化硅區(qū)域(4、5)；貫通第1碳化硅區(qū)域(1)和第2碳化硅層(3)，到達(dá)第1碳化硅層的第3碳化硅區(qū)域(9)；在第1和第2碳化硅區(qū)域(4、5)上以及被第1和第2碳化硅區(qū)域夾著的第2碳化硅層(3)上連續(xù)地形成的柵絕緣膜(10₁)；以及形成于柵絕緣膜(10₁)上的柵電極(11)。
文檔編號(hào)H01L21/336GK101393934SQ20081021591
公開(kāi)日2009年3月25日 申請(qǐng)日期2008年9月9日 優(yōu)先權(quán)日2007年9月20日
發(fā)明者四戶孝, 太田千春, 河野洋志, 西尾讓司 申請(qǐng)人:株式會(huì)社東芝