專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置。
背景技術(shù)：
半導(dǎo)體集成電路、特別是使用了MOS晶體管的集成電路探 索高集成化的方向。隨著該高集成化，推進(jìn)在該高集成化中使 用的MOS晶體管的微型化直到納米領(lǐng)域。數(shù)字電路的基本電路 是反相器電路，但是當(dāng)推進(jìn)構(gòu)成該反相器電路的MOS晶體管的 微型化時(shí)，存在如下問題難以抑制漏電流，產(chǎn)生熱載流子效 應(yīng)的可靠性降低，另外在確保所需的電流量的要求之下根本無 法使電路的占有面積縮小。為了解決上述問題而提出了 一種源 極、柵極、漏極被配置在村底的垂直方向、柵極包圍島狀半導(dǎo) 體層的構(gòu)造的Surrounding Gate Transistor(環(huán)繞柵極晶體 管)(SGT),并提出一種使用了 SGT的CMOS反相器電路(例如專 利文獻(xiàn)l、專利文獻(xiàn)2、專利文獻(xiàn)3)。
圖l示出使用了以往的SGT的第一反相器的輸出被輸入到 第二反相器的兩級(jí)CMOS反相器(非專利文獻(xiàn)l)。第一反相器由 兩個(gè)pMOSSGTOl、 02、 一個(gè)nMOS SGT 03構(gòu)成。第二反相器 由兩個(gè)pMOS SGT 04、 05、兩個(gè)nMOSSGT06、 07構(gòu)成。在使 用了以往的SGT的兩級(jí)CMOS反相器中，使用第一電源供給布 線Vss 、第二電源供給布線Vcc通過接點(diǎn)經(jīng)由硅襯底的擴(kuò)散層而 提供的SGT。即，nMOS、 pMOS的電源線^:配置在作為與配置 nMOS、 pMOS的襯底上的區(qū)域不同的區(qū)域的柵極區(qū)域的下部的 一方。擴(kuò)散層的電阻與提供電源的金屬布線的電阻相比非常大。 當(dāng)?shù)?一 電源供給布線Vss、第二電源供給布線Vcc的電阻增加時(shí)，施加到nMOS SGT的源極電壓與第 一 電源電壓Vss相比增加，施 加到pMOS SGT的源極電壓與第二電源電壓Vcc相比下降。當(dāng) nMOS SGT的源極電壓與第一電源電壓Vss相比增加時(shí)，nMOS SGT的驅(qū)動(dòng)電流下降。當(dāng)pMOS SGT的源極電壓與第二電源電 壓Vcc相比下降時(shí)，pMOS SGT的驅(qū)動(dòng)電流下降。當(dāng)晶體管的驅(qū) 動(dòng)電流下降時(shí)，反相器的輸出端子的電容的充放電的速度下降。 當(dāng)反相器的輸出端子的電容的充放電的速度下降時(shí)，反相器的 延遲時(shí)間增大。因此，在擴(kuò)散層上通過多個(gè)接點(diǎn)進(jìn)行金屬布線， 對(duì)nMOS SGT的源極施加第一電源電壓Vss,對(duì)pMOS SGT的源 極施加第二電源電壓Vcc。
另外，以往的SGT CMOS反相器在漏極的擴(kuò)散層上采用接 點(diǎn)，并與金屬布線進(jìn)行連接而作為第一反相器的輸出。從第一 反相器的輸出的金屬布線通過接點(diǎn)與作為第二反相器的輸入的 多晶硅的柵極連接。
即，在使用了以往的襯底接地型SGT的兩級(jí)CMOS反相器 中，在電路占有面積中接點(diǎn)面積的占據(jù)比例較大。另外，當(dāng)?shù)?一電源供給布線Vss、第二電源供給布線Vcc的電阻增加時(shí)，反 相器的延遲時(shí)間增大。
專利文獻(xiàn)l:日本特開平2-71556
專利文獻(xiàn)2:日本特開平2-188966
專利文獻(xiàn)3:日本特開平3-145761
非專利文獻(xiàn)l: S. Watanabe、 K. Tsuchida、 D. Takashima、 Y. Oowaki、 A. Nitayama、 K. Hieda、 H. Takato、 K. Sunouchi、 F. Horiguchi、 K. Ohuchi、 F. Masuoka、 H. Hara、 "ANobel Circuit Technology with Surrounding Gate Transistors(SGT's) for Ultra High Density DRAM，s"、 IEEE JSSC、 Vol.30、 No.9、 1995.

發(fā)明內(nèi)容
發(fā)明要解決的問題
因此，本發(fā)明的目的在于提供一種使第一電源供給布線Vss 和第二電源供給布線Vcc的面積減少并降低電阻的、由使用了 SGT的高集成且高速的至少兩級(jí)以上的CMOS反相器耦合電路 構(gòu)成的半導(dǎo)體裝置。
用于解決問題的方案
根據(jù)本發(fā)明的一個(gè)特征，提供一種半導(dǎo)體裝置，具備將n 個(gè)(n為2以上)CMOS反相器耦合而成的CMOS反相器耦合電路， 其特征在于，上述n個(gè)CMOS反相器各自具有
第一導(dǎo)電型溝道的第一MOS晶體管，其具有漏極、柵極、 源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的 構(gòu)造；
與上述第一導(dǎo)電型溝道不同的第二導(dǎo)電型溝道的第二 MOS晶體管，其具有漏極、柵極、源極被配置在襯底的垂直方 向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
CMOS反相器的輸入端子，其以將上述第一MOS晶體管的 柵極與上述第二MOS晶體管的柵極相互連接的方式進(jìn)行布線；
CMOS反相器的輸出端子，其以將上述第一MOS晶體管的 漏極擴(kuò)散層與上述第二MOS晶體管的漏極擴(kuò)散層在島狀半導(dǎo) 體下部層上相互連接的方式進(jìn)行布線；
上述第一MOS晶體管用的電源供給布線，其被布線在上述 第一MOS晶體管的源極擴(kuò)散層上；以及
上述第二MOS晶體管用的電源供給布線，其被布線在上述 第二MOS晶體管的源極擴(kuò)散層上，
其中，還具有連結(jié)部，該連結(jié)部用于在對(duì)襯底排列上述n 個(gè)CMOS反相器的各個(gè)時(shí)，將第n-l個(gè)CMOS反相器的輸出端子
14與第n個(gè)CMOS反相器的輸入端子進(jìn)行連接，該連結(jié)部被配置在 襯底與上述第一MOS晶體管用的電源供給布線之間。
在本發(fā)明的較佳的方式中，在上述半導(dǎo)體裝置中，在對(duì)于 襯底將上述n個(gè)CMOS反相器排成一列時(shí)，使上述第n-l個(gè)CMOS 反相器的第一MOS晶體管與上述第n個(gè)CMOS反相器的第一 MOS晶體管相鄰排列，使上述第n個(gè)CMOS反相器的第二MOS 晶體管與上述第n+l個(gè)CMOS反相器的第二MOS晶體管相鄰排 列，在源極擴(kuò)散層上，將上述第n-l個(gè)CMOS反相器的上述第一 MOS晶體管用的電源供給布線與上述第n個(gè)CMOS反相器的上 述第一MOS晶體管用的電源供給布線進(jìn)行連接，在源極擴(kuò)散層 上，將上述第n個(gè)CMOS反相器的上述第二MOS晶體管用的電源 供給布線與上述第n+l個(gè)CMOS反相器的上述第二MOS晶體管 用的電源供給布線進(jìn)行連接。
在本發(fā)明的其它的較佳的方式中，在上述半導(dǎo)體裝置中， 將CMOS反相器對(duì)于襯底排成一行n個(gè)，對(duì)襯底排列m行(m為2 以上)，在源極擴(kuò)散層上，將各個(gè)CMOS反相器的上述第一MOS 晶體管用的電源供給布線進(jìn)行相互連接，在源極擴(kuò)散層上，將 各個(gè)CMOS反相器的上述第二MOS晶體管用的電源供給布線進(jìn) 行相互連接。
在本發(fā)明的其它的較佳的方式中，上述第一MOS晶體管是 p溝道MOS晶體管，上述第二MOS晶體管是n溝道MOS晶體管。 另外，取而代之，上述第一MOS晶體管是n溝道MOS晶體管， 上述第二MOS晶體管是n溝道MOS晶體管。
在本發(fā)明的其它的較佳的方式中，上述第一MOS晶體管是 n溝道MOS晶體管，上述第二MOS晶體管是p溝道MOS晶體管， p溝道MOS晶體管的個(gè)數(shù)是n溝道晶體管的個(gè)數(shù)的2倍。另外， 取而代之，上述第一MOS晶體管是p溝道MOS晶體管，上述第二MOS晶體管是n溝道MOS晶體管，p溝道MOS晶體管的個(gè)數(shù)是 n溝道晶體管的個(gè)數(shù)的2倍。
根據(jù)本發(fā)明的其它特征，提供一種半導(dǎo)體裝置，具備將至 少兩級(jí)以上的CMOS反相器耦合而成的CMOS反相器耦合電路， 該CMOS反相器具有第一CMOS反相器和第二CMOS反相器，
其中，第一CMOS反相器具有
一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極:帔配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
第一CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的 柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；
第一CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的 漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下 部層上相互連接的方式進(jìn)行布線；
第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及
第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，
第二CMOS反相器具有
一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
第二CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的 柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；
第二CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的
16漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下 部層上相互連接的方式進(jìn)行布線；
第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及
第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，
其中，第一CMOS反相器的輸出端子被連接在第二CMOS 反相器的輸入端子上，
將被連接在第一CMOS反相器的n溝道半導(dǎo)體裝置的源極 擴(kuò)散層上的第一電源供給布線VSS與被連接在第二CMOS反相 器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給布線 VSS在源極擴(kuò)散層上進(jìn)行相互連接，
將被連接在第一CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的 源極擴(kuò)散層上的第二電源供給布線V C C與被連接在第二 C M O S 反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供 給布線VCC在源極擴(kuò)散層上進(jìn)行相互連接。
另外，根據(jù)本發(fā)明的其它特征，提供一種半導(dǎo)體裝置，具 備將至少2行2歹'J以上的CMOS反相器耦合而成的CMOS反相器 耦合電^各，
其中，第l行第2列的CMOS反相器具有
一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
第l行第2列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo) 體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；第1行第2列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo) 體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀
半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；
第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及
第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，
第l行第l列的CMOS反相器具有
一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
第l行第l列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo) 體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；
第l行第1列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo) 體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀 半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；
第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及
第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，
其中，第l行第2列的CMOS反相器的輸出端子被連接在第1 行第1列的CMOS反相器的輸入端子上， 第2行第2列的CMOS反相器具有
一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
18兩個(gè)P溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
第2行第2列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo) 體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；
第2行第2列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo) 體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀 半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；
第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及
第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，
第2行第l列的CMOS反相器具有
一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；
第2行第l列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo) 體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；
第2行第1列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo)
體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀 半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；
第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及
第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，其中，第2行第2列的CMOS反相器的輸出端子被連接在第2 行第l列的CMOS反相器的輸入端子上，
在源極擴(kuò)散層上相互連接有被連接在第l行第2列的 CMOS反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源 供給布線；被連接在第l行第l列的CMOS反相器的n溝道半導(dǎo)體 裝置的源極擴(kuò)散層上的第 一 電源供給布線；被連接在第2行第2 列的C M O S反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第一 電源供給布線；被連接在第2行第l列的CMOS反相器的n溝道半 導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給布線V S S ，
在源極擴(kuò)散層上相互連接有被連接在第l行第2列的 CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二 電源供給布線；被連接在第2行第2列的CMOS反相器的兩個(gè)p溝 道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線；被連接在
第l行第l列的CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò) 散層上的第二電源供給布線；被連接在第2行第1列的CMOS反 相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給 布線。
另外，在本發(fā)明的較佳的方式中，n溝道半導(dǎo)體裝置或者n 溝道MOS晶體管在上述半導(dǎo)體裝置中使用，具有漏極、柵極、 源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的 構(gòu)造，在柵極的上下方形成絕緣膜層，在島狀半導(dǎo)體下部層上， 多晶硅布線包圍漏極擴(kuò)散層的一部分，漏極擴(kuò)散層、多晶硅布 線、柵極、源極擴(kuò)散層具有自對(duì)準(zhǔn)硅化物化的構(gòu)造，在源極擴(kuò) 散層上形成金屬布線。
另外，在本發(fā)明的其它的較佳的方式中，p溝道半導(dǎo)體裝 置或者p溝道MOS晶體管在上述半導(dǎo)體裝置中使用，具有漏極、 柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造，在柵極的上下方形成絕緣膜層，在島狀半導(dǎo)體下 部層上，多晶硅布線包圍漏極擴(kuò)散層的一部分，漏極擴(kuò)散層、 多晶硅布線、柵極、源極擴(kuò)散層具有自對(duì)準(zhǔn)硅化物化的構(gòu)造， 在源極擴(kuò)散層上形成金屬布線。 發(fā)明的效果
在使用了以往的SGT的兩級(jí)CMOS反相器中，使用第 一電 源電壓Vss和第二電源電壓Vcc經(jīng)由接點(diǎn)被提供給硅襯底的擴(kuò)散 層的SGT。即，nMOS SGT、 pMOS SGT的電源供給布線被配置 在斥冊(cè)極區(qū)域的下部的 一方。
與此相對(duì)地，在本發(fā)明中，具有從nMOSSGT、 pMOS SGT 兩者的上方提供的第 一 電源供給布線Vss和第二電源供給布線 Vcc,具有被連接在第一反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散 層上的第 一 電源供給布線Vss、被連接在第二反相器的n溝道半 導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給布線V s s 、被連接在第 一反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源 供給布線Vcc、以及被連接在第二反相器的兩個(gè)p溝道半導(dǎo)體裝 置的源極擴(kuò)散層上的第二電源供給布線Vcc,因此能夠?qū)崿F(xiàn)第 一電源供給布線Vss和第二電源供給布線Vcc的面積減少、且由 使用了 SGT的高集成的CMOS反相器耦合電路構(gòu)成的半導(dǎo)體裝 置。
另外，具有從nMOS SGT、 pMOS SGT兩者的上方提供的第 一電源供給布線Vss、第二電源供給布線Vcc,具有被連接在第 一反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給 布線Vss、被連接在第二反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散 層上的第 一 電源供給布線V s s 、被連接在第 一 反相器的兩個(gè)p溝 道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線Vcc、以及 被連接在第二反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上
21的第二電源供給布線V c c ,因此能夠?qū)崿F(xiàn)第 一 電源供給布線V s s
和第二電源供給布線Vcc的電阻降低、且由使用了 SGT的高速的 CMOS反相器耦合電路構(gòu)成的半導(dǎo)體裝置。
由于具有以將n溝道半導(dǎo)體裝置的漏極擴(kuò)散層與p溝道半
進(jìn)行布線的輸出端子布線，因此不需要用于連接n溝道半導(dǎo)體裝 置的漏極擴(kuò)散層與金屬布線的接點(diǎn)、用于連接p溝道半導(dǎo)體裝置 的漏極擴(kuò)散層與金屬布線的接點(diǎn)、以及用于連接各個(gè)接點(diǎn)的金 屬布線，能夠?qū)崿F(xiàn)由使用了 SGT的高集成的CMOS反相器耦合 電路構(gòu)成的半導(dǎo)體裝置。


圖l(a)是表示使用了以往的SGT的二級(jí)CMOS反相器的圖。 圖l(b)是表示圖l(a)的CMOS反相器的等效電路的圖。 圖l(c)是表示圖1(a)的CMOS反相器的A-A，截面圖的圖。 圖l(d)是表示圖l(a)的CMOS反相器的B-B，截面圖的圖。 圖l(e)是表示圖l(a)的CMOS反相器的C-C，截面圖的圖。 圖2是本發(fā)明所涉及的半導(dǎo)體裝置的布局。 圖3是與本發(fā)明所涉及的半導(dǎo)體裝置的圖l中的X-X，截面
圖對(duì)應(yīng)的截面圖。
圖4是與本發(fā)明所涉及的半導(dǎo)體裝置的圖l中的Y廣Y、截面
圖對(duì)應(yīng)的截面圖。
圖5是與本發(fā)明所涉及的半導(dǎo)體裝置的圖1中的Y廠Y，2截面
圖對(duì)應(yīng)的截面圖。
圖6是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ，截
面工序圖。
圖7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，！截面工序圖。
圖8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y'2 截面工序圖。
圖9是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ，截
面工序圖。
圖IO是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，！
截面工序圖。
圖11是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖12是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖13是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y「Y，i 截面工序圖。
圖14是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖15是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖16是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y， i 截面工序圖。
圖17是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖18是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖19是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y! - Y ，! 截面工序圖。
圖2 0是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。圖2 1是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖22是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、 截面工序圖。
圖23是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖2 4是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖25是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i 截面工序圖。
圖2 6是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖2 7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖28是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i 截面工序圖。
圖29是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y'2 截面工序圖。
圖30是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖31是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、 截面工序圖。
圖32是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖33是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖34是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i
24截面工序圖。
圖35是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖3 6是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖37是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，t 截面工序圖。
圖3 8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖3 9是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖40是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、 截面工序圖。
圖41是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖42是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖43是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i 截面工序圖。
圖44是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖4 5是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖46是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y「Y，, 截面工序圖。
圖47是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。圖4 8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖49是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y,-Y，i 截面工序圖。
圖50是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖51是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖5 2是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y, - Y ，! 截面工序圖。
圖53是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y'2 截面工序圖。
圖5 4是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖55是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y， i 截面工序圖。
圖5 6是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖5 7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖5 8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y! - Y ， i 截面工序圖。
圖59是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖6 0是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖61是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、
26圖62是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖6 3是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ，
截面工序圖。
圖64是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，! 截面工序圖。
圖65是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖66是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖6 7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y i - Y ， i 截面工序圖。
圖68是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖6 9是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖70是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、 截面工序圖。
圖71是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖7 2是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖73是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i 截面工序圖。
圖74是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。圖75是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖76是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、 截面工序圖。
圖77是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖7 8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖79是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y， j 截面工序圖。
圖80是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y'2 截面工序圖。
圖81是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖82是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y， i 截面工序圖。
圖83是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖8 4是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖85是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i 截面工序圖。
圖86是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖87是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖88是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i截面工序圖。
圖89是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖9 0是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ，
截面工序圖。
圖91是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，i 截面工序圖。
圖92是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖93是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖94是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y，！ 截面工序圖。
圖95是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y2-Y，2 截面工序圖。
圖96是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖97是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y， i 截面工序圖。
圖9 8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y 2 - Y ， 2 截面工序圖。
圖9 9是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖10 0是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖101是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
29圖1 0 2是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖103是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Yi-Y、截面工序圖。
圖104是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
圖105是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖106是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖107是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖108是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖109是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖IIO是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
圖111是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖112是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖113是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
圖114是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖115是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、截面工序圖。
圖116是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖117是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖118是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖119是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖120是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖121是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y，！截面工序圖。
圖12 2是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖123是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖124是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖125是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
圖12 6是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖12 7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖128是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y2-Y，2截面工序圖。圖129是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖130是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖131是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y2-Y，2截面工序圖。
圖132是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖133是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖134是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖135是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖136是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖13 7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
圖13 8是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖13 9是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖140是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廠Y，2截面工序圖。
圖141是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖142是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的Y廣Y、截面工序圖。
圖143是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖144是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X-X， 截面工序圖。
圖145是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖146是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y2-Y、截面工序圖。
圖14 7是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖148是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖149是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y2-Y，2截面工序圖。
圖15 0是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的X - X ， 截面工序圖。
圖151是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的 Y廣Y、截面工序圖。
圖152是表示本發(fā)明所涉及的半導(dǎo)體裝置的制造例的
Y2-Y，2截面工序圖。
圖153是本發(fā)明所涉及的半導(dǎo)體裝置的布局
圖154是與本發(fā)明所涉及的半導(dǎo)體裝置的圖 截面圖對(duì)應(yīng)的截面圖。
圖155是與本發(fā)明所涉及的半導(dǎo)體裝置的圖 截面圖對(duì)應(yīng)的截面圖。
圖156是與本發(fā)明所涉及的半導(dǎo)體裝置的圖
153中的X廣X、 153中的X廠X，2 153中的X3-X'3
33截面圖對(duì)應(yīng)的截面圖。
圖157是與本發(fā)明所涉及的半導(dǎo)體裝置的圖153中的Y「Y、 截面圖對(duì)應(yīng)的截面圖。
圖158是與本發(fā)明所涉及的半導(dǎo)體裝置的圖153中的Y廠Y，2 截面圖對(duì)應(yīng)的截面圖。
附圖標(biāo)記說明
01: pMOS SGT; 02: pMOS SGT; 03: nMOS SGT; 04: pMOS SGT; 05: pMOS SGT; 06: nMOS SGT; 07: nMOS SGT; 08:氧化硅膜；09:島狀半導(dǎo)體下部層的輸出端子布線；10: 漏極擴(kuò)散層；11:島狀半導(dǎo)體層；12:源極擴(kuò)散層；13:柵極； 14:漏極擴(kuò)散層；15:島狀半導(dǎo)體層；16:源極擴(kuò)散層；17: 漏極擴(kuò)散層；18:島狀半導(dǎo)體層；19:源極擴(kuò)散層；20:第一 電源供給布線Vss; 21:第二電源供給布線Vcc; 22:島狀半導(dǎo) 體下部層的輸出端子布線；23:漏極擴(kuò)散層；24:島狀半導(dǎo)體 層；25:源極擴(kuò)散層；26:柵極；27:漏極擴(kuò)散層；28:島狀 半導(dǎo)體層；29:源極擴(kuò)散層；30:漏極擴(kuò)散層；31:島狀半導(dǎo) 體層；32:源極擴(kuò)散層；33:第二電源供給布線Vcc; 34:接 點(diǎn)；100:石圭；101:氧化膜；102: p型硅；103: p型硅；104: n型硅；105: n型硅；106: n型硅；107: n型硅；108:氮化膜； 109:多晶硅；110:氮化膜側(cè)壁隔板；111:氮化膜側(cè)壁隔板； 112:氮化膜側(cè)壁隔板；113:氮化膜側(cè)壁隔板；114:氮化膜側(cè) 壁隔板；115:氮化膜側(cè)壁隔板；；116:多晶硅；117:氧化膜； 118:氮化膜；119:柵極氧化膜；120:柵極氧化膜；121:柵 極氧化膜；122:柵極氧化膜；123:柵極氧化膜；124:柵極氧 化膜；125:多晶硅；126:氮化膜；127:氧化膜；128:柵極 與島狀半導(dǎo)體下部層之間的接點(diǎn)；129:金屬；130:氧化膜； 131:接點(diǎn)；132:接點(diǎn)；133:接點(diǎn)；134:接點(diǎn)；135:接點(diǎn)；136:接點(diǎn)；137:金屬；138:氧化膜；201:氧化硅膜；202: 島狀半導(dǎo)體下部層的輸出端子布線；203:漏極擴(kuò)散層；204: 島狀半導(dǎo)體層；205:源極擴(kuò)散層；206:柵極；207:漏極擴(kuò)散 層；208:島狀半導(dǎo)體層；209:源極擴(kuò)散層；210:漏極擴(kuò)散層； 211:島狀半導(dǎo)體層；212:源極擴(kuò)散層；213:第一電源供給布 線Vss; 214:第二電源供給布線Vcc; 215:島狀半導(dǎo)體下部層 的輸出端子布線；216:漏極擴(kuò)散層；217:島狀半導(dǎo)體層；218: 源極擴(kuò)散層；219:才冊(cè)極；220:漏極擴(kuò)散層；221:島狀半導(dǎo)體 層；222:源極擴(kuò)散層；223:漏極擴(kuò)散層；224:島狀半導(dǎo)體層； 225:源極擴(kuò)散層；226:第二電源供給布線Vcc; 227:接點(diǎn)； 302:島狀半導(dǎo)體下部層的輸出端子布線；303:漏極擴(kuò)散層； 304:島狀半導(dǎo)體層；305:源極擴(kuò)散層；306:柵極；307:漏 極擴(kuò)散層；308:島狀半導(dǎo)體層；309:源極擴(kuò)散層；310:漏極 擴(kuò)散層；311:島狀半導(dǎo)體層；312:源極擴(kuò)散層；315:島狀半 導(dǎo)體下部層的輸出端子布線；316:漏極擴(kuò)散層；317:島狀半 導(dǎo)體層；318:源極擴(kuò)散層；319:柵極；320:漏極擴(kuò)散層；321: 島狀半導(dǎo)體層；322:源極擴(kuò)散層；323:漏極擴(kuò)散層；324:島 狀半導(dǎo)體層；325:源極擴(kuò)散層；327:接點(diǎn)；402:島狀半導(dǎo)體 下部層的輸出端子布線；403:漏極擴(kuò)散層；404:島狀半導(dǎo)體 層；405:源極擴(kuò)散層；406:柵極；407:漏極擴(kuò)散層；408: 島狀半導(dǎo)體層；409:源極擴(kuò)散層；410:漏極擴(kuò)散層；411:島 狀半導(dǎo)體層；412:源極擴(kuò)散層；415:島狀半導(dǎo)體下部層的輸 出端子布線；416:漏極擴(kuò)散層；417:島狀半導(dǎo)體層；418:源 極擴(kuò)散層；419:柵極；420:漏極擴(kuò)散層；421:島狀半導(dǎo)體層； 422:源極擴(kuò)散層；423:漏極擴(kuò)散層；424:島狀半導(dǎo)體層；425: 源極擴(kuò)散層；427:接點(diǎn)。
3具體實(shí)施例方式
下面，根據(jù)附圖所示的實(shí)施方式來記述本發(fā)明。此外，本
發(fā)明并不限定于此。特別地，假設(shè)MOS晶體管中包括由硅柵構(gòu) 成的晶體管。
分別在圖2、圖3、圖4、圖5中示出本發(fā)明所涉及的半導(dǎo)體 裝置的布局和截面構(gòu)造。在本實(shí)施例中，在氧化硅膜08上形成 島狀半導(dǎo)體下部層的輸出端子布線22、以及漏極擴(kuò)散層23,在 其上形成島狀半導(dǎo)體層24,在該島狀半導(dǎo)體層24的上部形成源 極擴(kuò)散層25,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道 區(qū)域上形成通過柵極絕緣膜形成的柵極2 6,從而形成n溝道半導(dǎo) 體裝置(n溝道MOS晶體管)。另外，在氧化硅膜08上形成島狀半 導(dǎo)體下部布線22、以及漏極擴(kuò)散層27、 30,在其上形成島狀半 導(dǎo)體層28、 31,在該島狀半導(dǎo)體層28、 31的上部形成源極擴(kuò)散 層29、 32,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū) 域上形成通過柵極絕緣膜形成的柵極26，從而形成p溝道半導(dǎo)體 裝置(p溝道MOS晶體管)。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n 溝道半導(dǎo)體裝置形成第一反相器。
另外，在氧化硅膜08上形成島狀半導(dǎo)體下部層的輸出端子 布線09、以及漏極擴(kuò)散層IO,在其上形成島狀半導(dǎo)體層ll,在 該島狀半導(dǎo)體層11的上部形成源極擴(kuò)散層12，在由濕極擴(kuò)散層 與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣膜形 成的柵極13,從而形成n溝道半導(dǎo)體裝置。另外，在氧化硅膜08 上形成島狀半導(dǎo)體下部布線09、以及漏極擴(kuò)散層14、 17,在其 上形成島狀半導(dǎo)體層15、 18，在該島狀半導(dǎo)體層15、 18的上部 形成源極擴(kuò)散層16、 19,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的 側(cè)壁的溝道區(qū)域上形成通過柵極絕緣膜形成的柵極13,從而形 成p溝道半導(dǎo)體裝置。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置形成第二反相器。
在n溝道半導(dǎo)體裝置的源極擴(kuò)散層12、 25上形成第一電源 供給布線V s s 2 0 ，在第 一 反相器的p溝道半導(dǎo)體裝置的源極擴(kuò)散 層29、 32上形成第二電源供給布線Vcc 33。在第二反相器的p 溝道半導(dǎo)體裝置的源極擴(kuò)散層16、 19上形成第二電源供給布線 Vcc21。
柵極13成為第二反相器的輸入端子線。為了連接?xùn)艠O13和 第 一反相器的下部層的輸出端子布線22而形成接點(diǎn)34。此外， 接點(diǎn)34被配置在氧化硅膜08與第一電源供給布線Vss 20之間。 即，接點(diǎn)34被配置成與第一電源供給布線Vss 20的至少一部分 上下重疊，能夠減少布線所需的面積，實(shí)現(xiàn)高集成化(參照?qǐng)D2)。
此外，在上述的例子中，第一反相器和第二反相器構(gòu)成為 分別具有兩個(gè)p溝道MOS晶體管，但是也可以如分別具有一個(gè)p 溝道MOS晶體管那樣地構(gòu)成反相器。并且，在這種情況下，也 可以是將n個(gè)(n為3以上)由 一 個(gè)p溝道MOS晶體管構(gòu)成的CMOS 反相器耦合而成的電路。具體地i兌，在對(duì)于襯底將n個(gè)CMOS反 相器排成 一 列時(shí)，優(yōu)選為將第n-1個(gè)CMOS反相器的p溝道MOS 晶體管與第n個(gè)CMOS反相器的p溝道MOS晶體管相鄰地排列， 將第n個(gè)CMOS反相器的n溝道MOS晶體管與第n+l個(gè)CMOS反 相器的n溝道MOS晶體管相鄰地排列。通過進(jìn)行這種排列，作 為整個(gè)電路的結(jié)構(gòu)，將p溝道MOS晶體管和n溝道MOS晶體管分 別每兩個(gè)相鄰地排列，能夠縮短第一和第二電源供給布線，能 夠降低從電源供給布線產(chǎn)生的電阻。
另外，在圖2至圖5的兩個(gè)CMOS反相器的排列以及上述的n 個(gè)CMOS反相器的排列中，也可以將p溝道MOS晶體管和n溝道 MOS晶體管替換而分別構(gòu)成多個(gè)反相器。
另外，在上述說明中，也可以將CMOS反相器對(duì)于襯底排成一行n個(gè)，對(duì)于襯底排列m行(m為2以上)。在這種情況下，優(yōu) 選為將各個(gè)CMOS反相器的p溝道MOS晶體管用的電源供給布 線分別在源極擴(kuò)散層上相互連接，將各個(gè)C M O S反相器的n溝道 M O S晶體管用的電源供給布線分別在源極擴(kuò)散層上相互連接。 通過進(jìn)行上述排列，作為整個(gè)電路的結(jié)構(gòu)，使得p溝道MOS晶 體管和n溝道MOS晶體管分別沿行方向相鄰地排列，能夠縮短 第 一和第二電源供給布線，能夠降低從電源供給布線產(chǎn)生的電阻。
實(shí)施例
下面，參照?qǐng)D6~圖152說明用于形成本發(fā)明所涉及的半導(dǎo) 體裝置的構(gòu)造的制造工序的 一 例。圖6是在氧化硅膜上形成硅 100、硅10(^皮氧化而形成氧化膜101的SOPH"底的X-X，截面圖。 另外，圖7是Y廣Y、截面圖，圖8是Y2-Y，2截面圖。X-X，截面是 與圖3對(duì)應(yīng)的截面，Y廠Y、截面是與圖4對(duì)應(yīng)的截面，Y2-Y，2截 面是與圖5對(duì)應(yīng)的截面。
以抗蝕劑為纟務(wù)才莫，通過反應(yīng)性離子對(duì)石圭100進(jìn)行蝕刻從而 形成硅柱。之后，進(jìn)行氧化，形成用于形成p型硅的抗蝕劑(圖 9(X-X，)、圖10(Y廠Y、)、圖11(Y2—Y，2))。
利用離子注入法等注入硼，形成p型硅102、 103(圖 12(X-X，)、圖13(Y廣Y、)、圖14(Y2-Y，2))。
隔離抗蝕劑而形成用于形成n型硅的抗蝕劑(圖15(X-X，)、 圖16(Y廣Y、)、圖17(Y2—Y，2))。
利用離子注入法等注入磷，形成n型硅104、 105、 106、 107(圖 18(X-X，)、圖19(Y廣Y、)、圖20(Y廠Y，2))。
使抗蝕劑剝離，進(jìn)行加熱工序，使雜質(zhì)離子化(圖21(X-X，)、 圖22(Y廣Y、)、圖23(Y廠Y，2))。
使氮化膜10 8堆積，在利用C M P平坦化之后進(jìn)行蝕刻(圖
3824(X-X，)、圖25(Y廣Y、)、圖26(Y2-Y，2))。
使多晶硅109堆積，在利用CMP平坦化之后進(jìn)行蝕刻(圖 27(X—X，)、圖28(Y廣Y，!)、圖29(Y2—Y，2))。
堆積氮化膜，并呈側(cè)壁隔板狀地殘留在島狀半導(dǎo)體側(cè)壁上 的IIO、 111、 112、 113、 114、 115(圖30(X—X，)、圖31(Y廣Y、)、 圖32(Y廠Y，2))。
對(duì)多晶硅進(jìn)行蝕刻(圖33(X-X，)、圖34(Y廣Y、)、圖 35(Y2-Y，2))。
對(duì)氧化膜進(jìn)行蝕刻(圖36(X-X，)、圖37(Y!-Y，!)、圖 38(Y2-Y,2))。
堆積多晶硅116，在利用CMP平坦化之后進(jìn)行蝕刻(圖 39(X—X，)、圖40(Y廣Y、)、圖41(Y廠Y，2))。
對(duì)氮化膜進(jìn)行蝕刻(圖42(X-X，)、圖43(Y廣Y，i)、圖 44(Y2-Y，2))。
形成用于形成島狀半導(dǎo)體下部層的輸出端子布線的抗蝕 劑(圖45(X—X，)、圖46(Y廣Y、)、圖47(Y2—Y，2))。
對(duì)多晶硅進(jìn)行蝕刻，形成島狀半導(dǎo)體下部層的輸出端子布 線09、 22(圖48(X-X，)、圖49(Y廣Y、)、圖50(Y2—Y，2))。
使抗蝕劑剝離(圖51(X-X，)、圖52(Y廣Y、)、圖53(Y2-Y，2))。
使氧化膜117堆積，在利用C M P平坦化之后進(jìn)行蝕刻(圖 54(X—X，)、圖55(Y廣Y，丄)、圖56(Y2—Y，2))。
使氮化膜118堆積，在利用C M P平坦化之后進(jìn)行蝕刻(圖 57(X-X，)、圖58(Y廣Y、)、圖59(Y2-Y，2))。
進(jìn)行氧化，形成柵極絕緣膜119、 120、 121、 122、 123、 124(圖60(X-X，)、圖61(Y廣Y'0、圖62(Y2-Y，2))。
使多晶硅125堆積，在利用CMP平坦化之后進(jìn)行蝕刻(圖 63(X—X，)、圖64(Y廣Y，0、圖65(Y2-Y，2))。使氮化膜126堆積，在利用CMP平坦化之后進(jìn)行蝕刻(圖
66(X-X，)、圖67(Y廣Y、)、圖68(Y2-Y，2))。
形成用于形成輸入端子線、即柵極13、 26的抗蝕劑(圖
69(X-X，)、圖70(Y廠Y，0、圖71(Y2-Y，2))。
對(duì)氮化膜、多晶硅、氮化膜進(jìn)行蝕刻，形成輸入端子線、
即柵極13、 26(圖72(X-X，)、圖73(Y廣Y、)、圖74(Y2_Y，2))。
使抗蝕劑剝離(圖75(X-X，)、圖76(Y廣Y、)、圖77(Y2-Y，2))。 使氧化膜127堆積，在利用CMP平坦化之后進(jìn)行蝕刻(圖
78(X-X，)、圖79(Y廣Y、)、圖80(Y2—Y，2))。
形成用于形成柵極與島狀半導(dǎo)體下部層之間的接點(diǎn)的抗
蝕劑(圖81(X—X，)、圖82(Y廣Y，!)、圖83(Y2—Y，2))。
對(duì)氧化膜進(jìn)行蝕刻，形成柵極與島狀半導(dǎo)體下部層之間的
接點(diǎn)128(圖84(X—X，)、圖85(Y廣Y、)、圖86(Y2-Y,2))。
使抗蝕劑剝離(圖87(X-X，)、圖88(Y廣Y'0、圖89(Y2-Y，2))。 使多晶硅堆積，在利用CMP平坦化之后進(jìn)行蝕刻，由此形
成柵極與島狀半導(dǎo)體下部層之間的接點(diǎn)34(圖90(X-X，)、圖
91(Y廣Y，O、圖92(Y2-Y，2))。
使氧化膜剝離(圖93(X-X，)、圖94(Y廣Y、)、圖95(Y2_Y，2))。 進(jìn)行氧化(圖96(X-X，)、圖97(Y廣Y、)、圖98(Y2-Y，2))。 形成用于形成n溝道半導(dǎo)體裝置的漏極擴(kuò)散層、源極擴(kuò)散
層的抗蝕劑(圖99(X-X，)、圖100(Y廣Y，i)、圖101(Y2-Y，2))。
利用離子注入法等注入砷，形成漏極擴(kuò)散層IO、 23、源極
擴(kuò)散層12、 25(圖102(X-X，)、圖103(Y廣Y、)、圖104(Y2—Y，2))。
形成用于形成p溝道半導(dǎo)體裝置的漏極擴(kuò)散層、源極擴(kuò)散 層的抗蝕劑(圖105(X-X，)、圖106(Y廣Y、)、圖107(Y2-Y，2))。
利用離子注入法等注入硼，形成漏極擴(kuò)散層14、 17、 27、 30、源極擴(kuò)散層16、 19、 29、 32(圖108(X-X，)、圖109(Y廣Y、)、
40圖110(Y2-Y，2》。
使氧化膜剝離，進(jìn)行加熱工序，使雜質(zhì)離子化(圖
lll(X-X，)、圖112(Y廣Y、)、圖113(Y2—Y，2))。
使氧化膜剝離(圖114(X-X，)、圖115(Y廣Y，！)、圖 116(Y2-Y，2))。
利用濺射、CVD來使鈷、鎳等金屬129堆積(圖117(X-X，)、 圖118(Y廣Y，O、圖119(Y2—Y，2))。
進(jìn)行加熱工序，使金屬與硅發(fā)生反應(yīng)而形成自對(duì)準(zhǔn)硅化物 (salicide)(圖120(X-X，)、圖121(Y廠Y'!)、圖122(Y2_Y，2))。
對(duì)與硅沒有反應(yīng)的金屬進(jìn)行蝕刻(圖123(X-X，)、圖 124(Y廣Y、)、圖125(Y2-Y，2))。
使氧化膜130堆積，在利用CMP平坦化之后進(jìn)行蝕刻(圖 126(X—X,)、圖127(Y廣Y，O、圖128(Y2—Y，2))。
形成用于形成連接n溝道半導(dǎo)體裝置的源極擴(kuò)散層12、 25 和第一電源供給布線Vss 20的接點(diǎn)、用于形成連接第一反相器 的p溝道半導(dǎo)體裝置的源極擴(kuò)散層29、 32和第二電源供給布線 Vcc33的接點(diǎn)的抗蝕劑，形成用于形成連接第二反相器的p溝道 半導(dǎo)體裝置的源極擴(kuò)散層16、 19和第二電源供給布線Vcc 21的 接點(diǎn)的抗蝕劑(圖129(X-X，)、圖130(Y廣Y、)、圖131(Y2-Y，2))。
對(duì)氧化膜進(jìn)行蝕刻，形成用于連接n溝道半導(dǎo)體裝置的源 極擴(kuò)散層12、 25和第一電源供給布線Vss 20的接點(diǎn)133、 134, 形成用于連接第一反相器的p溝道半導(dǎo)體裝置的源極擴(kuò)散層29、 32和第二電源供給布線Vcc 33的接點(diǎn)135、 136,形成用于連接 第二反相器的p溝道半導(dǎo)體裝置的源極擴(kuò)散層16、 19和第二電源 供給布線Vcc21的接點(diǎn)132、 131(圖132(X-X，)、圖133(Y「Y、)、 圖134(Y2-Y，2))。
使抗蝕劑剝離(圖135(X-X，)、圖136(Y「Y、)、圖137(Y2-Y，2))。
使金屬137堆積，利用CMP平坦化(圖138(X-X，)、圖 139(Y廣Y，O、圖140(Y2-Y，2))。
形成用于形成第一電源供給布線Vss 20、第二電源供給布 線Vcc21、 33的抗蝕劑(圖141(X—X，)、圖142(Y「Y，i)、圖 143(Y2-Y'2))。
對(duì)金屬進(jìn)行蝕刻，形成第一電源供給布線Vss 20，形成第 二電源供給布線Vcc 21、 33(圖144(X-X，)、圖145(Y廠Y、)、圖 146(Y2-Y,2))。
使抗蝕劑剝離(圖147(X-X，)、圖148(Y廠Y、)、圖 149(Y2-Y，2))。
使氧化膜138堆積，利用CMP平坦化(圖150(X-X，)、圖 151(Y廣Y、)、圖152(Y2-Y，2))。
另外，在實(shí)施例中，示出了將CMOS反相器配置成l行 (row)2列(column)的CMOS反相器耦合電路，但是也可以如圖 153所示那樣配置成2行2列以上。圖153針對(duì)上述的m行(m為2 以上)的電路，作為具體例，示出了將CMOS反相器配置成3行2 列的CMOS反相器耦合電路。此外，在此，示出了一個(gè)CMOS 反相器在列方向上具有兩個(gè)p溝道MOS晶體管(p溝道半導(dǎo)體裝 置)的情況的例子，但是CMOS反相器在列方向上的p溝道MOS 晶體管的數(shù)量也可以是一個(gè)。另外，也可以在列方向上排列三 個(gè)以上具有該一個(gè)p溝道MOS晶體管的CMOS反相器。另外，圖 154是X廣X，！截面圖，圖155是X廠X，2截面圖，圖156是X廠X，3 截面圖，圖157是Y廠Y、截面圖，圖158是Y廠Y，2截面圖。
在本實(shí)施例中，在氧化硅膜201上形成島狀半導(dǎo)體下部層 的輸出端子布線215、和漏極擴(kuò)散層216,在其上形成島狀半導(dǎo) 體層2H,在該島狀半導(dǎo)體層217的上部形成源極擴(kuò)散層218,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過
柵極絕緣膜形成的柵極219,從而形成n溝道半導(dǎo)體裝置。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線215、和漏極擴(kuò)散層220、 223，在其上形成島狀半導(dǎo)體層
221、 224，在該島狀半導(dǎo)體層221、 224的上部形成源4l擴(kuò)散層
222、 225,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū) 域上形成通過斥冊(cè)極絕緣膜形成的柵極219 ，從而形成p溝道半導(dǎo) 體裝置。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置 形成第3行第2列的反相器。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線202、和漏極擴(kuò)散層203,在其上形成島狀半導(dǎo)體層204, 在該島狀半導(dǎo)體層204的上部形成源極擴(kuò)散層205，在由漏極擴(kuò) 散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣 膜形成的柵極206，從而形成n溝道半導(dǎo)體裝置。
另夕卜，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端子 布線202、和漏極擴(kuò)散層207、210，在其上形成島狀半導(dǎo)體層208、
211, 在該島狀半導(dǎo)體層208、 211的上部形成源極擴(kuò)散層209、
212, 在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形 成通過柵極絕纟彖膜形成的柵極206,從而形成p溝道半導(dǎo)體裝置。 由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置形成第3 行第l列的反相器。
柵極206成為第3行第1列的反相器的輸入端子線。為了連 接?xùn)艠O206和第3行第2列的反相器的下部層的輸出端子布線215 而形成接點(diǎn)227。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線315、和漏極擴(kuò)散層316,在其上形成島狀半導(dǎo)體層317， 在該島狀半導(dǎo)體層317的上部形成源極擴(kuò)散層318,在由漏極擴(kuò)
43散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣
膜形成的柵極319,從而形成n溝道半導(dǎo)體裝置。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線315、和漏極擴(kuò)散層320、 323,在其上形成島狀半導(dǎo)體層
321、 324,在該島狀半導(dǎo)體層321、 324的上部形成源極擴(kuò)散層
322、 325，在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū) 域上形成通過柵才及絕緣膜形成的柵極319 ，從而形成p溝道半導(dǎo) 體裝置。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置 形成第2行第2列的反相器。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線302、和漏極擴(kuò)散層303，在其上形成島狀半導(dǎo)體層304， 在該島狀半導(dǎo)體層304的上部形成源極擴(kuò)散層305,在由漏極擴(kuò) 散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣 膜形成的柵極306，從而形成n溝道半導(dǎo)體裝置。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線302、和漏極擴(kuò)散層307、 310,在其上形成島狀半導(dǎo)體層
308、 311，在該島狀半導(dǎo)體層308、 311的上部形成源極擴(kuò)散層
309、 312,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū) 域上形成通過柵極絕緣膜形成的柵極306,從而形成p溝道半導(dǎo) 體裝置。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置 形成第2行第1列的反相器。
柵極306成為第2行第l列的反相器的輸入端子線。為了連 接?xùn)艠O306和第2行第2列的反相器的下部層的輸出端子布線315 而形成接點(diǎn)327。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線415、和漏極擴(kuò)散層416,在其上形成島狀半導(dǎo)體層417, 在該島狀半導(dǎo)體層417的上部形成源極擴(kuò)散層418，在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣
膜形成的柵極419,從而形成n溝道半導(dǎo)體裝置。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線415、和漏極擴(kuò)散層420、 423,在其上形成島狀半導(dǎo)體層
421、 424,在該島狀半導(dǎo)體層421、 424的上部形成源極擴(kuò)散層
422、 425,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū) 域上形成通過柵極絕緣膜形成的柵極419,從而形成p溝道半導(dǎo) 體裝置。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置 形成第1行第2列的反相器。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線402、和漏極擴(kuò)散層403，在其上形成島狀半導(dǎo)體層404， 在該島狀半導(dǎo)體層404的上部形成源極擴(kuò)散層4 0 5,在由漏極擴(kuò) 散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣 膜形成的柵極406,從而形成n溝道半導(dǎo)體裝置。
另外，在氧化硅膜201上形成島狀半導(dǎo)體下部層的輸出端 子布線402、和漏極擴(kuò)散層407、 410,在其上形成島狀半導(dǎo)體層
408、 411，在該島狀半導(dǎo)體層408、 411的上部形成源極擴(kuò)散層
409、 412,在由漏極擴(kuò)散層與源極擴(kuò)散層夾著的側(cè)壁的溝道區(qū) 域上形成通過柵極絕緣膜形成的柵極406,從而形成p溝道半導(dǎo) 體裝置。由上述兩個(gè)p溝道半導(dǎo)體裝置和一個(gè)n溝道半導(dǎo)體裝置 形成第l行第l列的反相器。
柵極406成為第l行第l列的反相器的輸入端子線。為了連 接?xùn)艠O406和第l行第2列的反相器的下部層的輸出端子布線415 而形成接點(diǎn)427。
在n溝道半導(dǎo)體裝置的源極擴(kuò)散層205、 218、 305、 318、 405、 418上形成第一電源供給布線Vss 213,
在第3行第2列、第2行第2列、第l行第2列的反相器的p溝道半導(dǎo)體裝置的源才及擴(kuò)散層222、 225、 322、 325、 422、 425上形 成第二電源供給布線Vcc 226。
在第3行第1列、第2行第1列、第l行第l列的反相器的p溝道 半導(dǎo)體裝置的源極擴(kuò)散層209、 212、 309、 312、 409、 412上形 成第二電源供給布線Vcc 214。
如上所述，在使用以往的SGT的兩級(jí)CMOS反相器中，使 用第 一 電源電壓Vss和第二電源電壓Vcc經(jīng)由接點(diǎn)而提供給硅襯 底的擴(kuò)散層的SGT。即，nMOSSGT、 pMOS SGT的電源供給布 線被配置在柵極區(qū)域的下部的 一 方。
與此相對(duì)地，在本發(fā)明中，具有從nMOSSGT、 pMOS SGT 兩者的上方提供的第 一 電源供給布線Vss和第二電源供給布線 Vcc,
具有連接在第 一 反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層 上的第一電源供給布線Vss、連接在第二反相器的n溝道半導(dǎo)體 裝置的源極擴(kuò)散層上的第 一 電源供給布線Vss、連接在第 一反相 器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布 線Vcc、以及連接在第二反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極 擴(kuò)散層上的第二電源供給布線Vcc,
因此，能夠?qū)崿F(xiàn)一種第 一 電源供給布線Vss和第二電源供給 布線Vcc的面積減少、且由使用了 SGT的高集成的CMOS反相器 耦合電路構(gòu)成的半導(dǎo)體裝置。
另外，具有從nMOSSGT、 pMOS SGT兩者的上方提供的第 一電源供給布線Vss、第二電源供給布線Vcc,
具有連接在第一反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層 上的第一電源供給布線Vss、連接在第二反相器的n溝道半導(dǎo)體 裝置的源極擴(kuò)散層上的第一電源供給布線Vss、連接在第一反相 器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線V c c 、以及連接在第二反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極 擴(kuò)散層上的第二電源供給布線Vcc，
因此，能夠?qū)崿F(xiàn) 一 種第 一 電源供給布線V s s和第二電源供給
布線Vcc的電阻降低、且由使用了 SGT的高速的CMOS反相器耦 合電路構(gòu)成的半導(dǎo)體裝置。
由于具有進(jìn)行布線使得n溝道半導(dǎo)體裝置的漏極擴(kuò)散層與 p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上相互連 接的輸出端子布線，因此不需要為了連接n溝道半導(dǎo)體裝置的漏 極擴(kuò)散層和金屬布線而使用的接點(diǎn)、為了連接p溝道半導(dǎo)體裝置 的漏極擴(kuò)散層和金屬布線而使用的接點(diǎn)、以及用于連接各個(gè)接 點(diǎn)的金屬布線，能夠?qū)崿F(xiàn)由使用了 SGT的高集成的CMOS反相 器耦合電路構(gòu)成的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備將n個(gè)(n為2以上)CMOS反相器耦合而成的CMOS反相器耦合電路，其特征在于，上述n個(gè)CMOS反相器各自具有第一導(dǎo)電型溝道的第一MOS晶體管，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；與上述第一導(dǎo)電型溝道不同的第二導(dǎo)電型溝道的第二MOS晶體管，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；CMOS反相器的輸入端子，其以將上述第一MOS晶體管的柵極與上述第二MOS晶體管的柵極相互連接的方式進(jìn)行布線；CMOS反相器的輸出端子，其以將上述第一MOS晶體管的漏極擴(kuò)散層與上述第二MOS晶體管的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；上述第一MOS晶體管用的電源供給布線，其被布線在上述第一MOS晶體管的源極擴(kuò)散層上；以及上述第二MOS晶體管用的電源供給布線，其被布線在上述第二MOS晶體管的源極擴(kuò)散層上，其中，上述半導(dǎo)體裝置還具有連結(jié)部，該連結(jié)部用于在對(duì)襯底排列上述n個(gè)CMOS反相器的各個(gè)時(shí)，將第n-1個(gè)CMOS反相器的輸出端子與第n個(gè)CMOS反相器的輸入端子進(jìn)行連接，該連結(jié)部被配置在襯底與上述第一MOS晶體管用的電源供給布線之間。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置，其特征在于，在對(duì)于襯底將上述n個(gè)CMOS反相器排成一列時(shí)，使上述第n-l個(gè)CMOS反相器的第一MOS晶體管與上述第n個(gè)CMOS反相器的第一MOS晶體管相鄰排列，使上述第n個(gè)CMOS反相器的第二MOS晶體管與上述第n+l個(gè)CMOS反相器的第二MOS晶體管相鄰排列，在源極擴(kuò)散層上，將上述第n-1個(gè)CM0S反相器的上述第一MOS晶體管用的電源供給布線與上述第n個(gè)CMOS反相器的上述第一MOS晶體管用的電源供給布線進(jìn)行連接，在源極擴(kuò)散層上，將上述第n個(gè)CMOS反相器的上述第二MOS晶體管用的電源供給布線與上述第n+l個(gè)CMOS反相器的上述第二MOS晶體管用的電源供給布線進(jìn)行連接。
3. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于，將CMOS反相器對(duì)于襯底排成一行n個(gè)，對(duì)襯底排列m行(m為2以上)，在源極擴(kuò)散層上，將各個(gè)CMOS反相器的上述第一MOS晶體管用的電源供給布線進(jìn)行相互連接，在源極擴(kuò)散層上，將各個(gè)CMOS反相器的上述第二MOS晶體管用的電源供給布線進(jìn)行相互連接。
4. 根據(jù)權(quán)利要求1至3中的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，上述第一MOS晶體管是p溝道MOS晶體管，上述第二MOS晶體管是n溝道MOS晶體管。
5. 根據(jù)權(quán)利要求1至3中的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，上述第一MOS晶體管是n溝道MOS晶體管，上述第二MOS晶體管是n溝道MOS晶體管。
6. 根據(jù)權(quán)利要求1至3中的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，上述第一MOS晶體管是n溝道MOS晶體管，上述第二MOS晶體管是p溝道MOS晶體管，p溝道MOS晶體管的個(gè)數(shù)是n溝道晶體管的個(gè)數(shù)的2倍。
7. 根據(jù)權(quán)利要求1至3中的任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，上述第一MOS晶體管是p溝道MOS晶體管，上述第二MOS 晶體管是n溝道M O S晶體管，p溝道M O S晶體管的個(gè)數(shù)是n溝道 晶體管的個(gè)數(shù)的2倍。
8. —種n溝道MOS晶體管，是在上述權(quán)利要求4至7的半導(dǎo) 體裝置中使用的n溝道MOS晶體管，具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵 極包圍島狀半導(dǎo)體層的構(gòu)造，在柵極的上下方形成絕緣膜層，在島狀半導(dǎo)體下部層，多晶硅布線包圍漏極擴(kuò)散層的一部分，漏極擴(kuò)散層、多晶硅布線、柵極、源極擴(kuò)散層具有自對(duì)準(zhǔn) 硅化物化的構(gòu)造，在源極擴(kuò)散層上形成金屬布線。
9. 一種p溝道MOS晶體管，是在上述權(quán)利要求4至7的半導(dǎo) 體裝置中使用的p溝道MOS晶體管，具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵 極包圍島狀半導(dǎo)體層的構(gòu)造，在柵極的上下方形成絕緣膜層，在島狀半導(dǎo)體下部層，多晶硅布線包圍漏極擴(kuò)散層的一部分，漏極擴(kuò)散層、多晶硅布線、柵極、源極擴(kuò)散層具有自對(duì)準(zhǔn) 硅化物化的構(gòu)造，在源極擴(kuò)散層上形成金屬布線。
10. —種半導(dǎo)體裝置，具備將至少兩級(jí)以上的CMOS反相 器耦合而成的CMOS反相器耦合電路，該CMOS反相器具有第一CMOS反相器和第二CMOS反相器，其中，第一CMOS反相器具有n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第一CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；第一CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò)散層上；以及第二電源供給布線，其被連接在p溝道半導(dǎo)體裝置的源極擴(kuò)散層上，第二CMOS反相器具有n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在村底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第二CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；第二CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò)散層上；以及第二電源供給布線，其被連接在p溝道半導(dǎo)體裝置的源極擴(kuò) 散層上，其中，第一CMOS反相器的輸出端子被連接在第二CMOS 反相器的輸入端子上，將被連接在第一CMOS反相器的n溝道半導(dǎo)體裝置的源極 擴(kuò)散層上的第 一 電源供給布線與被連接在第二CMOS反相器的 n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給布線V s s在源 極擴(kuò)散層上進(jìn)行相互連接，將被連接在第一CMOS反相器的p溝道半導(dǎo)體裝置的源極 擴(kuò)散層上的第二電源供給布線與被連接在第二CMOS反相器的 p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線在源極 擴(kuò)散層上進(jìn)行相互連接。
11. 一種半導(dǎo)體裝置，具備將至少兩級(jí)以上的CMOS反相 器耦合而成的CMOS反相器耦合電路，該CMOS反相器具有第一 CMOS反相器和第二CMOS反相器，其中，第一CMOS反相器具有一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第一CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的 柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；第一CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的 漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下 部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上，第二CMOS反相器具有一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、棚4及、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第二CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；第二CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò)散層上；以及第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上，其中，第一CMOS反相器的輸出端子被連接在第二CMOS反相器的輸入端子上，將被連接在第一 C M O S反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第一電源供給布線Vss與被連接在第二CMOS反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給布線Vss在源極擴(kuò)散層上進(jìn)行相互連接，將被連接在第一CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線Vcc與被連接在第二 CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線Vcc在源極擴(kuò)散層上進(jìn)行相互連接。
12. —種半導(dǎo)體裝置，具備將至少2行2列以上的CMOS反相器耦合而成的CMOS反相器耦合電路，其中，第l行第2列的CMOS反相器具有一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第l行第2列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo) 體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；第l行第2列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo) 體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀 半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，第l行第l列的CMOS反相器具有一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在 襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第l行第l列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo) 體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；第l行第1列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo) 體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀 半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò)散層上；以及第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上，其中，第1行第2列的CM0S反相器的輸出端子被連接在第1行第l列的CMOS反相器的輸入端子上，第2行第2列的CMOS反相器具有一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第2行第2列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的柵極與p溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行布線；第2行第2列的CMOS反相器的輸出端子，其以將n溝道半導(dǎo)體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò)散層上；以及第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上，第2行第l列的CMOS反相器具有一個(gè)n溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；兩個(gè)p溝道半導(dǎo)體裝置，其具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵極包圍島狀半導(dǎo)體層的構(gòu)造；第2行第1列的CMOS反相器的輸入端子，其以將n溝道半導(dǎo)體裝置的柵極與P溝道半導(dǎo)體裝置的柵極相互連接的方式進(jìn)行 布線；第2行第1列的C M 0 S反相器的輸出端子，其以將n溝道半導(dǎo) 體裝置的漏極擴(kuò)散層與p溝道半導(dǎo)體裝置的漏極擴(kuò)散層在島狀 半導(dǎo)體下部層上相互連接的方式進(jìn)行布線；第 一 電源供給布線，其被連接在n溝道半導(dǎo)體裝置的源極擴(kuò) 散層上；以及第二電源供給布線，其被連接在兩個(gè)p溝道半導(dǎo)體裝置的源 極擴(kuò)散層上，其中，第2行第2列的CMOS反相器的輸出端子被連接在第2 行第1列的CMOS反相器的輸入端子上，在源極擴(kuò)散層上相互連接有被連接在第l行第2列的 CMOS反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源 供給布線；被連接在第l行第l列的CMOS反相器的n溝道半導(dǎo)體 裝置的源極擴(kuò)散層上的第 一 電源供給布線；被連接在第2行第2 列的CMOS反相器的n溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第一 電源供給布線；被連接在第2行第1列的CMOS反相器的n溝道半 導(dǎo)體裝置的源極擴(kuò)散層上的第 一 電源供給布線Vss,在源極擴(kuò)散層上相互連接有被連接在第l行第2列的 CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二 電源供給布線；被連接在第2行第2列的CMOS反相器的兩個(gè)p溝 道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給布線；被連接在第l行第l列的CMOS反相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò) 散層上的第二電源供給布線；被連接在第2行第1列的CMOS反 相器的兩個(gè)p溝道半導(dǎo)體裝置的源極擴(kuò)散層上的第二電源供給 布線。
13. —種n溝道半導(dǎo)體裝置，是在上述權(quán)利要求10至12中的任一個(gè)的半導(dǎo)體裝置中使用的n溝道半導(dǎo)體裝置，具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵 極包圍島狀半導(dǎo)體層的構(gòu)造，在柵極的上下方形成絕緣膜層，在島狀半導(dǎo)體下部層上，多晶硅布線包圍漏極擴(kuò)散層的一 部分，漏極擴(kuò)散層、多晶硅布線、柵極、源極擴(kuò)散層具有自對(duì)準(zhǔn) 硅化物化的構(gòu)造，在源極擴(kuò)散層上形成金屬布線。
14. 一種p溝道半導(dǎo)體裝置，是在上述權(quán)利要求10至12中的 任一個(gè)的半導(dǎo)體裝置中使用的p溝道半導(dǎo)體裝置，具有漏極、柵極、源極被配置在襯底的垂直方向上、且柵 極包圍島狀半導(dǎo)體層的構(gòu)造，在柵極的上下方形成絕緣膜層，在島狀半導(dǎo)體下部層上，多晶硅布線包圍漏極擴(kuò)散層的一 部分，漏極擴(kuò)散層、多晶硅布線、柵極、源極擴(kuò)散層具有自對(duì)準(zhǔn) 硅化物化的構(gòu)造，在源極擴(kuò)散層上形成金屬布線。
全文摘要
提供一種由使用了SGT的高集成且高速的至少兩級(jí)以上的CMOS反相器耦合電路構(gòu)成的半導(dǎo)體裝置。本發(fā)明所涉及的半導(dǎo)體裝置由將n個(gè)(n為2以上)CMOS反相器耦合而成的CMOS反相器耦合電路構(gòu)成，n個(gè)反相器各自具有pMOS SGT、nMOS SGT、以將pMOS SGT的柵極與nMOS SGT的柵極連接的方式進(jìn)行布線的輸入端子、以將pMOS SGT的漏極擴(kuò)散層與nMOS SGT的漏極擴(kuò)散層在島狀半導(dǎo)體下部層上連接的方式進(jìn)行布線的輸出端子、布線在pMOS SGT的源極擴(kuò)散層上的pMOS SGT用的電源供給布線、以及布線在nMOS SGT的源極擴(kuò)散層上的nMOS SGT用的電源供給布線，將第n-1個(gè)的輸出端子與第n個(gè)的輸入端子進(jìn)行連接。
文檔編號(hào)H01L21/8238GK101542715SQ20088000041
公開日2009年9月23日 申請(qǐng)日期2008年2月14日 優(yōu)先權(quán)日2007年5月30日
發(fā)明者中村廣記, 舛岡富士雄 申請(qǐng)人:日本優(yōu)尼山帝斯電子股份有限公司;國立大學(xué)法人東北大學(xué)