專利名稱：非易失性電荷俘獲存儲器件和邏輯cmos器件的集成器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導體器件領(lǐng)域，尤其屬于非易失性俘獲電荷存儲器件與邏輯CMOS器 件相結(jié)合。
背景技術(shù)：
集成電路的有效縮放比例能夠提高電子器件性能。更小的縮放比例提高給定范圍 內(nèi)功能單元密度，附帶提高器件處理速度。但是，器件尺寸縮放也并非沒有問題。例如 優(yōu)化縮小的器件性能變得日趨困難。非易失性電荷俘獲存儲器件尤其如此，數(shù)據(jù)保持和 靈敏性由于器件尺寸的縮小而變得更加困難。
除縮放器件尺寸之外，系統(tǒng)集成芯片也增強電子器件功能性。這樣的結(jié)構(gòu)可以進 行合并，例如，將一個存儲器件置于作為一個邏輯器件的相同的襯底上以減少制造成本， 同時增加存儲器與邏輯器件之間的通信帶寬。
在整合這些不同器件的系統(tǒng)集成芯片過程中存在問題，因為邏輯MOS器件制造過 程可能和存儲器件的制造過程相妨礙，反之亦然。這樣一種兩難境地，可能會發(fā)生，例 如，當集成邏輯MOS柵氧化層進程模塊與制造介質(zhì)堆疊的存儲器件時。此外，植入加工 的邏輯器件中的溝道和阱也可能對存儲器件介質(zhì)堆有害，后者可能會對前者產(chǎn)生問題。 至于另一個例子，硅化接觸，對邏輯晶體管有利，可能對非易失性俘獲電荷存儲器件起 到相反的作用。
此外，操作一個非易失性存儲器件可能需要相對較高的電壓(HV)，通常至少10V。 然而，傳統(tǒng)工藝在制造規(guī)模邏輯器件時通常采用5V或更低電壓。這種低壓器件可能缺 乏足夠高的擊穿電壓接口與存儲器件直接接口 。


本發(fā)明所列的圖表用來舉例，但并不局限于此，其中-圖l所示的流程圖，根據(jù)本發(fā)明特別的實施例，描繪在一個非易失性俘獲電荷存儲 器件集成M0S邏輯制造工藝中采用的一系列特別模塊。
圖2A和圖2B所示的流程圖，根據(jù)本發(fā)明特別的實施例，描繪實施如圖l中所示的 特定模塊，集成邏輯M0S柵結(jié)構(gòu)和非易失性俘獲電荷介質(zhì)堆所采用一系列特殊操作。
圖3A所示為根據(jù)本發(fā)明一個優(yōu)選實施例，當襯底上M0S和HV M0S區(qū)域被覆蓋上一 層屏蔽氧化膜時，形成在其中進行S0N0S溝道注入的半導體結(jié)構(gòu)。
圖3B所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，S0N0S俘獲電荷 介質(zhì)堆成型并且MOS和HV MOS被清除以形成第一柵絕緣層。
圖3C所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，在MOS和HV MOS 區(qū)域形成第一柵絕緣體層。
圖3D所示為根據(jù)本發(fā)明一個優(yōu)選實施例，其中當MOS區(qū)域中的第一柵絕緣體層在 襯底的一個第三區(qū)域被打開形成第二柵絕緣層時，S0N0S和HV S0N0S器件區(qū)域被掩藏。
圖3E所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，在MOS區(qū)域形 成第二柵絕緣體層。
圖3F所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，S0N0S氧化阻擋
層，HV MOS柵絕緣體層和MOS柵絕緣層被氮化。
圖3G所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，柵極層被堆積。 圖3H所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，柵電極形成。 圖3I所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，柵側(cè)墻形成。 圖3J所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，電荷俘獲介質(zhì)
及柵介質(zhì)被移動從而與側(cè)墻相連，以完成柵堆棧的定義。
圖4A所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，該半導體結(jié)構(gòu)
在單一襯底具有一個有相連側(cè)墻的S0N0S柵堆棧和一個有相連側(cè)墻的HV M0S和MOS器
件柵堆棧。
圖4B所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，在S0N0S和邏
輯器件上有一個多層墊層。
圖4C所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，將多層墊層的 頂層蝕刻成可拋棄側(cè)墻。圖4D所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，在S0N0S和M0S 器件被掩藏時，HV MOS器件收到源極和漏極注入。
圖4E所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，把可拋棄側(cè)墻 從S0N0S和邏輯器件中移除。
圖4F所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，把多層襯墊層 的底層從MOS器件中移除，但是在S0N0S和HV MOS器件上的部分保留。
圖4G所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，硅化物在M0S 器件被S0N0S和M0S器件的多層襯墊層底層所隔離的以外的區(qū)域形成。
圖5所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，絕緣夾層(ILD) 形成在連接M0S S0N0S和HV MOS柵堆棧的側(cè)墻邊。
圖6A所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，在連接M0S柵 堆棧的側(cè)墻上，以及SONOS和HV M0S柵堆棧的多層襯墊層底層上形成應(yīng)力誘導ILD層。
圖6B所示為根據(jù)本發(fā)明一個優(yōu)選實施例，在半導體結(jié)構(gòu)的形成中，在覆蓋鄰近 S0N0S和HV MOS柵堆棧的側(cè)墻的多層襯墊層底層上和MOS器件上的應(yīng)力誘導ILD層上形 成低壓ILD層。
具體實施例方式
在此所述附圖中描述的非易失性電荷俘獲存儲器件和邏輯CMOS器件的集成器件的 實施例。在特殊的例子中，可能沒有其中一個或者更多的特征的細節(jié)，或者結(jié)合其他已 知的方法，材料和裝置。在下面的描述中，將有許多特征的細節(jié)被說明，如特別的材料， 尺寸和工藝參數(shù)等，以深入了解本發(fā)明。在其他情況下，眾所周知的半導體設(shè)計和制造 技術(shù)還沒有被描述特別詳細，以避免對本發(fā)明不必要的妨礙。貫穿本說明書的"一個實 施例"，是指被描述與實施例有關(guān)的特定功能，結(jié)構(gòu)，材料，或特征被包含在至少一 個本發(fā)明的實施例中。因此，在本說明書的不同地方出現(xiàn)的短語"在一個實施例中"不 一定是指在本發(fā)明的同一例子。此外，特別的功能，結(jié)構(gòu)，材料，或特征可能在一個或 更多實施例中以合適的方式相結(jié)合。
"在……上"，"在……下"，"在……之間"，"上面"等詞在此均作為一層對于另一 層的一個相對關(guān)系。例如， 一個層位于或位于在另一個層的上面或下面，其相互之間 可能直接接觸，或者相互之間可能有一個或多個中間層。此外，位于一層或位于多層之間的一個層可能直接與前面所說的這些層接觸層或可能還有一個或更多的中間層。反 之，第一層"在第二層上"表明與第二層是相連的。此外，其他層相關(guān)的一層的相對位 置假定相對于一個起始的襯底所進行的對薄膜的任意放置、修改和移動不考慮襯底的絕 對方向。
在一實施例中， 一個非易失性俘獲電荷介質(zhì)堆棧，如SONOS堆棧，在邏輯M0S器件 的至少一些阱和溝道的離子注入在襯底的第二區(qū)域進行之后，在襯底的第一區(qū)域形成。
在另一實施例中， 一個非易失性俘獲電荷介質(zhì)堆棧形成在任何邏輯M0S柵氧化過程 之前。在這樣的實施例中，S0N0S堆棧從襯底的第二區(qū)域中移除，同時熱氧化在半導體 襯底的第二區(qū)域形成第一柵絕緣層，并且熱處理再氧化了SONOS堆棧的一個阻擋層。在 一個更優(yōu)的實施例中， 一個氮化過程將第一柵絕緣層和阻擋層同時氮化。
在另一實施例中，沒有硅化物接觸的非易失性俘獲電荷存儲器件被和已有硅化物接 觸的邏輯器件集成在一起。這個實施例可以通過減少存儲器件中硅化物的相關(guān)應(yīng)力，從 而有利于提高非易失性俘獲電荷存儲器件的可靠性。
在一個更優(yōu)的實施例中，至少有一個邏輯器件比至少另一個邏輯器件具有更長的輕 摻雜源極和漏極(即抵消源漏)，從而允許HV的操作(例如，擊穿電壓大于10V)。在一 個這樣的實施例中，其中的邏輯器件包括一個HV PM0S器件和一個n型的MOS (NM0S) 器件，所述NMOS器件具有一個比所述HV PMOS器件更小的源漏抵消。在另一個這樣的 實施例中，其中的邏輯器件包括一個HVPMOS器件和一個PMOS器件，此PMOS器件具有 一個比HV PMOS器件更小的源漏抵消。在一個特定實施例中，所述HV M0S器件的輕摻 雜源漏的長度大于與M0S器件的一個柵堆棧的側(cè)墻相連的側(cè)墻的厚度。
在另一個實施例中， 一個多層襯墊層被用來抵消HV M0S源漏的同時在硅化過程中
保護非易失性俘獲電荷存儲器件。在這樣的一個實施例中，多層襯墊層包括至少頂層和 底層，頂層在可拋棄側(cè)墻中形成以抵消HV M0S源漏，底層用來在一個或更多邏輯器件 硅化過程中掩藏非易失性俘獲電荷存儲器件。在另一個實施例中，底層還被用來在一個 或更多邏輯器件硅化過程中掩藏HV M0S器件。在一個特定的實施例中，在注入HV M0S 源漏后將側(cè)墻選擇性的移除直到多層襯墊層的底層。在一個更優(yōu)的實施例中，多層襯墊 層的底層保留在非易失性俘獲電荷存儲器件上作為一個ILD層，被另一個ILD層所覆蓋， 并在接觸孔形成過程中被刻蝕。在另一個實施例中，多層襯墊層的底層保留在非易失性俘獲電荷存儲器件和HV M0S器件上，作為一個ILD層。在一個這樣的實施例中，多層 襯墊層的底層應(yīng)力與堆積在底層的引起ILD層的應(yīng)力相比具有相反的方向。在一個特定 實施例中，多層襯墊層的底層當應(yīng)力引起的ILD層在下面的器件引發(fā)張力的時候，在下 面的器件上引發(fā)應(yīng)力。
圖l所示的流程圖，根據(jù)本發(fā)明的特定實施例，描述一系列特殊模塊，應(yīng)用在集成 有MOS邏輯器件的非易失性俘獲電荷存儲器件的制作過程100中。該方法首先形成模 塊101上的隔離區(qū)域。隔離區(qū)域可以通過傳統(tǒng)技術(shù)制作，例如但不限于淺溝槽隔離(STI) 或硅局部氧化(LOCOS)。
在模塊101形成隔離區(qū)域之后，工藝流程可以繼續(xù)進行模塊105的阱/溝道注入或 延遲阱/溝道形成直到非易失性俘獲電荷介質(zhì)堆棧形成和/或柵層淀積之后。
在一個優(yōu)選的實施例中，在至少模塊105上邏輯MOS晶體管的一些阱和溝道注入之 后，進行模塊110中在襯底的第一區(qū)域形成非易失性俘獲電荷介質(zhì)堆棧。在傳統(tǒng)注入工 藝之后的去光刻膠工藝(post-implant resist strip process)中大約0. 5 nm的二氧 化硅被蝕刻掉。如果二氧化硅是一個堆積氧化物，相對于熱生長氧化物，或者如果二氧 化硅被注入(如1. 0納米二氧化硅蝕刻/剝離過程)，被蝕刻的量會更大。由于通常在CMOS 工藝流程中有許多的阱和溝道的注入，1. 5nm和2. 5nm之間的二氧化硅在清除RCA準備 邏輯的MOS柵介質(zhì)之前被移除。同樣，阱和溝道注入也可能蝕刻非易失性俘獲電荷介質(zhì) 堆棧(其中可能包括二氧化硅)。雖然注入剝離過程的蝕刻率名義上相當小，但仍有 可能形成針孔，或在非易失性俘獲電荷介質(zhì)堆棧產(chǎn)生局部缺損，從而可能減少SONOS型 存儲器件的電荷保持力。因此，在邏輯CMOS流程的阱和溝道注入模塊之后，插入形成 非易失性俘獲電荷介質(zhì)堆棧的模塊導致對非易失性俘獲電荷介質(zhì)堆棧有最輕微的破壞。
為了在一個和非易失性俘獲電荷器件相同襯底上包括邏輯MOS晶體管，模塊120在 襯底的第二區(qū)域形成一個柵絕緣體層。這將在隨后作更詳細的討論，非易失性俘獲電荷 介質(zhì)層的形成先于M0S柵極絕緣層的形成，此順序有利地利用隨后熱處理以形成M0S柵 極絕緣層，來提高非易失性俘獲電荷介質(zhì)堆棧的質(zhì)量，特別是阻擋層的質(zhì)量。邏輯M0S 晶體管在形成非易失性俘獲電荷堆棧層的熱化過程中的退化，也由于在邏輯M0S棧絕緣 層形成之前形成非易失性俘獲電荷介質(zhì)棧而得以避免。
如模塊120，柵層堆積在位于M0S柵絕緣層和模塊130中的非易失性俘獲電荷介質(zhì)堆棧的上面。接下來，如果在模塊105上沒有進行阱和/或溝道注入，阱和/或溝道注入 可以在模塊130之后的模塊140上。在此實施例中，阱和溝道注入在除阱和/或溝道之 外還有利于對在模塊130中形成的棧層進行摻雜。當阱和溝道在合適的位置，(模塊105 和140均可)，柵層可能在隨后的模塊150中在柵電極上圖案化。柵電極圖案化可能在 襯底第一區(qū)域的非易失性俘獲電荷存儲器件和襯底第二區(qū)域的M0S器件同時發(fā)生。
當兩個器件在模塊150的柵堆棧完成以后，可以進行模塊155的對所有器件的tip 和/或環(huán)暈(HALO)注入，以及模塊160中對所有器件的側(cè)墻形成。源漏極注入可能在 隨后的操作165中對所有器件進行。如在別處所述，在這些操作中可可以采用一個多層 襯墊層和可拋棄側(cè)墻工藝來提供一個高壓CMOS晶體管。然后在操作170,應(yīng)用硅化物工 藝來充分完成前端器件制造。為了在此做更詳盡的描述，可以采用多層襯墊層以提供給 沒有硅化物的非易失性俘獲電荷存儲器件(如選擇性硅化物)的邏輯CMOS的硅化物。后 端金屬化，作為傳統(tǒng)工藝藝術(shù)，構(gòu)成一個完整的半導體結(jié)構(gòu)包括在同一個襯底上的一個 非易失性俘獲電荷存儲器件和一個M0S器件。
圖2A所示的流程圖，根據(jù)本發(fā)明的具體實施例，描述制作流程200，包括整合一 個有邏輯M0S柵絕緣體形成的俘獲電荷介質(zhì)堆棧的特殊模塊。因此，圖2 A描述的特 定工藝模塊應(yīng)用在圖1中模塊105， 110， 120和130的特殊執(zhí)行步驟中。圖3 A至圖 3J進一步描述一個S0N0S存儲器件， 一個高壓M0S器件和一個低壓MOS器件的橫截面， 其由圖2A的工藝流程中的模塊而實現(xiàn)。
圖2B所示的流程圖，根據(jù)本發(fā)明的具體實施例，描述了包括整合一個有一個高壓 M0S晶體管和有選擇性接觸硅化物的電荷俘獲介質(zhì)堆棧的形成的特殊模塊的制造工藝 201。因此，圖2B描述了應(yīng)用在圖1模塊155， 160， 165和170的特殊執(zhí)行步驟中的 特殊模塊。圖4A至圖6B進一步描述了一個非易失性俘獲電荷存儲器件，執(zhí)行一個高 壓MOS器件和一個低壓M0S器件的橫截面，其由圖2B的工藝流程中的模塊來實現(xiàn)。
關(guān)于圖2A,流程200以在一個襯底上形成STI開始。所述襯底可以是一個由一種 材料的單晶體組成的大塊襯底，其中可包括但不限于硅，鍺，硅/鍺或III - V復合半 導體材料。在另一實施例中，襯底包含有頂端外延層的襯底層。在一個特殊實施例中， 襯底層是由一種材料的單晶體構(gòu)成，可能包括但不限于，硅，鍺，硅/鍺，III-V復合 半導體材料和石英，而頂端外延層是由單晶體層構(gòu)成，其中可能包括但不限于，硅，鍺，硅/鍺和III - V復合半導體材料。在另一實施例中，該襯底由一個在中間絕緣層上的
頂端外延層構(gòu)成，所述中間絕緣層位于一個較低的襯底層上面。所述頂端外延層是由一
個單晶體層構(gòu)成，其中可能包括但不限于，硅(即形成一個硅絕緣體(SOI )半導體
襯底)，鍺，硅/鍺和ni - v族化合物半導體材料。該絕緣層的材料可能包括但不限 于，二氧化硅，氮化硅和氧氮化硅。較低的襯底層是由單晶體構(gòu)成，其中可能包括但不 限于，硅，鍺，硅/鍺，ni - v復合半導體材料和石英。
在模塊205，進行第一阱注入，如一個N阱注入。模塊205通常包括在一個屏蔽犧 牲介質(zhì)層，如二氧化硅層上形成的光掩膜圖案。N阱注入形成在襯底區(qū)域，如M0S晶體 管370的區(qū)域。在特定的實施例中，N阱注入包含給MOS器件按照傳統(tǒng)工藝的濃度和 能量注入磷元素。對PMOS晶體管，PMOS HV晶體管和P型S0N0S器件進行一個單獨的N 阱注入。
在模塊206,采用干法和/或濕法剝離來移除阱注入的光掩膜層。通常的等離子去 膠，例如氧氣，合成氣體，等其他類似方法可能被采用。同樣地，通常的濕法去膠，例 如硫酸和過氧水的混合物(prianha)清洗和臭氧(ozone)清洗可以被采用。由于非易 失性存儲器件的俘獲電荷介質(zhì)堆棧還沒有形成，剝離模塊206的二氧化硅蝕刻率不必考 慮。
P阱注入在模塊207形成。在這里，傳統(tǒng)注入的元素，如硼，可應(yīng)用常用的方式和 能量。P型阱注入可以是，但并非必要的， 一個相似的注入如模塊205的N型阱注入。 如果是相似的，模塊206的任何剝離過程可能被重復。在一個實施例中，P型阱注入在 襯底的另一區(qū)域進行，接近準備制作一個NMOS晶體管的一個N型阱區(qū)域。在二選一 的實施例，P型阱注入是全面注入。
在模塊207可以采用任意個溝道注入來調(diào)節(jié)閾值電壓以滿足特殊器件應(yīng)用。例如， N型溝道注入可以在有醒OS晶體管溝道的襯底區(qū)域進行，由此而設(shè)定一個閾電壓。對 特定的器件類型N型溝道注入可以采用傳統(tǒng)元素(如BF2),方式和能量。 一個對非易失 性俘獲電荷存儲器件的溝道注入在襯底302第一區(qū)域進行,如圖3 A中SONOS器件300 的區(qū)域。同樣的，高壓MOS晶體管的溝道注入可以在HVMOS晶體管350的襯底區(qū)域進 行。P-溝道注入也一樣，例如在M0S晶體管370的襯底區(qū)域。
在圖3A描述的典型實施例中，在準備S0N0S溝道注入過程中，由光刻膠307定義的窗口 305在犧牲介質(zhì)層303形成。窗口 305可能是亞微米量級，例如，約長寬0. 2 um。 在此實施例中，從清除窗口 305角落進行氧等離子體清除以去除光刻膠的殘余。犧牲 二氧化硅層，在可參照實施例中是10-30nm厚，可以與包含表面活性劑的緩沖氧化物 蝕刻劑(BOB) —起被清除，以再次確保窗口 305完全打開。
屏蔽犧牲介質(zhì)層303的各向同性蝕刻會對光刻膠307進行數(shù)量Dl的蝕刻。當窗口 305最最靠近一個邏輯器件時，蝕刻數(shù)量D1很重要，如在HV MOS晶體管350區(qū)域，因 為穿過屏蔽犧牲介質(zhì)層303進行的邏輯器件注入可能和蝕刻區(qū)域的注入輪廓略有不同。 因此，某些實施例縮小窗口 305的尺寸。例如0. 2 um圖形尺寸縮小到0. 18 um以補 償邊上0. 01 um的蝕刻。在進一步實施例，因為窗口 305刻蝕可能非常接近附近的邏 輯器件，所以相鄰層面的成形就需要減少匹配誤差。
窗口 305形成之后，可以進行溝道注入，光刻膠307可以被剝離。阱和溝道注入形 成之后，進行退火以完成模塊207。在這樣一個實施例中，在N型阱和P型阱注入后進 行快速熱處理退火。該快速熱處理退火可以是任意一種適合MOS晶體管的熟知技術(shù)。
在阱和溝道注完成之后，非易失性電荷俘獲介質(zhì)堆棧在模塊210形成?；仡檲D2A， 一個非易失性俘獲電荷介質(zhì)堆棧，例如在模塊210中， 一個ONO電荷俘獲介質(zhì)堆棧僅僅 在存儲單元區(qū)域形成和保存。在圖3B所描述的一個實施例中， 一個ONO電荷俘獲介質(zhì) 堆棧306由一個隧穿層304A, —個電荷俘獲層304B和一個隔離層304C。隧穿層304A 可以是在一個高的柵極偏壓下，由任何材料組成的任何厚度的允許電荷載流子通過遂穿 效應(yīng)進入的電荷-俘獲層，而在低柵壓條件下，保持一個合適的勢壘防止漏電。在特定 的實施例中，隧穿層304A通常是普通的介質(zhì)層，如二氧化硅(Si02),氮氧化硅 (SiOxNY(Hz))，充分氮化的二氧化硅，或由二氧化硅和氮化硅(Si3N4)或氮氧化硅組成的堆 棧介質(zhì)，物理厚度大約在1.5 nm和3.0 nrn之間。在另一實施例，隧穿層304A由一個 介質(zhì)常數(shù)大于氮化硅的介質(zhì)層構(gòu)成，其可以包括但不限于，氧化鉿，氧化鋯，鉿硅酸鹽， 鉿氧氮化物，氧化鋯鉿和氧化鑭。
S0N0S器件300的電荷俘獲層304B可能進一步包含普通熟知的電荷俘獲材料以及有 合適的厚度來儲存電荷和調(diào)節(jié)閾值電壓的器件。在特定的實施例中，電荷俘獲層304B 是氮化硅，含大量硅元素的氮化硅，或氮氧化硅。在一個特殊的實施例中，俘獲層304B 的總體厚度不固定。例如電荷俘獲層304B可能進一步至少包括兩個氮氧化硅層和有不同成分的硅，氧和氮。在一個特殊的實施例中，底部具有電荷俘獲層304B的氮氧化 物，其化合物具有高濃度的硅，高氧濃度和低氮濃度，以提供富氧的氮氧化物。
本文中，"富氧"和"富硅"是相對于計量氮化硅，或"氮化物"而言，普遍采用 的技術(shù)有一個(Si3N4)的化合物并有折光指數(shù)(RI )大約2.0 。因此，"富氧"氮氧 化硅意味著比計量氮化硅含量更高wt^的硅和氧(即減少氮)。 一種富氧氮氧化硅薄膜 因此更像是二氧化硅，RI也減少到1.45RI的純二氧化硅。同樣的，薄膜這里作為"富硅 〃從氮化硅的計量提高wt %的硅而比富氧薄膜少氧。富硅氮氧化硅薄膜因此更像硅，RI 也趨向于增加到3.5RI純硅。
底端氮氧化硅的物理厚度可能在2. 5 nm-4. 0 nm，相應(yīng)的EOT物理厚度在1. 5 nm_5. 0 nm。電荷俘獲層304B可能進一步包含了一個高硅濃度，高氮濃度和低氧濃度的頂端氮 氧化硅來生產(chǎn)富硅氮氧化硅。第二氮氧化硅的物理厚度可能在4. 0-6. 0 nm，為形成凈 物理厚度為9-11nm的電荷俘獲層304B。第一次氮氧化硅的化學計量的富氧，相對氮 化硅更像二氧化硅，提供了一個高質(zhì)量隧穿層304A接口。在這樣的實施例，富氧氮組 成導致RI范圍在1.7和1.9,最好約為1.8。在進一步實施例中，富硅的氮氧化物的成 分導致RI范圍為1.8和2.0，最好約為1.9。
在一個實施例中，多氮化硅或氮氧化硅電荷俘獲層在使用硅源極的低壓CVD過程 中形成，如硅烷(SiH4),氯硅垸(SiH2Cl2)，氯硅垸(SiCl4)或二叔丁胺硅烷(BTBAS), 氮源極，如N2， NH3， N20或三氧化二氮(N(X)和含氧氣體，如02或歸。
在一個典型實施例中，通過將硅襯底放入淀積腔，然后通入合適比例的氨氣(NH3)、 一氧化二氮(N20)與硅元素混合，例如，氯硅垸(SiH2Cl2)的混合氣體，可以將氮氧化 硅的電荷俘獲層淀積在隧穿氧化層之上，作為形成富氧氮氧化硅薄膜和富硅氮氧化硅薄 膜的方法。"富氧"和"富硅"的術(shù)語是相對于標準配比的氮氧化硅(Si3H4)薄膜而言 的，這些薄膜的形成也可以是根據(jù)SiH2Cl2與NH3 3:l的混合體積比去定義的，通常是采 用化學汽相淀積(CVD)的方法產(chǎn)生標準配比氮氧化硅。富氧氮氧化硅薄膜因此能形成具 有與富硅氮氧化物薄膜相比更高的氧化劑體積比，而且富氧和富硅的氮氧化物薄膜采用 相對更高體積比的硅元素(例如SiH2Cl2)來形成。
在一些特殊實施例，富氧氧氮化物薄膜通過引入氣體混合物包括N20, N仏和SiH2Cl2 而形成，同時將腔室壓力保持在大約5-500mTorr的范圍，襯底400的溫度保持在700-850'C的范圍，并保持2. 5 - 20分鐘。在一個典型實施例中，工藝氣體混合物包括N20和NH3， 具有高體積速率比，在大約1:1到大約3:1的N20:NH3，同時SiH2CL和NHs也在一個高 的體積速率比，SiH2Cl2:NH3從大約3.5:1到8:1。在更優(yōu)的實施例中，N20:NH3比例約為 2:1，同時SiH2Cl2:NH3比例約為6:1。在某些實施例，引入氣體速率范圍在5 - 200標準 立方厘米每分鐘(seem)。
在一個更進一步的實施例中，富硅氧氮化物薄膜通過引入包括N20， N仏和SiH2Cl2的 氣體混合物而形成，同時保持腔室壓力大約在5-500mTorr的范圍，襯底400在間歇式爐 的溫度范圍保持在700-850'C，并保持2.5-20分鐘。工藝混合氣體包括N20和NH3，其 體積速率比從大約1:8到大約1:4 (N20:NH3)， SiH2Ch和NH3體積速率比從大約3.5:1 到大約5:1 (SiH2Cl2 :NH3)。在一個更優(yōu)的實施例中，當SiH2CL和,3體積速率比約4:1 (SiH2Cl2NH3)時，化0和NH3體積速率比約為1:5 (N20:NH3)。在某些實施例，引入的氣 體速率范圍大約在5-200seem。
完成ONO電荷俘獲介質(zhì)堆棧306， SONOS器件300的阻擋層304C可以是在任何柵堆 棧電容沒有嚴重減小時可以防止電荷滲漏的任何厚度的普通材料。在一個實施例，阻擋 層304C包含一個具有比氮化硅更高介電常數(shù)的介質(zhì)層，可能包括但并不局限于，氧化 鉿，氧化鋯，鉿硅酸鹽，鉿氧氮化物，鉿氧化鋯和氧化鑭。在另一實施例，阻擋層304C 是二氧化硅層，氮氧化硅層，或二氧化硅和氮化硅堆棧，物理厚度在大約3.0nm和大約 5. Onm。
阻擋層304C可以在任何合適的情況下形成，其含義包括例如采用CVD技術(shù)的
熱氧化或沉積。在一個更優(yōu)的實施例中，阻擋層是一個高溫CVD工藝形成的淀積薄膜。 通常，淀積工藝包括提供硅元素的來源，如SiH4， SiH2CU或SiCl4和含氧氣體，如淀積 腔體內(nèi)的02或&0，淀積腔內(nèi)的壓力為大約50 mT到大約1000 mT，并保持大約10到大 約20分鐘，同時襯底溫度保持在大約65(TC到大約85(rC。更好的，阻擋層在相同工藝 設(shè)備中有序的淀積形成電荷俘獲層304B。更好的，阻擋層在相同的工藝設(shè)備中形成的同 時還形成電荷俘獲層304B及隧穿層304A，并且沒有在操作中移除襯底。
0N0電荷俘獲介質(zhì)層304A, 304B和304C形成，它們在S0N0S器件300的ONO電荷 俘獲介質(zhì)堆棧306上成圖，如圖3B所示。傳統(tǒng)的掩膜和蝕刻技術(shù)應(yīng)用在從襯底其他區(qū) 域移除電荷俘獲介質(zhì)層，如HV MOS區(qū)域350和MOS區(qū)域370。在一個特殊的實施例中，干法和濕法刻蝕結(jié)合達到了好的側(cè)墻輪廓。在這樣的一個實施例中， 一個無機旋轉(zhuǎn)防反 射涂層(ARC),阻擋層304C和介質(zhì)層304A和304B都是干法蝕刻，干法蝕刻工程停止在 犧牲介質(zhì)層303。在后來的濕法蝕刻操作中，蝕刻劑，例如BOE,應(yīng)用在清除犧牲介質(zhì) 層303。在此，在別處提到的作此參考，打開圖3A的窗口 305,各向同性濕法刻蝕可能 底切掩膜區(qū)域。在這種情況下，底切ONO電荷俘獲介質(zhì)堆棧306,用虛線表示在圖3B， 減少ONO電荷俘獲介質(zhì)堆棧306和犧牲介質(zhì)層303之間的重疊數(shù)量到D2。如果ONO電 荷俘獲介質(zhì)堆棧306和窗口 305的覆蓋區(qū)不夠(如D2接近0)， SONOS器件300的襯底 區(qū)域在接下來的步驟可能被非功能性補償。因此，窗口 305和ONO電荷俘獲介質(zhì)堆棧306 的尺寸和隊列非常重要。
完成模塊210后，圖2A方法模塊212，其中對襯底302進行清理，以去除遺留在 硅片上為在HV MOS區(qū)域350和MOS區(qū)域370形成的柵絕緣層從光刻膠剝離或蝕刻生產(chǎn) 過程中產(chǎn)生的水上的有機殘渣。在圖2A描述的特定實施例中，模塊212包括一個非氫 氟酸(non-HF)柵絕緣前道清潔.氫氟酸(HF)清潔，傳統(tǒng)的邏輯CMOS工藝是先于形成柵 絕緣從襯底302移除原有的或化學反應(yīng)的氧化物，在非易失性俘獲電荷介質(zhì)層已經(jīng)形成 和保持完全非保護狀態(tài)是非常不利。
傳統(tǒng)的氫氟酸柵絕緣前清理會蝕刻或相反的降低ONO電荷俘獲介質(zhì)堆棧306的質(zhì)量, 尤其當堆棧包括CVD形成阻擋層304C。因此，在圖示實施例，模塊212包括完全沒有 氫氟酸的清除過程。在此實施例，在模塊212的清除操作之后，襯底302可能保留或產(chǎn) 生化學氧化物。值得慶幸的是，氫氟酸處理對薄的和相鄰的介質(zhì)層的侵害并沒有在標準 邏輯MOS工藝中出現(xiàn)，也不會出現(xiàn)在被閃存工藝中，因為采取了措施保護的這些層(如 閃存器件隧穿氧化層)，多晶硅浮柵層先于氫氟酸MOS柵絕緣的前道清理。
模塊212非氫氟酸前道清理可以包括清理本領(lǐng)于已知的結(jié)構(gòu)來消除有機殘留物，例 如，但不局限于piranha清除，ozone清除，和plasma清除包括02或混合氣體。非氫 氟酸前道清理可以也包括RCA標準清理1 (SC1)處理組成混合水，過氧化氫和氫氧化銨 (H20: H202:NH4OH)。值得慶幸的是CVD形成的阻擋層304C可以特別易受介質(zhì)蝕刻劑的 影響，因為，例如沉積氧化物絕緣層顯然比熱處理形成氧化層的質(zhì)量差。更差的質(zhì)量 是由于薄膜應(yīng)力，多孔性，計量比或除此之外與熱生長介質(zhì)層相比提高了蝕刻率造成 的。因此，模塊212的前道清理工藝不應(yīng)該很激進。例如邏輯CMOS的SC1混合氣體的典型比例是5:1:1 H20: H202:NH40H,然而研究 發(fā)現(xiàn)這種化學物可能蝕刻一個CVD 二氧化硅阻擋層304C平均比率約在0. 2 to 0. 3納 米/分鐘。比這個蝕刻率更需要考慮的是使阻擋層304C變粗糙的SCI化學劑的力度。 粗糙度可以以RMS粗糙度測量。另外值得注意的是SCI化學品會在頂端氧化層形成針孔， 雖然密度很小在RMS粗糙度測量下測不出來但是降低了阻擋層304C的質(zhì)量。研究發(fā)現(xiàn)， 困難是可以避免的，至少可以充分降低，可以應(yīng)用對模塊212進行極度稀釋SC1處理。 一個極度稀釋的SC1比5:1:1更充分的稀釋。例如在一個有利的實施例中，極度稀釋 的SCI包含在水中濃度大概為0. 001% NH40H，和0. 1% H202。隨著極度稀釋的SC1，模塊 212非氫氟酸前道清理可能進一步包括RCA標準清除2 (SC2)處理包含一個混合氣體， H20: H202:HC1在此領(lǐng)域的常用比值。
在一個可選擇的實施例，模塊212的非氫氟酸前處理可能包含一個臭氧水清洗體 系。在此實施例，SC1清除可能被臭氧水替代以清楚有機蝕刻殘留。除去SC1清除后，幾 乎沒有金屬會停留在襯底表面因此SC2也是不必要的。
模塊212非氫氟酸前處理后，邏輯M0S柵絕緣層可以在襯底302上形成。邏輯MOS 柵絕緣層可以包含任何電荷俘獲介質(zhì)層304A， 304B和304C所有的任何介質(zhì)材料，但在 一個特殊的實施例中，包括一個如圖3C柵絕緣層314的熱生長介質(zhì)層。有些特定實施 例應(yīng)用硅襯底302，柵絕緣層314,熱生長，包含硅氧Si-O鍵。如本文前面所述，圖l 中的整合流程有利的關(guān)聯(lián)了 ONO電荷俘獲介質(zhì)堆棧306先于邏輯MOS柵絕緣形成，以此 邏輯MOS柵絕緣形成可以通過熱處理工藝更利于ONO電荷俘獲介質(zhì)堆棧306再氧化。阻 擋層304C再氧化增加了 CVD形成的阻擋氧化層密度提高阻擋氧化物質(zhì)量，從而提高非 易失性俘獲電荷存儲器件性能(如減少回注)。阻擋層304C再氧化詳見圖3C。在進一步 的實施例，柵絕緣層314的形成可能進一步氧化或再氧化一部分或全部的電荷俘獲層， 例如圖3C所示的一部分或全部的電荷俘獲層304B,在電荷俘獲層304B形成了一個分 級的禁帶。此分級禁帶可能進一步提高非易失性俘獲電荷存儲器件性能。此目的下絕 緣層304C沉積后的再氧化可以更好的控制氧化劑擴散從而控制薄電荷俘獲層304B的氧 化或再氧化。
通常，柵絕緣層314形成可能包括任何傳統(tǒng)的柵氧化過程，借以襯底302加熱在一 些氧化氣體之前，例如，氧氣(02)， 二氧化氮(N20)， 一氧化氮(NO)，臭氧(03),和水蒸氣(仏O)。在一個實施例中，柵氧化過程在比阻擋層304C沉積溫度更高的溫度下進行。 在一個特定的有利實施例中，應(yīng)用稀釋濕式氧化以形成柵絕緣層314。此稀釋濕式氧化 不同于氮氣氧氣比在1和1.3之間的傳統(tǒng)的濕氧化。在某特定實施例，稀釋的氧化氮 氣氧氣比接近1.2，溫度在800 ° C-900 ° C。在進一步實施例中，襯底302是硅的情 況下稀釋氧化過程持續(xù)充分的時間使二氧化硅增長至5.0-15.0nm。在此實施例中，持 續(xù)時間足夠在硅襯底上形成接近10-1. 1 nm的二氧化硅層。此稀釋濕式氧化過程有利的 再氧化了一個沉積的阻擋層304C，可能進一步氧化或再氧化一部分電荷俘獲層304B。
在模塊212前道清理后，原有的氧化膜或者經(jīng)過化學反應(yīng)的氧化膜仍然保存在襯底 302上，通過消耗襯底302上的原有的氧化物或者經(jīng)過化學反應(yīng)的氧化物下面的一些硅， 一個熱處理氧化形成的柵絕緣層314包含二氧化硅。因此，應(yīng)用多層厚MOS柵絕緣層， 例如HV MOS晶體管350區(qū)域第一厚度和MOS晶體管370區(qū)域第二厚度，可以有利于 形成圖2A在模塊214的柵絕緣層先于另外稍薄的柵絕緣層，因而原有的氧化物或者經(jīng) 過化學反應(yīng)的氧化物在ONO電荷俘獲介質(zhì)堆棧306被完全消耗下形成，以及由于有相應(yīng) 更好的柵絕緣層厚度，MOS器件的自然氧化的電影響也降低了。
在圖2A的一個實施例中，如果在工藝中要形成的另一柵絕緣層有不同的構(gòu)成和/或 厚度，方法200就參考模塊218。在模塊218，圖3D的光刻膠層318被淀積，并在襯 底302區(qū)域上方形成窗口 319以形成下一層的絕緣材料和/或絕緣層厚度。在模塊222， 任何之前形成的柵絕緣層，例如柵絕緣層314，如圖3D所述，被選擇性蝕刻以暴露襯 底302。傳統(tǒng)的光刻和蝕刻技術(shù)可能應(yīng)用中模塊218和222，例如參考模塊205所述。
移除柵絕緣層之后，對襯底302進行前道清理。例如在模塊224中，光刻膠層318 在清除時保護ONO電荷俘獲介質(zhì)堆棧306，如果此時沒有光刻膠層318的保護，將對ONO 電荷俘獲介質(zhì)堆棧306不利。在某些實施例，不會對模塊224進行清理，因為不論怎 樣，光刻膠層318會在模塊226被剝離，例如引用傳統(tǒng)的piranha清除和/或plasma 操作,接下來的柵絕緣層的選擇性蝕刻。
在ONO電荷俘獲介質(zhì)堆棧306和柵絕緣層314上圖形化，重復進行非氫氟酸前道清 理模塊212以形成另一個柵絕緣層。模塊212所述的任何工藝，例如 一個極度稀釋的 SC1處理，可以此時被采用來清除襯底302以準備在窗口 319形成另外的柵絕緣層。在 模塊212之后，另一個柵絕緣層可以形成在模塊214,例如柵絕緣層320。柵絕緣層320可以參考柵絕緣層314的任何材料，但并不需要和柵絕緣層314—模一樣。在一特定 的實施例，柵絕緣層320是包含二氧化硅的熱生長層。在進一步實施例，柵絕緣層320 形成在襯底302的第三區(qū)域上方，如在MOS晶體管370，比形成在襯底302第二區(qū)域上 方的柵絕緣層314薄一點，例如HV M0S晶體管350。在一個這樣的實施例，包含二氧 化硅的柵絕緣層320厚度約3. 0 nm-8. 0 nm,此時柵絕緣層314在5-15 nm?？梢詤⒖?在別處描述的模塊214的任何形成柵絕緣層314的工藝來形成柵絕緣層320。另外，阻 擋層304C和電荷俘獲層304B可能在形成柵絕緣層320的過程中被再氧化，詳情參考柵 絕緣層314形成。值得慶幸的是再氧化之類可能比形成柵絕緣層314所發(fā)生的程度輕， 特別是形成的柵絕緣層320比柵絕緣層314薄或柵絕緣層320形成通過另外一個工藝而 不是柵絕緣層314的實施例所描述的稀釋蒸汽式氧化。
如果需要，模塊218, 222, 224, 226， 212和214可以重復許多次以形成如圖3C-3E 實施例所示的兩層以上對柵絕緣層厚度。如此反復，柵絕緣層會越來越薄。例如，第 三柵絕緣層可能形成為2. 0-3. 5nm，比柵絕緣層314和柵絕緣層320都薄。
在至少一個M0S柵絕緣層形成之后，如柵絕緣層314，圖2A所示實施例進入模塊 228。在模塊228，柵絕緣層314和0N0電荷俘獲介質(zhì)堆棧306氮化或被氮化。在MOS 柵絕緣氮化時，此氮化過程提供氮給0N0電荷俘獲介質(zhì)堆棧306以及提高堆棧接口(如 介于介質(zhì)層304C和304B之間)質(zhì)量。在某些實施例，此氮化過程可能吸收4 -10 wt %氮 到阻擋層304C。在一特殊實施例，氮化過程包括在溫度范圍約900 - 1100 ° C時加熱 襯底302。
在一實施例，氮化ONO電荷俘獲介質(zhì)堆棧306作為形成柵絕緣層(如柵絕緣層314 或柵絕緣層320)過程的一部分。因此圖2A的模塊214和228不需要單獨的工藝和設(shè)備， 僅需要特別的一個步驟。在某些實施例，此氮化過程可能注入約4 - 10 wt %氮到阻擋 層304C和約4 - 10 wt %氮到柵絕緣層314和/或柵絕緣層320。在一個這樣的實施 例，CVD應(yīng)用中氮化模塊228過程中，氮化時間可能需要5-10分鐘。在另一實施例，在 氮化模塊228過程中，應(yīng)用單硅片設(shè)備露出柵絕緣層保持0N0電荷俘獲介質(zhì)堆棧306在 氮化環(huán)境中并持續(xù)約30-60秒。
在一個實施例中，氣體包括氮由一系列氣體組成,例如，但并不局限于氮氣(N2), — 氧化二氮(N20)， 二氧化氮(N02)， 一氧化氮(NO)和氨(NH》。在其他實施例中，氮的環(huán)境中還包括通過引入氣體気，其中氫已取代了氘，包括，例如以氨代替釹。以氨替代 気氫可能有利鈍化在襯底界面硅鍵，從而增加非易失性俘獲電荷存儲器件參數(shù)，例如 NBTI (負偏壓溫度不穩(wěn)定性)周期。
在另一特殊的實施例中，在模塊228的氮化過程只在最后一層柵絕緣層形成之后進 行一次，例如在柵絕緣層314和柵絕緣層320已經(jīng)形成之后。如圖3F所示，這個單 一氮化過程因此氮化了 ONO電荷俘獲介質(zhì)堆棧306，柵絕緣層314和柵絕緣層320。在 一個此類實施例中，單一氮化過程的益處在于減小了整合模塊200的熱處理耗。
在另一實施例，模塊228的氮化過程只在第一柵絕緣形成之后，例如柵絕緣層 314形成以后。在一個此類實施例，ONO電荷俘獲介質(zhì)堆棧306和柵絕緣層314—起 氮化。第一柵絕緣之后的氮化過程可以允許一些邏輯M0S器件形成在襯底302，例如在 HVMOS晶體管350的區(qū)域，有的地方有氮化的柵絕緣層的而其它地方?jīng)]有，例如在MOS 晶體管370的區(qū)域。
實施例中所采用的在第一柵絕緣形成之后立刻進行的氮化過程可以提高ONO電荷俘 獲介質(zhì)堆棧306對隨后的在柵絕緣層，例如柵絕緣層320形成之前的氫氟酸清除的承受 力。在一個特殊的實施例中，二氧化硅柵絕緣層314的厚度約為5. 0 nm-150 nm (消耗 襯底302上原有氧化層下面的硅)，進行模塊228中的氮化過程，稀釋的氫氟酸清除進 行同時氮化的ONO電荷俘獲介質(zhì)堆棧306被暴露，并且厚度為2. 0-8. 0 nm的二氧化硅 柵絕緣層320形成，而且沒有損耗襯底302上的原有的或經(jīng)過化學反應(yīng)的氧化物的厚度。 在此特定實施例，模塊228的氮化操作，可以是厚MOS柵絕緣形成過程的一部分，使得 稀釋的氫氟酸前道清理化學物應(yīng)用在更關(guān)鍵的薄的MOS柵絕緣形成過程中，以盡量減少 對ono電荷俘獲介質(zhì)產(chǎn)生不利影響。在其他實施例，每個連續(xù)的柵絕緣形成包括模塊 228的氮化以此ONO電荷俘獲介質(zhì)堆棧306可以接觸到氮氣退火。
在圖2A模塊228的氮化之后，方法200進行模塊230。在模塊230中， 一個柵層 330沉積在ONO電荷俘獲介質(zhì)堆棧306上方以及柵絕緣層314和320上方，詳見圖3G。 柵層可以以任何傳統(tǒng)技術(shù)形成。此柵層可以是應(yīng)用于柵層工藝的任何導體或半導體材 料。在一個實施例中，柵層330含有一種金屬例如，但不局限于，鉿，鋯，鈦，鉭， 鋁，釕，鈀，鉑，鈷和鎳，它們的硅化物，它們的氮化物和碳化物。
在另一實施例，柵層330是多晶硅(p-silicon)。在進一步的實施例，多晶硅柵層330可能被多重摻雜，在第一和/或第二柵絕緣層(314, 320)的第一部分上加以N+導電 材料以分別形成HV NMOS和/或NMOS晶體管，第一和/或第二柵絕緣層(314， 320)的第 二部分上面加以用P+導電材料以分別形成HV PMOS和/或PMOS晶體管。在進一步實施例， 多晶硅柵層330可能是在SONOS器件300上摻雜以形成任意N+或P+導電材料。因此多 重摻雜多晶硅可能在一個N型SONOS存儲器件上形成一個P+多晶硅柵。因為P+多晶硅 柵比N+多晶硅柵高費米能級高1 eV, P+多晶硅柵的功函數(shù)比N-型SONOS器件溝道的功 函數(shù)高，與一個有一個N+多晶硅柵的N-型SONOS器件比，這將通過降低進入ONO電荷 俘獲介質(zhì)堆棧306的電子數(shù)量提高可靠性。
如圖3H進一步顯示，SONOS柵電極處于SONOS器件300的襯底區(qū)域上方，同時HVMOS 柵電極358和MOS柵電極378分別處于HV MOS晶體管350和MOS晶體管370襯底區(qū)域 上方。在一特定實施例，圖示的以干法蝕刻形成的S0N0S柵電極停在ONO電荷俘獲介質(zhì) 堆棧以保護SONOS器件300的襯底半導體。
傳統(tǒng)的tip和/或HALO注入工藝可能應(yīng)用在圖2A的模塊255來形成輕度摻雜漏極 (未圖示)。隨后，在模塊261，如圖31進一步描述的，形成的側(cè)墻間隔309靠近SONOS 柵電極308側(cè)墻，在0N0電荷俘獲介質(zhì)堆棧306上。側(cè)墻309,例如可以由二氧化硅， 氮氧化硅,或氮化硅組成，有選擇性的形成0N0電荷俘獲介質(zhì)堆棧306區(qū)域。0N0電荷俘 獲介質(zhì)堆棧306隨后被蝕刻，對準側(cè)墻309，以完成SONOS柵堆棧301的形成，詳見圖 3J。同樣的過程形成分別鄰近HV MOS柵堆棧351和一個MOS柵堆棧371的359和379。
圖4A圖示圖2B的源漏極注入模塊263器件的縱剖面切圖。圖示柵堆棧301， 351 和371只是為了比圖3J的更清晰。S0N0S器件300在此包含襯底302的源漏極410， 與溝道區(qū)域的傳導性相反。例如:根據(jù)本發(fā)明的一個實施例，源漏極410是N-型摻雜， 而襯底的構(gòu)到區(qū)域是P—型摻雜。在一個實施例中，襯底302的溝道區(qū)域硼摻雜濃度范 圍為1 x 10'5-lxl019 atoms/cm3。在另一實施例，源漏極410包含了 N-型摻雜濃度范圍 在5 x 1016 — Ixl02° atoms/cm3 w磷的或砷摻區(qū)域。在一個特殊實施例，源漏極410 在襯底302的深度范圍為80-200 nm。根據(jù)本發(fā)明的一個相應(yīng)實施例，源漏極410是 P-型摻雜,而襯底302的溝道區(qū)域是N-型摻雜。如進一步顯示，輕度摻雜源漏極(LDD) 411,形成在圖2A的模塊255，延伸至側(cè)墻309下。
HV M0S晶體管350和M0S晶體管370都分別包含一個LDD 461和481。
MOS晶體管370進一步包括靠近側(cè)墻379的源漏極480，和柵堆棧371側(cè)墻的偏移量為Tl 。源 漏極480有一個n-型導電性可能在某些實施例有和源漏極410完全一樣的摻雜劑。然 而，如圖4A所述，在模塊263， HV MOS晶體管350缺乏和源漏極410和480相似的源 漏極。因此在源漏極410和480注入過程中，HVM0S晶體管350可能被覆蓋一層光掩 膜或常用的非光掩膜，例如，但不局限于，如之前演示的無定形碳。
一個多層襯墊層形成在圖2B的模塊264。如圖4B所示， 一個襯墊層485形成在襯 底302上方，遮蓋了 SONOS器件300， HV MOS晶體管350和MOS晶體管370。據(jù)一個 特定實施例描述，襯墊層485是一個多層襯墊層包含一個底層的襯墊層485A和一個頂 層的襯墊層485B。底層的襯墊層485A和一個頂層的襯墊層485B可能是任何常用材料。 在一個更優(yōu)的實施例中，頂層的襯墊層485B可能可以是各向異性的可選擇性的蝕刻底 層的襯墊層485A。在一個此類實施例中，底層的襯墊層485A是二氧化硅頂層的襯墊 層485B是氮化硅。在一個與之對應(yīng)的實施例，底層的襯墊層485A是氮化硅頂層的襯墊 層485B是二氧化硅。其他實施例可能包括一個頂層或底層是氮氧化硅，摻碳氮化硅或 摻硼氮化硅。多層襯墊層485的特殊整合優(yōu)勢在此文別處已詳述，某些實施例可能也會 使用一個單一襯墊層如一個二氧化硅層或一個氮化硅層。
一個薄的底層的襯墊層485A有利的減低了側(cè)面厚度沉積在側(cè)墻309, 359和379 側(cè)方，可能靠近其他器件側(cè)墻。 一個薄的底層的襯墊層485A可能進一步減小覆蓋襯底 302的不同區(qū)域的薄膜的厚度變量，其有利性在此文別處己描述。在一此類實施例， 一個氮化硅底層的襯墊層485A的厚度大約在2 nm和15 nm, 最好是5 nm和8 nm。 頂層的襯墊層485B厚度可能選擇性的給多層襯墊層間隔359側(cè)墻提供所需的厚度。在 一個實施例中， 一個形成的二氧化硅頂層的襯墊層485B厚度在10nm-40nm之間，最 好在20 nm-30 nm。
多層襯墊層485的層次可以以任何常用的技術(shù)沉積，例如，但并不局限于，熱處理 氧化，低壓CVD (LPCVD) plasma增強的CVD (PECVD)和ALD工藝以及別的熟知的此類工 藝。例如氮化底層的襯墊層485A可能以氮化物沉積，例如NH3,也可能被硅化物，例 如硅烷(SiH丄氯硅垸(SiH2Cl》，或二叔丁胺硅烷硅垸(BTBAS)。沉積過程的襯底溫度 大約是550'C-850'C,沉積室氣壓大約是100微米汞柱(mT)-700 mT，以形成薄膜的厚度 在之前所描述的范圍內(nèi)。一個氧化層頂層的襯墊層485B可能類似于沉積工藝或者底層的襯墊層485A,例 如以任何常用形式應(yīng)用一個LPCVD，來形成薄膜的厚度在之前所描述的范圍內(nèi)。在某 一特定的實施例中，同時或任一底層的襯墊層485A和頂層的襯墊層485B應(yīng)用任何高壓 薄膜技術(shù)沉積。這些應(yīng)力薄膜結(jié)構(gòu)能夠讓隨后的襯底層移除更快或者比底下的襯墊層 或者相互之間更有選擇性。
在模塊265和圖4C進一步描述的，在多層襯墊層485上的頂層的襯墊層485B被各 向異性的蝕刻以后形成拋棄側(cè)墻486。頂層的襯墊層485B比底層的襯墊層485A更具選 擇性(如底層的襯墊層485A提供一個蝕刻停頓點)。在一此類實施例，在頂層的襯墊 層485B形成在不連續(xù)的可拋棄側(cè)墻486之后，底層的襯墊層485A在襯底302上仍然保 持連續(xù)性。
選擇各向異性蝕刻頂層的襯墊層485B以形成可拋棄側(cè)墻486取決于材料的選擇。 在一特定實施例中，可以應(yīng)用任何常用的plasma蝕刻工藝來進行一個氮化硅底層485A 和一個二氧化硅頂層的襯墊層485B,例如用一種氟化學品如四氟化碳(CF4)，對氮化 硅有足夠高的選擇性來阻止先蝕刻底層的襯墊層485A。在一個與之對應(yīng)的實施例，可 以應(yīng)用任何常用的plasma蝕刻工藝來進行二氧化硅底層的襯墊層485A和氮化硅頂層的 襯墊層485B，例如利用一種含氟化學品，如三氟化氮(NF3)，或使用一種含氯化學品。
隨著可拋棄側(cè)墻486的形成，源極和漏極也在模塊267的HV M0S晶體管形成。如 圖4D進一步描述的實施例，光刻版498形成在S0N0S器件300和MOS晶體管370上方 以后，以p-型注入形成源漏極460。光刻版498可以是任何常用的光掩膜材料(如光 刻膠)或非光掩膜，例如如前所述的無定型碳。p-型摻雜劑可以采用任何常用技術(shù)， 例如硼。其他實施例包括n-型摻雜或HV NM0S晶體管。
離子注入對準柵堆棧351，與形成的柵堆棧351側(cè)墻相隔偏移量T2。偏移量L約 等于間隔359的側(cè)墻厚度加上底層的襯墊層485A的側(cè)墻厚度和可拋棄側(cè)墻486的側(cè)墻 厚度。在圖4D所示實施例，HV M0S晶體管350的偏移量T2比M0S晶體管370的偏移 量L大。如此，抵消了源漏極460，增加了 LDD 461的長度。因此，沉積的頂層的襯 墊層485B厚度進行如圖4B所述操作可能預先提供可拋棄側(cè)墻486 —個適當?shù)膫?cè)寬(厚 度)。
通過減小P-型摻雜劑在隨后的熱處理過程中從源漏極460擴散到HV M0S晶體管350的溝道區(qū)域的影響，可以得到相對大的偏移量至T2，此偏移量有可能提升晶體管的擊穿 電壓。在所述實施例，P-型注入通過底層的襯墊層485A生產(chǎn)。如前所述，某些特定實 施例采用有利的薄底層的襯墊層485A來增強襯底302側(cè)方注入的無差異性。
隨著源漏極460的形成，移除光刻版498露出覆蓋SONOS器件300和MOS晶體管370 底層的襯墊層485A。在模塊268如圖4E進一步所述，可拋棄側(cè)墻486可能被移除。移 除可拋棄側(cè)墻486可能有利的增加了鏈接邏輯和非易失性電荷俘獲存儲器件的空間為更 高存儲密度的器件提供可能(如更小的器件節(jié)距)。此SONOS器件300的特別優(yōu)點部分得 益于近間距S0N0S器件陣列，例如 一個存儲單元陣列。移除可拋棄側(cè)墻486可能提 高了隨后在高密度S0N0S和邏輯器件上方沉積ILD層的臺階覆蓋。
可拋棄側(cè)墻486被移除的地方可能采用了光刻工藝來移除可拋棄側(cè)墻486,例如 從S0N0S器件300上移除但保留在HV M0S晶體管350。然而，如實施例所述，可拋棄側(cè) 墻486在用全面蝕刻工藝將襯底302整個移除的過程中被移除。如圖所示，對底層的襯 墊層485A進行選擇性地蝕刻(如，底層的襯墊層485A作為移除可拋棄側(cè)墻486過程的 蝕刻停頓點)。在底層的襯墊層485A的保護下，襯底半導體和襯底絕緣層，例如在移 除可拋棄側(cè)墻486過程中應(yīng)用淺溝道隔離(STI)。因為據(jù)研究發(fā)現(xiàn)，在STI與柵堆棧301 橫向連接處的尖角處理(未圖示)會極大的影響SONOS器件300性能，其優(yōu)點并非暴露出 此區(qū)域而是移除可拋棄側(cè)墻。
底層的襯墊層485A有一個蝕刻停頓層，襯底302， S0N0S柵電極308， HV PM0S柵 層358和NM0S柵層378, 以及側(cè)墻309， 359和379在移除可拋棄側(cè)墻486的過程中 依舊受保護。在此保護特征下，可拋棄側(cè)墻486 (如頂層的襯墊層485B)的組成材料和 柵電極308, 358和378以及側(cè)墻309， 359和379的組成材料無關(guān)。
可拋棄側(cè)墻486可以用常用的濕法化學劑或濕法蝕刻工藝移除，主要根據(jù)材料的特 別應(yīng)用方法。在一個實施例中，在此，可拋棄側(cè)墻486包含二氧化硅(如二氧化硅頂 層的襯墊層485B),氫氟酸(HF)濕法化學蝕刻被用來選擇性地移除在氮化硅底層的襯 墊層485A上的可拋棄側(cè)墻486。在與之對應(yīng)的等方性干法蝕刻工藝，例如，應(yīng)用常用的 高選擇性在氮化硅底層的襯墊層485A。在另一實施例中，在此，可拋棄側(cè)墻486包含氮 化硅(如一個氮化硅頂層的襯墊層485B),應(yīng)用中移除可拋棄側(cè)墻486的熱磷酸 (H3PC〉4)濕法化學蝕刻比二氧化硅底層的襯墊層485A更具選擇性。相應(yīng)的，等方性干法蝕刻工藝，例如應(yīng)用常用的高選擇性在二氧化硅底層的襯墊層485A。
隨著可拋棄側(cè)墻486的移除，底層的襯墊層485A可能在操作模塊269被移除以露 出SONOS和/或邏輯器件的源漏區(qū)域，為模塊270的硅化合金或硅化合金(自對準硅化 合金)做前期準備。在一個實施例中，剝離底層的襯墊層485A以露出所有器件的源漏極 區(qū)域。種另一個實施例中，更適于應(yīng)用可選擇性的剝離工藝在STI尖角，柵電極308， 358和378以及側(cè)墻309, 359和379。 圖4F,描述對應(yīng)實施例利用圖形刻蝕底層的襯 墊層485A。圖形刻蝕僅露出這些器件需要硅化的源漏區(qū)域。底層的襯墊層485A因而進 一步提供了器件相關(guān)硅化合金。
如前所述，因為硅化合金過程可能包括應(yīng)力，硅可能不利于SONOS器件300的性能 和穩(wěn)定性。因此，依靠器件的硅化合金工藝可能有利于整合邏輯器件，例如MOS晶體 管370,有非易失性俘獲電荷存儲器件的硅接觸孔，例如SONOS器件300，有無硅接 觸孔。同樣的， 一個HV MOS器件，例如HV MOS晶體管350，可能包括有硅或無硅接 觸孔。如圖4E所示，LDD區(qū)域461延伸至側(cè)墻359和底層的襯墊層485A (如可拋棄 側(cè)墻486被移除的下方)上方，而不是在這個露出的LDD區(qū)域形成硅化物。
在一個實施例中，如圖4F所示，光刻版499形成在SONOS器件300和HV MOS晶 體管350上方。光刻版499可以是任何常用的光掩膜材料(如光刻膠)或非光掩膜，例 如無定型碳?？赡芪g刻底層的襯墊層485A為露出MOS晶體管370區(qū)域以便隨后的硅化 合金。底層的襯墊層485A移除可以采用任何常用的方法，關(guān)鍵取決于材料的組成。選 擇移除工藝有利于半導體襯底302和STI (未顯示)，更有利于柵層378,和側(cè)墻379。 在一個特定實施例中，應(yīng)用氮化硅底層的襯墊層485A，應(yīng)用磷酸濕法化學蝕刻。在相 應(yīng)實施例應(yīng)用二氧化硅底層的襯墊層485A，使用氫氟酸濕法化學蝕刻。因為底層的 襯墊層485A厚度相應(yīng)比較小，蝕刻和過蝕刻時間應(yīng)盡量簡短以避免底層被腐蝕。此 外，前面所述的這些實施例有強度應(yīng)力的底層襯墊層485A,很大程度上提高了濕法化 學蝕刻率。在此類其他實施例， 一個干法plasma蝕刻可能應(yīng)用常用工藝參數(shù)來移除全 部或一部分底層的襯墊層485A。 光刻版499可被移除。
如圖4G所示，在這些露出硅的區(qū)域應(yīng)用硅化工藝。硅化工藝可以是任何在這一領(lǐng) 域的常用技術(shù)，特別像前處理蝕刻，鈷或鎳金屬沉積，退火或濕法剝離。如圖所示， 硅化物區(qū)域482可能形成在露出的柵層378和源漏區(qū)域上，被SONOS器件300和HV器件(如M0S晶體管350)區(qū)域動底層的襯墊層485A所封鎖。
在一個實施例中，如圖4G所述的隨后的操作，處理過程如圖5所示，移除底層的 襯底485A和ILD 504沉積。此實施例有利于簡化隨后的接觸孔蝕刻，因為蝕刻ILD 504 會露出源漏極410， 源漏極460和MOS晶體管370的硅化區(qū)域482。在此實施例，帶硅 化物的器件有可能被任何常用的光掩膜材料(如光刻膠)或非光掩膜(例如無定型碳) 遮擋。如果移除底層襯墊層485A的工藝對硅化物是非選擇性的，這將有利于硅化物器 件(如MOS晶體管370)的遮擋。否則，剝離底層的襯墊層485A。后端互聯(lián)工藝以沉積 ILD 504在無硅化物S0N0S器件300,無硅化物HV M0S晶體管350和硅化的M0S晶體管 370上開始。
在圖6A所示的相應(yīng)實施例，圖4G所示的隨后操作，沉積ILD在底層的襯底485A 和硅化區(qū)域482上方。在此類實施例，底層的襯墊層485A作為后端ILD的一部分，在 接下來的接觸孔蝕刻過程中，在硅化區(qū)域482上方被選擇性的蝕刻掉。在一特定實施 例，應(yīng)用氮化硅底層的襯墊層485A，底層的襯墊層485A可以進一步應(yīng)用自對準的接觸 孔(SAC)蝕刻。SAC蝕刻，采用一個對硅和氮化硅刻蝕比很高的參數(shù)，通過在光刻產(chǎn)生 的臨近器件之間的物理間距覆蓋一層底層襯墊層485A，可能會減小接觸孔尺寸。
如圖6A進一步描述的，沉積在底層的襯墊層485A和硅化區(qū)域482的ILD層可能包 括一個應(yīng)力誘導層504A。應(yīng)力誘導層504A可以由適應(yīng)邏輯器件溝道區(qū)域上運用應(yīng)力的 任何材料組成以及為任何厚度。應(yīng)力誘導層504A可能有利的增加了邏輯器件的電子遷 移率和驅(qū)動電流，例如M0S晶體管370。根據(jù)本文的一個實施例，應(yīng)力誘導層504A直 接沉積在M0S晶體管370。在一個實施例中，沉積的應(yīng)力誘導層504A厚度范圍接近 20-100nm以及由一種材料組成例如，但并不局限于，氮化硅，氮氧化硅，碳摻氮化硅 或硼摻氮化硅。在特定實施例中，應(yīng)力誘導層504A是有張力的應(yīng)力誘導層。
因為應(yīng)力誘導層504A可能包括S0N0S器件300的不必要的應(yīng)力，致使其性能和可 靠性降級，底層的襯墊層485A可能在應(yīng)力誘導層504 A有反應(yīng)力的情況下已經(jīng)沉積。 在某一特定實施例，底層的襯墊層485A可能致使應(yīng)力誘導層504A的一個壓應(yīng)力對應(yīng)一 個張應(yīng)力。在一個此類實施例中，底層的襯墊層485A的應(yīng)力把S0N0S器件300上的累 計應(yīng)力減少到一半以下，致使底層的襯墊層485A消失應(yīng)力誘導層504A。底層的襯墊層 485A可能因此為集成S0N0S器件300和一個邏輯器件提供可選擇性的硅化合金和可選擇性的應(yīng)力感應(yīng)，例如MOS晶體管370。如圖4進一步所示，ILD層504B沉積在應(yīng)力誘導 層504A上方，作為傳統(tǒng)的后端互聯(lián)工藝的一部分。
在另一實施例，如圖6B所示，底層的襯墊層485A提供了一個蝕刻停頓點，因而 得以從S0N0S器件300和HV M0S晶體管350上移除應(yīng)力誘導層504A。非易失性電荷俘 獲存儲器件(如S0N0S器件300)上應(yīng)力誘導層504A的一部分通過頂層的襯墊層485A光 刻和蝕刻工藝被移除。在一實施例，M0S晶體管370上應(yīng)力誘導層504A的一部分被光 刻膠層遮蓋，S0N0S器件300上方的應(yīng)力誘導層504A —部分被技術(shù)移除，例如，但并不 局限于，用熱磷酸的濕法蝕刻或傳統(tǒng)的干法蝕刻工藝。
在底層的襯墊層485A是二氧化硅的實施例，應(yīng)力誘導層504A被高選擇性的底層 襯墊層485A移除。在其他實施例，使用氮化硅的底層襯墊層485A，應(yīng)力誘導層504A 的強度應(yīng)力比底層的襯墊層485A更具選擇性。底層的襯墊層485A因此給應(yīng)力誘導層 504A的底層結(jié)構(gòu)起到保護作用。在與之對應(yīng)的實施例，移除應(yīng)力誘導層504A也就移除 了底層的襯墊層485A。
如圖6B所示，如果應(yīng)力誘導層504A比底層的襯墊層485A更具選擇性，(如避免應(yīng) 力誘導層504A對S0N0S器件300或HV M0S晶體管350產(chǎn)生不利影響)，ILD層504B暴 露在底層的襯墊層485A和應(yīng)力誘導層504A上方以便進一步的后端互聯(lián)工藝。
因此， 一個集成了邏輯器件和方法的俘獲電荷存儲器件的半導體結(jié)構(gòu)已被開發(fā)。盡 管本發(fā)明在本文中詳細描述了結(jié)構(gòu)要點或邏輯方法條例，可以理解的是發(fā)明中所界定的 附加要求并不一定是有限的具體特點或條例描述。這些特殊的特征和表現(xiàn)在現(xiàn)有發(fā)明中 被認為非常有價值。盡量說明，而非限制本發(fā)明。
權(quán)利要求
1.一種構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，包含在半導體襯底第一區(qū)域注入第一種摻雜劑以形成一個PMOS晶體管N型阱；以及在形成PMOS晶體管N型阱后的半導體襯底第二區(qū)域上方形成非易失性俘獲電荷介質(zhì)堆棧，非易失性俘獲電荷介質(zhì)堆棧包括電荷俘獲層上的阻擋層，形成在半導體襯底上的隧穿層上。
2. 根據(jù)權(quán)利要求1所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含在注入第一種摻雜劑后注入光掩膜剝離并先于非易失性俘獲電荷介質(zhì)堆棧形成。
3. 根據(jù)權(quán)利要求1所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含在非易失性俘獲電荷介質(zhì)堆棧形成之后，半導體襯底第一區(qū)域上面形成PM0S晶體管的柵氧化。
4. 根據(jù)權(quán)利要求3所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含 移除位于半導體襯底第一區(qū)域上面的非易失性俘獲電荷介質(zhì)堆棧； 應(yīng)用熱氧化形成在位于半導體襯底第一區(qū)域上方的第一柵絕緣層并熱處理再氧化阻擋層；將已氮化的第一柵絕緣層和阻擋層同時氮化。
5. 根據(jù)權(quán)利要求1所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含 在半導體襯底的第一區(qū)域上面形成第一和第二 MOS柵堆棧；形成鄰近第一 M0S柵堆的第一側(cè)墻和鄰近第二 M0S柵堆棧的第二側(cè)墻； 源漏極注入在鄰近第一側(cè)墻的第一區(qū)域；在第二側(cè)墻沉積一個多層襯底，多層襯底包括一個頂層和一個底層； 頂層到底層選擇性蝕刻以形成可拋棄側(cè)墻并從第二側(cè)墻分離出來，至少將底層分離；源漏極注入抵消第二側(cè)墻可拋棄側(cè)墻增加的破壞電壓；移除可拋棄側(cè)墻到底層。
6. 根據(jù)權(quán)利要求1所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含在 半導體襯底第三區(qū)域注入第二摻雜劑以形成NM0S晶體管P型阱先于在半導體襯底的第 二區(qū)域形成非易失性俘獲電荷介質(zhì)堆棧。
7. 根據(jù)權(quán)利要求1所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含N 型阱形成之后進行n-溝道注入先于在半導體襯底第二區(qū)域上方形成非易失性俘獲電荷 介質(zhì)堆棧。
8. 根據(jù)權(quán)利要求7所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含在 N型阱型阱形成以及n-溝道注入之后，襯底迅速熱處理退火先于M0S柵氧化物形成， 在此，迅速熱處理退火形成先于非易失性俘獲電荷介質(zhì)堆棧形成。
9. 根據(jù)權(quán)利要求1所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，襯底是單晶硅， 隧穿層包含至少一種二氧化硅或氮氧化硅，電荷俘獲層包含至少一種氮化硅或氮氧化硅, 阻擋層包含至少一種二氧化硅或氮氧化硅以形成SONOS存儲器件非易失性俘獲電荷介質(zhì)堆棧。
10. —種構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，包含 注入第一種摻雜劑半導體襯底第一區(qū)域以形成PM0S晶體管的N型阱； 注入第二種摻雜劑半導體襯底第二區(qū)域以形成NM0S晶體管的P型阱；在N型阱和P型阱形成之后，在半導體襯底第三區(qū)域上形成非易失性俘獲電荷介質(zhì) 堆棧，非易失性俘獲電荷介質(zhì)堆棧包括一個越過隧穿層在電荷俘獲層上的阻擋層，在 此，電荷俘獲層進一步包含一個具有不同硅濃度的氮化硅電荷俘獲層，此氮化硅層硅濃 度近似于遂穿層；非易失性俘獲電荷介質(zhì)堆棧形成后，在半導體襯底第一區(qū)域形成MOS晶體管柵氧化 物；在非易失性俘獲電荷介質(zhì)堆棧和柵氧化物上形成柵電極層。
11. 根據(jù)權(quán)利要求10所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含 注入光掩膜剝離之后注入第一或第二中電極先于非易失性俘獲電荷介質(zhì)堆棧形成。
12. 根據(jù)權(quán)利要求10所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，進一步包含 N型阱形成之后進行N-溝道注入先于在半導體襯底第二區(qū)域形成非易失性俘獲電荷介質(zhì) 堆棧區(qū)域；以及襯底迅速熱處理退火先于柵氧化物形成，在N-溝道注入后形成N型阱和 P型阱。
13. 根據(jù)權(quán)利要求12所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，迅速熱處理退 火先于非易失性俘獲電荷介質(zhì)堆棧形成。
14. 根據(jù)權(quán)利要求12所述的構(gòu)成半導體結(jié)構(gòu)的方法，其特征在于，襯底是單晶硅， 隧穿層包含至少一種二氧化硅或氮氧化硅，電荷俘獲層包含至少一種氮化硅或氮氧化 硅，阻擋層包括至少一個二氧化硅或氮氧化硅以形成S0N0S存儲器件的非易失性俘獲電 荷介質(zhì)堆棧。
15. —種用CMOS器件制作S0N0S存儲器件的方法，其特征在于，包含所有CMOS 器件阱和溝道注入和0N0S存儲器件形成先于S0N0S存儲器件的電荷俘獲介質(zhì)堆棧；電荷俘獲介質(zhì)堆棧形成先于CMOS器件柵絕緣層。
16. 根據(jù)權(quán)利要求15所述的用CMOS器件制作S0N0S存儲器件的方法，其特征在 于，非易失性俘獲電荷介質(zhì)堆棧包含半導體襯底隧穿層上面的電荷俘獲層上邊的阻擋 層。
17. 根據(jù)權(quán)利要求15所述的用CMOS器件制作S0N0S存儲器件的方法，其特征在 于，進一步包含在阱和溝道注入后的迅速熱處理退火過程先于電荷俘獲介質(zhì)堆棧形成。
18. 根據(jù)權(quán)利要求15所述的用CMOS器件制作SONOS存儲器件的方法，其特征在 于，襯底是單晶硅，隧穿層包含至少一種二氧化硅或氮氧化硅，電荷俘獲層包含至少一 種氮化硅或氮氧化硅，阻擋層包含至少一種二氧化硅或氮氧化硅以形成SONOS存儲器件 上的非易失性俘獲電荷介質(zhì)堆棧。
19. 根據(jù)權(quán)利要求15所述的用CMOS器件制作SONOS存儲器件的方法，其特征在 于，進行所有CMOS器件阱和溝道注入，SONOS器件進一步包含一種N型阱注入，P型阱 注入和至少一種n-溝道或p-溝道注入。
20. 根據(jù)權(quán)利要求15所述的用CMOS器件制作SONOS存儲器件的方法，其特征在 于，所有光掩膜剝離注入輔助阱和溝道注入先于非易失性俘獲電荷介質(zhì)堆棧。
全文摘要
本發(fā)明所公開的半導體結(jié)構(gòu)和方法形成相同。半導體結(jié)構(gòu)包括一個襯底，具有非易失性俘獲電荷存儲器件傾向于第一區(qū)域和一個邏輯器件傾向于第二區(qū)域。俘獲電荷介質(zhì)堆可能會形成以后形成阱和溝道的邏輯器件。可避免HF前頻清除和SC1清除來提高非易失性俘獲電荷存儲器件阻擋層的質(zhì)量。非易失性俘獲電荷器件。阻擋層可能熱氧化或氮化MOS邏輯柵阻擋層時被熱氧化或氮化以增加阻擋層密度。利用多層襯底高壓邏輯器件的源漏注入并阻礙非易失性電荷俘獲存儲器件硅化合金。
文檔編號H01L21/336GK101606236SQ200880000919
公開日2009年12月16日 申請日期2008年5月23日 優(yōu)先權(quán)日2007年5月25日
發(fā)明者克里希納斯瓦米·庫馬爾, 杰里米·沃倫, 瑞文達·凱普瑞 申請人:賽普拉斯半導體公司