專利名稱：靜電破壞保護(hù)元件、靜電破壞保護(hù)電路、半導(dǎo)體裝置及制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電破壞保護(hù)元件、靜電破壞保護(hù)電路、半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法，特別是涉及具備場(chǎng)效應(yīng)晶體管的靜電破壞保護(hù)元件、靜電破壞保護(hù)電路、利用了 該靜電破壞保護(hù)電路的半導(dǎo)體裝置及半導(dǎo)體裝置的制造方法。
背景技術(shù)：
以往公知一種具備場(chǎng)效應(yīng)晶體管的靜電破壞保護(hù)電路。這種靜電破壞保護(hù) 電路例如己經(jīng)被"Haigang Feng et al. Mixed-Mode ESD ProtectionCircuit Simulation-Design Methodology，IEEE JOURNAL 0FS0LID-STATE CIRCUITS, VOL. 38， NO. 6，JUNE 2003” 公開了。在上述文獻(xiàn)中，已經(jīng)公開了在電源端子與接地端子之間連接有具備場(chǎng)效應(yīng)晶體管 的靜電破壞保護(hù)電路的結(jié)構(gòu)。上述文獻(xiàn)所述的靜電破壞保護(hù)電路是具備RC觸發(fā)器電路并 且場(chǎng)效應(yīng)晶體管的柵極端子與RC觸發(fā)器電路連接的所謂gcnMOS晶體管(gate-coupled nMOS晶體管)。通過將該gcnMOS晶體管作為靜電破壞保護(hù)電路加以利用，從而和柵極端子 與接點(diǎn)端子連接的所謂的ggnMOS晶體管(gate-grounded nMOS晶體管)不同而能快速地 釋放靜電浪涌電流。另外，以往公知一種在BiCMOS型LSI中將上述gcnMOS晶體管作為靜電破壞保護(hù) 電路加以利用的結(jié)構(gòu)。這種結(jié)構(gòu)例如已經(jīng)被“美國(guó)專利US6，455，902B1”公開了。在上述的US6，455，902B1中，在半導(dǎo)體基板上形成有作為靜電破壞保護(hù)元件的場(chǎng) 效應(yīng)晶體管、CMOS晶體管和雙極性晶體管。另外，在形成有雙極性晶體管的區(qū)域中，形成作 為集電極的嵌入n+層。在上述的US6，455，902B1中，在形成有靜電破壞保護(hù)元件的區(qū)域中， 也與形成有雙極性晶體管的區(qū)域同樣地形成嵌入n+層。另外，在上述的US6，455，902B1中， 在越過與漏極區(qū)域相鄰的絕緣分離層的位置設(shè)置有嵌入n+層的電位固定端子，并且該電位 固定端子與嵌入n+層通過η型雜質(zhì)層而電連接。另外，柵電極及ρ型雜質(zhì)區(qū)域的電位固定 端子與RC觸發(fā)器電路電連接，漏極區(qū)域及嵌入η+層的電位固定端子與電源布線連接，源極 區(qū)域與接地布線連接。在上述的US6，455，902B1中，基于上述的結(jié)構(gòu)，靜電浪涌電流作為源極與漏極間 的溝道電流而流動(dòng)，并且其中一部分也在源極區(qū)域與嵌入η+層的電位固定端子之間流動(dòng)。 艮口，η型源極區(qū)域、ρ型雜質(zhì)區(qū)域及嵌入η+層分別作為寄生雙極性晶體管的發(fā)射極、基極及 集電極而起作用，從而靜電浪涌電流的一部分從嵌入η+層的電位固定端子依次經(jīng)由η型雜 質(zhì)層、嵌入η.層、ρ型雜質(zhì)區(qū)域而流動(dòng)到η型源極區(qū)域。在上述的US6，455，902Β1中，通過 在源極區(qū)域與嵌入η+層的電位固定端子之間流經(jīng)靜電浪涌電流的一部分，從而能減小作為 溝道電流而在源極與漏極之間流動(dòng)的電流(靜電浪涌電流)，故減輕了源極與漏極間的負(fù) 載。但是，在上述的US6，455，902B1中，由于在越過與漏極區(qū)域相鄰的絕緣分離層所 形成的嵌入η+層的電位固定端子與源極區(qū)域之間流經(jīng)靜電浪涌電流的一部分，故靜電浪涌電流的一部分的電流路徑增長(zhǎng)了嵌入η+層的電位固定端子和源極區(qū)域越過絕緣分離層的 量，由此電阻增大。因此，由于在嵌入η+層的電位固定端子與源極區(qū)域之間難以流動(dòng)電流 (靜電浪涌電流的一部分)，故有在源極與漏極間多會(huì)流動(dòng)作為溝道電流的電流(靜電浪涌 電流)而導(dǎo)致不能充分減輕施加到源極與漏極間的負(fù)載的問題。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述課題而進(jìn)行的，本發(fā)明的一個(gè)目的在于提供一種可進(jìn)一步 減輕靜電浪涌電流施加到源極與漏極間的負(fù)載的靜電破壞保護(hù)元件、靜電破壞保護(hù)電路、 半導(dǎo)體裝置及半導(dǎo)體裝置的控制方法。本發(fā)明第一方案相關(guān)的靜電破壞保護(hù)元件，具備第二導(dǎo)電型的源極區(qū)域及漏極 區(qū)域，以夾持溝道區(qū)域的方式隔著規(guī)定間隔形成在第一導(dǎo)電型的半導(dǎo)體基板的表面上；第 一導(dǎo)電型的阱區(qū)域，其形成為覆蓋源極區(qū)域；第二導(dǎo)電型的嵌入層，其形成在第一導(dǎo)電型的 阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域，其形成為在漏極區(qū)域與嵌入層之間構(gòu)成電流 路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域，其對(duì)阱區(qū)域和半導(dǎo)體基板進(jìn)行分離。
本發(fā)明的第二方案相關(guān)的靜電破壞保護(hù)電路，具備靜電破壞保護(hù)元件；以及與 靜電破壞保護(hù)元件電連接的電容元件及電阻元件中的至少一個(gè)，其中，所述靜電破壞保護(hù) 元件包括第二導(dǎo)電型的源極區(qū)域及漏極區(qū)域，以夾持溝道區(qū)域的方式隔著規(guī)定間隔形成 在第一導(dǎo)電型的半導(dǎo)體基板的表面上；第一導(dǎo)電型的阱區(qū)域，其形成為覆蓋源極區(qū)域；第 二導(dǎo)電型的嵌入層，其形成在第一導(dǎo)電型的阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域，其 形成為在漏極區(qū)域與嵌入層之間構(gòu)成電流路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域(％)，其對(duì) 阱區(qū)域和半導(dǎo)體基板進(jìn)行分離。本發(fā)明的第三方案相關(guān)的半導(dǎo)體裝置，包括靜電破壞保護(hù)電路，其中，所述靜電 破壞保護(hù)電路具備靜電破壞保護(hù)元件；以及與所述靜電破壞保護(hù)元件電連接的電容元件 (23)及電阻元件(24)中的至少一個(gè)，所述靜電破壞保護(hù)元件包括第二導(dǎo)電型的源極區(qū)域 及漏極區(qū)域，以夾持溝道區(qū)域的方式隔著規(guī)定間隔形成在第一導(dǎo)電型的半導(dǎo)體基板的表面 上；第一導(dǎo)電型的阱區(qū)域，其形成為覆蓋源極區(qū)域；第二導(dǎo)電型的嵌入層，其形成在第一導(dǎo) 電型的阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域，其形成為在漏極區(qū)域與嵌入層之間構(gòu) 成電流路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域，其對(duì)阱區(qū)域和半導(dǎo)體基板進(jìn)行分離。本發(fā)明的第四方案相關(guān)的半導(dǎo)體裝置的制造方法，所述半導(dǎo)體裝置在第一導(dǎo)電型 的半導(dǎo)體基板的表面形成靜電破壞保護(hù)元件和場(chǎng)效應(yīng)晶體管，該半導(dǎo)體裝置的制造方法包 括在半導(dǎo)體基板的形成有靜電破壞保護(hù)元件的第一元件區(qū)域中形成第二導(dǎo)電型的嵌入層 的工序；通過向半導(dǎo)體基板的第一元件區(qū)域及形成有場(chǎng)效應(yīng)晶體管的第二元件區(qū)域中同時(shí) 導(dǎo)入雜質(zhì)從而在第二元件區(qū)域中形成第二導(dǎo)電型的阱區(qū)域，并且在第一元件區(qū)域中形成和 嵌入層一起構(gòu)成電流路徑的第二導(dǎo)電型的雜質(zhì)區(qū)域的工序；和在第一元件區(qū)域中以夾持溝 道區(qū)域的方式隔著規(guī)定間隔，形成在第二導(dǎo)電型的源極區(qū)域(4)以及與嵌入層之間經(jīng)由雜 質(zhì)區(qū)域而構(gòu)成電流路徑的第二導(dǎo)電型的漏極區(qū)域的工序。


圖1是表示本發(fā)明的第一實(shí)施方式相關(guān)的靜電破壞保護(hù)元件的剖視圖。
圖2是表示本發(fā)明的第二實(shí)施方式相關(guān)的靜電破壞保護(hù)電路的剖視圖。圖3是表示本發(fā)明的第三實(shí)施方式相關(guān)的半導(dǎo)體裝置的剖視圖。圖4是用于說明本發(fā)明的第三實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造工藝的剖視圖。圖5是用于說明本發(fā)明的第三實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造工藝的剖視圖。圖6是用于說明本發(fā)明的第三實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造工藝的剖視圖。圖7是用于說明本發(fā)明的第三實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造工藝的剖視圖。圖8是用于說明本發(fā)明的第三實(shí)施方式相關(guān)的半導(dǎo)體裝置的制造工藝的剖視圖。圖9是表示本發(fā)明的第一實(shí)施方式的第一變形例相關(guān)的靜電破壞保護(hù)元件的剖 視圖。圖10是表示本發(fā)明的第一實(shí)施方式的第二變形例相關(guān)的靜電破壞保護(hù)元件的剖 視圖。圖11是表示本發(fā)明的第二實(shí)施方式的第一變形例相關(guān)的靜電破壞保護(hù)電路的電 路圖。圖12是表示本發(fā)明的第二實(shí)施方式的第二變形例相關(guān)的靜電破壞保護(hù)電路的電 路圖。圖13是表示本發(fā)明的第二實(shí)施方式的第三變形例相關(guān)的靜電破壞保護(hù)電路的電 路圖。
具體實(shí)施例方式以下，基于附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。(第一實(shí)施方式)如圖1所示，在第一實(shí)施方式相關(guān)的靜電破壞保護(hù)元件50中，在ρ型硅基板1的 表面的規(guī)定區(qū)域形成有絕緣分離層2。另外，在硅基板1的表面以夾持溝道區(qū)域3的方式 隔著規(guī)定間隔形成有源極區(qū)域4及漏極區(qū)域5。源極區(qū)域4具有由低濃度的η—型雜質(zhì)區(qū)域 4a和高濃度的η+型雜質(zhì)區(qū)域4b構(gòu)成的LDD(Light Doped Drain)構(gòu)造。另外，漏極區(qū)域5 具有由低濃度的n_型雜質(zhì)區(qū)域5a和高濃度的η.型雜質(zhì)區(qū)域5b構(gòu)成的LDD構(gòu)造。另外，在 經(jīng)由絕緣分離層2而與硅基板1的表面的源極區(qū)域4相鄰的區(qū)域中，形成有作為后述的ρ 型阱區(qū)域7的電位固定端子起作用的高濃度的ρ+型雜質(zhì)區(qū)域6。另外，按照覆蓋源極區(qū)域 4及雜質(zhì)區(qū)域6的方式形成有ρ型阱區(qū)域7。另外，在ρ型阱區(qū)域7的下方形成有高濃度的 n+型嵌入層8。另外，在ρ型阱區(qū)域7的兩側(cè)面形成有對(duì)ρ型硅基板1和ρ型阱區(qū)域7進(jìn)行 分離的η型層9和η型層％。另外，形成在漏極區(qū)域5的下方的η型層9包括η型層9a， 其與嵌入層8和漏極區(qū)域5電連接并且在漏極區(qū)域5與嵌入層8之間構(gòu)成電流路徑；和η 型層％，其對(duì)ρ型硅基板1與ρ型阱區(qū)域7進(jìn)行分離。另外，在溝道區(qū)域3上隔著柵極絕緣 膜10形成柵電極11。在柵電極11的兩側(cè)面形成有側(cè)壁(side-wall)絕緣膜12。由上述 的溝道區(qū)域3、源極區(qū)域4、漏極區(qū)域5及柵電極11構(gòu)成了 η型MOS晶體管。且有，η型層 9、η型層9a及ρ型層阱區(qū)域7分別是本發(fā)明的“第二雜質(zhì)區(qū)域”、“第一雜質(zhì)區(qū)域”及“阱區(qū) 域”的一個(gè)例子。另外，η型層9的雜質(zhì)濃度比構(gòu)成漏極區(qū)域5的η+型雜質(zhì)區(qū)域5b的雜質(zhì)濃度還低。另外，η型層9(n型層9a)的溝道區(qū)域3側(cè)的端部9c的位置與漏極區(qū)域5的η—型雜質(zhì)區(qū)域5a的溝道區(qū)域3側(cè)的端部的位置大致相同。 另外，第一實(shí)施方式相關(guān)的靜電破壞保護(hù)元件50的η型源極區(qū)域4、ρ型阱區(qū)域7 及η型嵌入層8分別作為寄生雙極性晶體管的發(fā)射極、基極及集電極起作用。該寄生雙極 性晶體管可將流入漏極區(qū)域5的電流的一部分經(jīng)由ρ型阱區(qū)域7、嵌入層8及η型層9 (η型 層9a)流到源極區(qū)域4中。即，第一實(shí)施方式相關(guān)的靜電破壞保護(hù)元件50可將流入漏極區(qū) 域5的靜電浪涌電流經(jīng)由η型MOS晶體管的溝道電流流經(jīng)的電流路徑A而從漏極區(qū)域5流 到源極區(qū)域4，并且將靜電浪涌電流的一部分經(jīng)過由ρ型阱區(qū)域7、嵌入層8及η型層9 (η 型層9a)構(gòu)成的第一電流路徑B而從漏極區(qū)域5流到源極區(qū)域4。另外，在靜電破壞保護(hù)元件50中，基于源極區(qū)域4、ρ型阱區(qū)域7及η型層9(n型 層9a)分別作為發(fā)射極、基極及集電極起作用的寄生雙極性晶體管的電流經(jīng)過由η型層9 (η 型層9a)及ρ型阱區(qū)域7構(gòu)成的第二電流路徑C而從漏極區(qū)域5流到源極區(qū)域4。另外，在 靜電破壞保護(hù)元件50中，基于源極區(qū)域4、ρ型阱區(qū)域7及漏極區(qū)域5分別作為發(fā)射極、基 極及集電極起作用的寄生雙極性晶體管的電流經(jīng)過由P型阱區(qū)域7構(gòu)成的第三電流路徑D 而從漏極區(qū)域5流到源極區(qū)域4。如上所述，在第一實(shí)施方式中，通過使η型源極區(qū)域4、ρ型阱區(qū)域7及η型嵌入層 8分別作為寄生雙極性晶體管的發(fā)射極、基極及集電極起作用，從而能使靜電浪涌電流的一 部分依次經(jīng)由P型阱區(qū)域7、嵌入層8、η型層9 (η型層9a)從漏極區(qū)域5流到源極區(qū)域4。 此時(shí)，由于靜電浪涌電流的一部分在作為電流路徑的未越過絕緣分離層2的漏極區(qū)域5與 源極區(qū)域4之間流動(dòng)，故能將靜電浪涌電流的一部分的電流路徑(第一電流路徑B)縮短未 越過絕緣分離層2的程度。另外，由于該電流路徑的電阻也減小了靜電浪涌電流的一部分 的電流路徑的縮短量，故能增加流經(jīng)第一電流路徑B的電流(靜電浪涌電流的一部分)。結(jié) 果，由于能減少作為源極與漏極間的溝道電流而流動(dòng)的靜電浪涌電流，故能進(jìn)一步減輕靜 電浪涌電流施加到源極與漏極間的負(fù)載。另外，由于能減輕施加到源極與漏極間的負(fù)載，故 能進(jìn)一步減小柵電極11的寬度。因此，能將靜電破壞保護(hù)元件50的面積減小柵電極11的 寬度的減小量。另外，如上所述，在第一實(shí)施方式中，通過以覆蓋漏極區(qū)域5的方式形成η型層9 (η 型層9a)并且使η型層9a的雜質(zhì)濃度比構(gòu)成漏極區(qū)域5的η+型雜質(zhì)區(qū)域5b的雜質(zhì)濃度還 低，從而能緩和漏極區(qū)域5附近的pn結(jié)的雜質(zhì)濃度分布。因此，由于能緩和漏極區(qū)域5附 近的電場(chǎng)集中，故能抑制碰撞電離的發(fā)生。另外，如上所述，在第一實(shí)施方式中，通過將η型層9 (η型層9a)的溝道區(qū)域3側(cè) 的端部9c配置在與漏極區(qū)域5的n_型雜質(zhì)區(qū)域5a的溝道區(qū)域3側(cè)的端部大致相同的位 置，從而與使η型層9 (η型層9a)的溝道區(qū)域3側(cè)的端部比漏極區(qū)域5的溝道區(qū)域3側(cè)的 端部還靠近溝道區(qū)域3側(cè)附近的情況進(jìn)行比較，能抑制由雜質(zhì)濃度低的η型層9 (η型層9a) 引起的源極區(qū)域4與漏極區(qū)域5之間的電阻的增加。(第二實(shí)施方式)本發(fā)明的第二實(shí)施方式相關(guān)的靜電破壞保護(hù)電路100利用了上述第一實(shí)施方式 相關(guān)的靜電破壞保護(hù)元件50。如圖2所示，靜電破壞保護(hù)電路100具有以下的結(jié)構(gòu)，電源端子(Vdd)、接地端子 (Vss)、電容元件23及電阻元件24與上述第一實(shí)施方式相關(guān)的靜電破壞保護(hù)元件50電連接。具體地說，電源端子21與電容元件23的一個(gè)端子23a連接。另外，電容元件23的另 一端子23b與電阻元件24的一個(gè)端子24a連接。另外，電阻元件24的另一端子24b與接 地端子22連接。另外，靜電破壞保護(hù)元件50的柵電極11及作為ρ型阱區(qū)域7的電位固定端子的 雜質(zhì)區(qū)域6與電容元件23的另一端子23b及電阻元件24的一個(gè)端子24a連接。另外，漏 極區(qū)域5與電源端子21連接。另外，源極區(qū)域4與接地端子22連接。接著，對(duì)靜電破壞保護(hù)電路100的動(dòng)作進(jìn)行說明。在未施加靜電浪涌電流的通常動(dòng)作時(shí)，作為寄生雙極性晶體管的集電極的漏極區(qū) 域5、n型層9(n型層9a)及嵌入層8通過與電源端子21 (Vdd)連接，從而被偏置到作為寄 生雙極性晶體管的發(fā)射極的源極區(qū)域4的正方向上。另外，柵電極11及作為ρ型阱區(qū)域7 的電位固定端子的雜質(zhì)區(qū)域6由于在通常動(dòng)作時(shí)成為與接地端子22相同的電位(0V)，故 靜電破壞保護(hù)元件50的nMOS晶體管被保持為非導(dǎo)通狀態(tài)，所述非導(dǎo)通狀態(tài)是在溝道區(qū)域 3中未形成溝道反向?qū)拥臓顟B(tài)。另外，在電源端子21中流入了正極性的靜電浪涌電流的情況下，或者在接地布線 21中流入了負(fù)極性的靜電浪涌電流的情況下，柵電極11及ρ型阱區(qū)域7的電位被偏置到接 地端子22的正方向上。因此，由于柵電極11的電 位上升，故形成了靜電破壞保護(hù)元件50 的nMOS晶體管的溝道反向?qū)?，并且作為nMOS晶體管的溝道電流的靜電浪涌電流從漏極區(qū) 域5流到源極區(qū)域4。另外，由于ρ型阱區(qū)域7的電位上升，故寄生雙極性晶體管的基極電 位上升，并且在源極區(qū)域4與漏極區(qū)域5之間形成了由ρ型阱區(qū)域7、嵌入層8、η型層9 (η 型層9a)構(gòu)成的第一電流路徑B，或由ρ型阱區(qū)域7及嵌入層8構(gòu)成的第二電流路徑C，或 由P型阱區(qū)域7構(gòu)成的第三電流路徑D。靜電浪涌電流的一部分經(jīng)由這些電流路徑從漏極 區(qū)域5流到與接地端子22連接的源極區(qū)域4。這樣一來，進(jìn)行了基于第二實(shí)施方式相關(guān)的 靜電破壞保護(hù)電路100的靜電浪涌電流的放電。如上所述，在第二實(shí)施方式中，通過電連接電源端子21、電容元件23的一個(gè)端子 23a和靜電破壞保護(hù)元件50的漏極區(qū)域5、及電連接電容元件23的另一端子23b、電阻元件 24的一個(gè)端子24a、靜電破壞保護(hù)元件50的柵電極11及作為靜電破壞保護(hù)元件50的ρ型 阱區(qū)域7的電位固定端子的雜質(zhì)區(qū)域6、以及電連接接地端子22、電阻元件24的另一端子 24b及靜電破壞保護(hù)元件50的源極區(qū)域4，從而既能減輕靜電浪涌電流施加在靜電破壞保 護(hù)元件50的源極與漏極間的負(fù)載，又能基于靜電破壞保護(hù)元件50對(duì)電源端子21與接地端 子22之間的靜電浪涌電流進(jìn)行放電。(第三實(shí)施方式)如圖3所示，該半導(dǎo)體裝置200是在ρ型硅基板1上形成有nMOS晶體管60及pMOS 晶體管70和雙極性晶體管(未圖示)的BiCMOS型的半導(dǎo)體裝置。在該BiCMOS型的半導(dǎo) 體裝置200的ρ型硅基板1上形成有上述第一實(shí)施方式的靜電破壞保護(hù)元件50。另外，靜 電破壞保護(hù)元件50形成為與未圖示的電源端子(Vdd)21、接地端子(Vss) 22、電容元件23 及電阻元件24—同構(gòu)成圖2所示的靜電破壞保護(hù)電路100。在該半導(dǎo)體裝置200中，將作 為雙極性晶體管的集電極起作用的嵌入層用作靜電破壞保護(hù)元件50的嵌入層8。在第三實(shí)施方式中，通過將靜電破壞保護(hù)電路100安裝到半導(dǎo)體裝置200上，從而 既能減輕靜電浪涌電流施加在靜電破壞保護(hù)元件50的源極與漏極間的負(fù)載，又能基于靜電破壞保護(hù)元件50對(duì)電源端子21與接地端子22之間的靜電浪涌電流進(jìn)行放電，從而能提高與半導(dǎo)體裝置200的靜電浪涌電流相對(duì)應(yīng)的耐性。接著，參照?qǐng)D3 圖8對(duì)半導(dǎo)體裝置200的制造工藝進(jìn)行說明。首先，如圖4所示，通過LOCOS (Local Oxidation of Silicon)法在ρ型硅基板1 上形成絕緣分離層2。接著，如圖5所示，通過將η型雜質(zhì)離子注入到硅基板1的表面的規(guī) 定區(qū)域，從而形成作為ηρη雙極性晶體管的集電極起作用的η型嵌入層(未圖示)和靜電破 壞保護(hù)元件50的η型嵌入層8。另外，通過將η型雜質(zhì)離子注入到硅基板1的表面的另一 區(qū)域，從而形成PMOS晶體管60的η型阱9d、靜電破壞保護(hù)元件50的η型層9 (η型層9a) 及nMOS晶體管7的η型層％。另外，通過將ρ型雜質(zhì)離子注入到硅基板1的表面的其他區(qū) 域，從而形成nMOS晶體管70的ρ型硅區(qū)域7和靜電破壞保護(hù)元件50的ρ型阱區(qū)域7。接著，如圖6所示，在分別形成有靜電破壞保護(hù)元件50、pM0S晶體管60及nMOS晶 體管70的區(qū)域中，形成柵極絕緣膜10及柵電極11。并且，如圖7所示，通過將絕緣分離層 2及柵電極11作為掩膜(mask)對(duì)η型雜質(zhì)進(jìn)行離子注入，從而在形成有靜電破壞保護(hù)元件 50及nMOS晶體管70的區(qū)域中形成低濃度的雜質(zhì)區(qū)域4a及5a。另外，通過離子注入ρ型 雜質(zhì)，從而在形成有PMOS晶體管60的區(qū)域中形成低濃度的雜質(zhì)區(qū)域13a及14a。其后，如圖8所示，通過在堆積了絕緣膜(未圖示)之后進(jìn)行蝕刻，從而形成覆蓋 柵電極11的側(cè)面的側(cè)壁絕緣膜12。并且，如圖13所示，通過將側(cè)壁絕緣膜12作為掩膜進(jìn) 行離子注入，從而形成靜電破壞保護(hù)元件50及nMOS晶體管70的高濃度的雜質(zhì)區(qū)域4b及 5b、和作為pMOS晶體管60的η型阱9d的電位固定端子的高濃度的雜質(zhì)區(qū)域15。另外，通 過將側(cè)壁絕緣膜12作為掩膜進(jìn)行離子注入，從而形成作為靜電破壞保護(hù)元件50及nMOS晶 體管70的ρ型阱區(qū)域7的電位固定端子的高濃度的雜質(zhì)區(qū)域6、和pMOS晶體管60的高濃 度的雜質(zhì)區(qū)域13b及14b。因此，在靜電破壞保護(hù)元件50及nMOS晶體管70中形成有由LDD 構(gòu)造構(gòu)成的源極區(qū)域4及漏極區(qū)域5，并且在pMOS晶體管60中形成有由LDD構(gòu)造構(gòu)成的源 極區(qū)域13及漏極區(qū)域14。其后，通過形成圖2所示的電源端子21、接地端子22、電容元件23及電阻元件24 等，從而形成了第三實(shí)施方式相關(guān)的半導(dǎo)體裝置200。在第三實(shí)施方式中，通過在形成有靜電破壞保護(hù)元件50的區(qū)域及形成有pMOS晶 體管60的區(qū)域中同時(shí)離子注入η型雜質(zhì)，從而在形成有pMOS晶體管60的區(qū)域中形成η型 阱9d的同時(shí)，在形成有靜電破壞保護(hù)元件50的區(qū)域中形成嵌入層8和構(gòu)成電流路徑的η 型層9 (η型層9a)，故不會(huì)另外追加用于在形成有靜電破壞保護(hù)元件50的區(qū)域中形成η型 層9 (η型層9a)的工序，且能在形成有靜電破壞保護(hù)區(qū)域50的區(qū)域中形成η型層9 (η型層 9a)。且有，應(yīng)認(rèn)為這次公開的實(shí)施方式只是在所有方面的例示并不加以限制。本發(fā)明 的范圍并不是上述實(shí)施方式的說明而如請(qǐng)求保護(hù)的范圍所示，進(jìn)而包括在與請(qǐng)求保護(hù)的范 圍同等意思及范圍內(nèi)的所有變更。例如，在上述第一實(shí)施方式中，雖然示出了以使漏極區(qū)域5的低濃度的雜質(zhì)區(qū)域 5a的溝道區(qū)域3側(cè)的端部的位置與η型層9 (η型層9a)的溝道區(qū)域3側(cè)的端部9c的位置 大致相同的方式形成的例子，但是本發(fā)明并不限定于此，也可以如圖9所示的第一實(shí)施方 式的第一變形例，以使漏極區(qū)域5的高濃度的雜質(zhì)區(qū)域5b的溝道區(qū)域3側(cè)的端部的位置與η型層9的溝道區(qū)域3側(cè)的端部9e的位置大致相同的方式形成，也可以如圖10所示的第一實(shí)施方式的第二變形例所示，以η型層9的溝道區(qū)域3側(cè)的端部9f的位置比漏極區(qū)域5的 低濃度的雜質(zhì)區(qū)域5a的溝道區(qū)域3側(cè)的端部的位置還位于溝道區(qū)域3側(cè)附近的方式形成。另外，在上述第一實(shí)施方式中，雖然示出了 η型層9及η型溝道區(qū)域5連接且η型 層9及η型嵌入層8連接的例子，但是本發(fā)明并不限定于此，即使在η型層9與η型溝道區(qū) 域5之間或者在η型層9與η型嵌入層8之間有間隙并且該間隙為ρ型的情況下，只要以 漏極區(qū)域5、η型層9及嵌入層8構(gòu)成電通路的方式在實(shí)質(zhì)上電連接即可。另外，在上述第一實(shí)施方式中，雖然示出了形成有具備nMOS晶體管的靜電破壞保 護(hù)元件50的例子，但是本發(fā)明并不限定于此，也可以形成具備pMOS晶體管的靜電破壞保護(hù) 元件。此時(shí)，靜電破壞保護(hù)元件也可以連接在輸入輸出管腳與電源端子之間。另外，在上述第二實(shí)施方式中，雖然示出了將柵電極11及ρ型阱區(qū)域7的電位固 定端子(雜質(zhì)區(qū)域6)與電容元件23及電阻元件24連接的例子，但是本發(fā)明并不限定于此， 也可以如圖11所示的第二實(shí)施方式的第一變形例所示，將柵電極11與電容元件23及電阻 元件24連接并且將ρ型阱區(qū)域7的電位固定端子(雜質(zhì)區(qū)域6)與接地端子22連接。另 夕卜，也可以如圖12所示的第二實(shí)施方式的第二變形例所示，將柵電極11與接地端子22連 接并且將P型阱區(qū)域7的電位固定端子(雜質(zhì)區(qū)域6)與電容元件23及電阻元件24連接。 另外，也可以如圖13所示的第二實(shí)施方式的第三變形例所示，將柵電極11及ρ型阱區(qū)域7 的電位固定端子(雜質(zhì)區(qū)域6)與接地端子22連接。另外，在上述第二實(shí)施方式中，雖然示出了在電源端子21與接地端子22之間連接 了靜電破壞保護(hù)元件50的例子，但是本發(fā)明并不限定于此，也可以在輸入輸出管腳與接地 端子之間連接靜電破壞保護(hù)元件50。另外，在上述第三實(shí)施方式中，雖然示出了通過將η型雜質(zhì)離子注入到P型硅基板 1上而形成了嵌入層8的例子，但是本發(fā)明并不限定于此，也可以通過在ρ型硅基板1的表 面形成了 η型雜質(zhì)層之后使硅層外延生成(印itaxial growth)來形成嵌入層。此時(shí)，在形 成了外延硅層之后，進(jìn)行絕緣分離層、P型阱及η型阱(η型層)的形成。另外，在上述第三實(shí)施方式中，雖然示出了同時(shí)形成用于連接pMOS晶體管60的η 型阱9d、靜電破壞保護(hù)元件50的漏極區(qū)域及嵌入層8的η型層9 (η型層9a)的例子，但是 本發(fā)明并不限定于此，也可以同時(shí)形成通常形成在縱型雙極性晶體管的集電極部上的嵌入 層的引出層和η型層9。
權(quán)利要求
一種靜電破壞保護(hù)元件，具備第二導(dǎo)電型的源極區(qū)域(4)及漏極區(qū)域(5)，以夾持溝道區(qū)域(3)的方式隔著規(guī)定間隔形成于第一導(dǎo)電型的半導(dǎo)體基板(1)的表面；第一導(dǎo)電型的阱區(qū)域(7)，其形成為覆蓋所述源極區(qū)域；第二導(dǎo)電型的嵌入層(8)，其形成在所述第一導(dǎo)電型的阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域(9a)，其形成為在所述漏極區(qū)域與所述嵌入層之間構(gòu)成電流路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域(9b)，其對(duì)所述阱區(qū)域和所述半導(dǎo)體基板進(jìn)行分離。
2.根據(jù)權(quán)利要求1所述的靜電破壞保護(hù)元件，其中， 所述第一雜質(zhì)區(qū)域形成為覆蓋所述漏極區(qū)域，所述第一雜質(zhì)區(qū)域的雜質(zhì)濃度比所述第二導(dǎo)電型的漏極區(qū)域的雜質(zhì)濃度還低。
3.根據(jù)權(quán)利要求2所述的靜電破壞保護(hù)元件，其中，所述第一雜質(zhì)區(qū)域的所述溝道區(qū)域側(cè)的端部(9c)被配置在與所述漏極區(qū)域的所述溝 道區(qū)域側(cè)的端部大致相同的位置處。
4.一種靜電破壞保護(hù)電路，具備 靜電破壞保護(hù)元件(50)；和與所述靜電破壞保護(hù)元件電連接的電容元件(23)及電阻元件(24)中的至少一個(gè)， 其中，所述靜電破壞保護(hù)元件(50)包括第二導(dǎo)電型的源極區(qū)域(4)及漏極區(qū)域(5)， 以夾持溝道區(qū)域(3)的方式隔著規(guī)定間隔形成于第一導(dǎo)電型的半導(dǎo)體基板(1)的表面；第 一導(dǎo)電型的阱區(qū)域(7)，其形成為覆蓋所述源極區(qū)域；第二導(dǎo)電型的嵌入層(8)，其形成在 所述第一導(dǎo)電型的阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域(9a)，其形成為在所述漏極 區(qū)域與所述嵌入層之間構(gòu)成電流路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域(％)，其對(duì)所述阱區(qū) 域和所述半導(dǎo)體基板進(jìn)行分離。
5.根據(jù)權(quán)利要求4所述的靜電破壞保護(hù)電路，其中， 所述第一雜質(zhì)區(qū)域形成為覆蓋所述漏極區(qū)域，所述第一雜質(zhì)區(qū)域的雜質(zhì)濃度比所述第二導(dǎo)電型的漏極區(qū)域的雜質(zhì)濃度還低。
6.根據(jù)權(quán)利要求5所述的靜電破壞保護(hù)電路，其中，所述第一雜質(zhì)區(qū)域的所述溝道區(qū)域側(cè)的端部(9c)被配置在與所述漏極區(qū)域的所述溝 道區(qū)域側(cè)的端部大致相同的位置處。
7.根據(jù)權(quán)利要求4所述的靜電破壞保護(hù)電路，其中，所述靜電破壞保護(hù)電路還具備電源布線(21)及接地布線(22)， 所述靜電破壞保護(hù)元件(50)還包括用于固定所述阱區(qū)域的電位的阱電位固定端子(6)，所述電源布線、所述電容元件的一個(gè)端子及所述靜電破壞保護(hù)元件的漏極區(qū)域電連接，所述電容元件的另一端子、所述電阻元件的一個(gè)端子、所述靜電破壞保護(hù)元件的柵電 極(11)及所述靜電破壞保護(hù)元件的阱電位固定端子電連接，所述接地布線、所述電阻元件的另一端子及所述靜電破壞保護(hù)元件的源極區(qū)域電連接。
8.根據(jù)權(quán)利要求4所述的靜電破壞保護(hù)電路，其中，所述靜電破壞保護(hù)電路還具備電源布線(21)及接地布線(22)， 所述靜電破壞保護(hù)元件(50)還包括用于固定所述阱區(qū)域的電位的阱電位固定端子(6)，所述電源布線、所述電容元件的一個(gè)端子及所述靜電破壞保護(hù)元件的漏極區(qū)域電連接，所述電容元件的另一端子、所述電阻元件的一個(gè)端子及所述靜電破壞保護(hù)元件的柵電 極電連接，所述接地布線、所述電阻元件的另一端子、所述靜電破壞保護(hù)元件的源極區(qū)域、及所述 靜電破壞保護(hù)元件的阱電位固定端子電連接。
9.根據(jù)權(quán)利要求4所述的靜電破壞保護(hù)電路，其中，所述靜電破壞保護(hù)電路還具備電源布線(21)及接地布線(22)， 所述靜電破壞保護(hù)元件(50)還包括用于固定所述阱區(qū)域的電位的阱電位固定端子(6)，所述電源布線、所述電容元件的一個(gè)端子及所述靜電破壞保護(hù)元件的漏極區(qū)域電連接，所述電容元件的另一端子、所述電阻元件的一個(gè)端子及所述靜電破壞保護(hù)元件的阱電 位固定端子電連接，所述接地布線、所述電阻元件的另一端子、所述靜電破壞保護(hù)元件的源極區(qū)域及所述 靜電破壞保護(hù)元件的柵電極電連接。
10.一種半導(dǎo)體裝置，包括靜電破壞保護(hù)電路(100)， 其中，所述靜電破壞保護(hù)電路(100)具備靜電破壞保護(hù)元件(50)；和與所述靜電破壞保護(hù)元件電連接的電容元件(23)及電阻元件(24)中的至少一個(gè)， 所述靜電破壞保護(hù)元件(50)包括第二導(dǎo)電型的源極區(qū)域(4)及漏極區(qū)域(5)，以夾 持溝道區(qū)域(3)的方式隔著規(guī)定間隔形成于第一導(dǎo)電型的半導(dǎo)體基板(1)的表面；第一導(dǎo) 電型的阱區(qū)域(7)，其形成為覆蓋所述源極區(qū)域；第二導(dǎo)電型的嵌入層(8)，其形成在所述 第一導(dǎo)電型的阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域(9a)，其形成為在所述漏極區(qū)域 與所述嵌入層之間構(gòu)成電流路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域(％)，其對(duì)所述阱區(qū)域和 所述半導(dǎo)體基板進(jìn)行分離。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中， 所述第一雜質(zhì)區(qū)域形成為覆蓋所述漏極區(qū)域，所述第一雜質(zhì)區(qū)域的雜質(zhì)濃度比所述第二導(dǎo)電型的漏極區(qū)域的雜質(zhì)濃度還低。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述第一雜質(zhì)區(qū)域的所述溝道區(qū)域側(cè)的端部(9c)被配置在與所述漏極區(qū)域的所述溝 道區(qū)域側(cè)的端部大致相同的位置處。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述靜電破壞保護(hù)電路(100)還具備電源布線(21)及接地布線(22)， 所述靜電破壞保護(hù)元件(50)還包括用于固定所述阱區(qū)域的電位的阱電位固定端子(6)，所述電源布線、所述電容元件的一個(gè)端子及所述靜電破壞保護(hù)元件的漏極區(qū)域電連接，所述電容元件的另一端子、所述電阻元件的一個(gè)端子、所述靜電破壞保護(hù)元件的柵電 極(11)、及所述靜電破壞保護(hù)元件的阱電位固定端子電連接，所述接地布線、所述電阻元件的另一端子及所述靜電破壞保護(hù)元件的源極區(qū)域電連接。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述靜電破壞保護(hù)電路(100)還具備電源布線(21)及接地布線(22)， 所述靜電破壞保護(hù)元件(50)還包括用于固定所述阱區(qū)域的電位的阱電位固定端子(6)，所述電源布線、所述電容元件的一個(gè)端子及所述靜電破壞保護(hù)元件的漏極區(qū)域電連接，所述電容元件的另一端子、所述電阻元件的一個(gè)端子、所述靜電破壞保護(hù)元件的柵電 極電連接，所述接地布線、所述電阻元件的另一端子、所述靜電破壞保護(hù)元件的源極區(qū)域及所述 靜電破壞保護(hù)元件的阱電位固定端子電連接。
15.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其中，所述靜電破壞保護(hù)電路(100)還具備電源布線(21)及接地布線(22)， 所述靜電破壞保護(hù)元件(50)還包括用于固定所述阱區(qū)域的電位的阱電位固定端子(6)，所述電源布線、所述電容元件的一個(gè)端子及所述靜電破壞保護(hù)元件的漏極區(qū)域電連接，所述電容元件的另一端子、所述電阻元件的一個(gè)端子及所述靜電破壞保護(hù)元件的阱電 位固定端子電連接，所述接地布線、所述電阻元件的另一端子、所述靜電破壞保護(hù)元件的源極區(qū)域及所述 靜電破壞保護(hù)元件的柵電極電連接。
16. 一種半導(dǎo)體裝置的制造方法，半導(dǎo)體裝置(200)在第一導(dǎo)電型的半導(dǎo)體基板(1)的 表面形成靜電破壞保護(hù)元件(50)和場(chǎng)效應(yīng)晶體管(60)，該半導(dǎo)體裝置(200)的制造方法包括在所述半導(dǎo)體基板的形成有靜電破壞保護(hù)元件的第一元件區(qū)域中形成第二導(dǎo)電型的 嵌入層(8)的工序；通過向所述半導(dǎo)體基板的第一元件區(qū)域及形成有所述場(chǎng)效應(yīng)晶體管的第二元件區(qū)域 中導(dǎo)入雜質(zhì)，從而在所述第二元件區(qū)域中形成第二導(dǎo)電型的阱區(qū)域(9b)，并且在所述第一 元件區(qū)域中形成和所述嵌入層一起構(gòu)成電流路徑的第二導(dǎo)電型的雜質(zhì)區(qū)域(9a)的工序； 禾口在所述第一元件區(qū)域中以夾持溝道區(qū)域(3)的方式隔著規(guī)定間隔，形成在第二導(dǎo)電型 的源極區(qū)域(4)、以及與所述嵌入層之間經(jīng)由所述雜質(zhì)區(qū)域而構(gòu)成電流路徑的第二導(dǎo)電型 的漏極區(qū)域(5)的工序。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置的制造方法，其中，形成所述阱區(qū)域并且形成所述雜質(zhì)區(qū)域的工序還包括通過向所述第一元件區(qū)域及所 述第二元件區(qū)域中同時(shí)導(dǎo)入雜質(zhì)來同時(shí)形成所述阱區(qū)域和所述雜質(zhì)區(qū)域的工序。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置的制造方法，其中，形成所述漏極區(qū)域的工序還包括由所述雜質(zhì)區(qū)域覆蓋所述漏極區(qū)域并且以所述雜質(zhì) 區(qū)域的雜質(zhì)濃度變得比所述漏極區(qū)域的雜質(zhì)濃度還低的方式形成所述漏極區(qū)域的工序。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置的制造方法，其中，形成所述漏極區(qū)域的工序還包括以所述雜質(zhì)區(qū)域的所述溝道區(qū)域側(cè)的端部(9c)被配 置在與所述漏極區(qū)域的所述溝道區(qū)域側(cè)的端部大致相同的位置處的方式形成所述漏極區(qū) 域的工序。
全文摘要
本發(fā)明提供一種靜電破壞保護(hù)元件、靜電破壞保護(hù)電路、半導(dǎo)體裝置及其制造方法。其中，所述靜電破壞保護(hù)元件(50)，具備第二導(dǎo)電型的源極區(qū)域(4)及漏極區(qū)域(5)，以夾持溝道區(qū)域(3)的方式隔著規(guī)定間隔形成在第一導(dǎo)電型的半導(dǎo)體基板(1)的表面上；第一導(dǎo)電型的阱區(qū)域(7)，其形成為覆蓋源極區(qū)域；第二導(dǎo)電型的嵌入層(8)，其形成在第一導(dǎo)電型的阱區(qū)域的下方；第二導(dǎo)電型的第一雜質(zhì)區(qū)域(9a)，其形成為在漏極區(qū)域與嵌入層之間構(gòu)成電流路徑；和第二導(dǎo)電型的第二雜質(zhì)區(qū)域(9b)，其對(duì)阱區(qū)域和半導(dǎo)體基板進(jìn)行分離。
文檔編號(hào)H01L21/8234GK101803022SQ20088010815
公開日2010年8月11日 申請(qǐng)日期2008年9月26日 優(yōu)先權(quán)日2007年9月28日
發(fā)明者藤原秀二 申請(qǐng)人:三洋電機(jī)株式會(huì)社