專利名稱：適合于dram存儲器的存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器單元和存儲器件。
背景技術(shù)：
W.Mueller 等人在〃 Challenges for the DRAM Cell Scaling to 40nm〃，IEDM Tech. Dig. ,2005,pp. 336-339中回顧了將DRAM存儲器單元按比例縮小至40nm的概念。對 于DRAM電容器所討論的技術(shù)問題一方面關(guān)注溝槽電容器，另一方面關(guān)注疊層電容器。以恒 定的單元電容縮放溝槽電容器被描述為要求將縱橫比(aspect ratio)增加到高達120和 /或使用替代的高k電介質(zhì)材料。對于疊層電容器，也報道了類似的要求。在亞IOOnm技術(shù)中采用具有高縱橫比的溝槽電容器的缺點是低產(chǎn)率。另一個缺點 是提高了制造成本。并且，對于電介質(zhì)層使用新型的低k材料在典型的CMOS工藝中使用的 工藝溫度方面是有問題的。并且，溝槽電容器和疊層電容器的縮放遭受結(jié)漏電的危險增加， 這對于存儲器效果有著負面的作用?？s放DRAM存儲器單元的另一個技術(shù)問題涉及單元晶體管。在將單元晶體管的柵 長縮小到IOOnm以下時，滿足截止電流標準I。ff < IfA所需的摻雜水平高至使得節(jié)點結(jié)處 的電場可能超過0. 5MV/cm，從而啟動陷阱輔助的隧穿漏電。希望提供允許以低成本實現(xiàn)高產(chǎn)率、并且減輕或完全去除經(jīng)過縮放的適合于DRAM 的存儲器單元的上述問題的存儲器單元結(jié)構(gòu)和存儲器件。
發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種存儲器單元，包括半導體襯底，具有有源半導體區(qū)，所述有源半導體區(qū)通過與有源半導體區(qū)相鄰的 隔離區(qū)橫向地限定在半導體襯底的表面區(qū)上，控制晶體管，具有在有源半導體區(qū)和隔離區(qū)的橫向界限之內(nèi)的半導體晶體管電極 區(qū)，以及存儲器電容器，該存儲器電容器位于有源半導體區(qū)上，并且具有第一電容器電極 層，在存儲器單元的截面圖上，所述第一電容器電極層具有第一和第二電極層部分，第一 和第二電極層部分在有源半導體區(qū)上與有源半導體區(qū)的表面平行地延伸，彼此相距垂直距 離，并且通過垂直地延伸，即與有源半導體區(qū)的表面垂直的第三電極層部分電連接，其中，控制晶體管與導電的第二電容器電極層相連，所述第二電容器電極層在第 一和第二電極層部分之間延伸并且通過隔離層與第一和第二電極層部分電隔離。根據(jù)本發(fā)明的第一方面的存儲器單元克服了現(xiàn)有技術(shù)的存儲器單元結(jié)構(gòu)的上述 缺點。由于對于存儲器電容器不要求制造深溝槽，因此，可以實現(xiàn)高產(chǎn)率。與已知的工藝相比，可以進一步在不增加關(guān)鍵的掩模層級(masklevel)的情形下 制造存儲器單元。這使得制造成本低。通過小面積的結(jié)，減小了結(jié)漏電的危險。并且，與包 括疊層電容器的已知存儲器單元相比，能夠使用標準的后端互連處理。存儲器單元的結(jié)構(gòu)元件與半導體襯底之間的緊密接觸使得在操作時以及在制造工藝中有充分的有效溫度耗 散，這減小了與所述的現(xiàn)有技術(shù)相關(guān)的前述溫度問題的關(guān)聯(lián)。因此，根據(jù)本發(fā)明的第一方面的存儲器單元特別適合于具有高度縮放的結(jié)構(gòu)元件 的存儲器件，如嵌入式DRAM(eDRAM)，例如在采用IOOnm以下、甚至65nm或以下的晶體管柵 長的CMOS技術(shù)節(jié)點(technologymode)中所使用的。本發(fā)明的存儲器單元具有可以減小陷阱輔助的隧穿漏電的進一步的優(yōu)點。結(jié)漏電 與結(jié)面積相關(guān)聯(lián)。由于電容器圍繞漏極結(jié)，因此顯著減小了漏電路徑。在下文中，將描述本發(fā)明的存儲器單元的實施例。除非另外指出或從說明書中明 顯可知，所述的實施例可以彼此結(jié)合以形成進一步的實施例。有源半導體區(qū)上的存儲器電容器的特定形狀的特征是“平面”(與溝槽或疊層構(gòu) 造(architecture)相反)的三維存儲器電容器，具有特定形狀的第一電容器電極層，正如 上文參照該第一電容器電極層的第一、第二和第三電極層部分所描述的那樣。在上述定義的框架內(nèi)，第一電極層的結(jié)構(gòu)的幾種實施例是可能的。在一種實施例 中，第一電極層具有在所述的截面圖上類似于其側(cè)面旋轉(zhuǎn)的大寫字母U的形狀。這意味著 第一電容器電極層的第一和第二電極層部分形成字母U的縱向條，這對應(yīng)于直立的字母U 的垂直條。第三電極層部分形成它們之間的“連接段”，在直立的字母U中形成水平條。艮口， 在本實施例中，字母U設(shè)置在縱向條之一上。第一電容器電極層的兩個縱向條沿著所述截 面圖中的其縱向方向，與有源半導體區(qū)的表面平行地延伸?？v向的U條需要有相同的長度，或者，換言之，在所考慮的截面圖中相同的縱向延 伸。第一和第二電極層部分的縱向延伸可以不同，直至第一電極層的形狀類似于其側(cè)面旋 轉(zhuǎn)的大寫字母J。為了定義的目的，如果第一和第二電極層部分的較長電極層部分與較短電 極層部分的縱向延伸的比率大于2但通常小于100，則可以認為實施例具有J形。適當?shù)兀?對于J形，比率小于10，優(yōu)選地，甚至小于5。如果比率小于2，則為了該定義的目的，認為存 儲器電容器具有U形。如果該比率的值等于1，則是完美的U形。認為J形與L形不同，對于L形，所述的比率在數(shù)學上是無窮大。為了清楚的目 的，其側(cè)面旋轉(zhuǎn)的字母J的形狀的存儲器電容器的實施例具有彼此平行的第一和第二電極 層部分，第一和第二電極層部分之一對應(yīng)于直立的大寫字母J的長垂直條，另一個對應(yīng)于 直立的大寫字母J的短條。第一和第二電極層部分都通過第三電極層部分連接。相反，直立 的大寫字母L沒有與長的第一電極層部分(即垂直的L條)平行的短的第二電極層部分， 而僅有水平的(第三)電極層部分。本發(fā)明中的存儲器電容器的J形和U形允許前述的結(jié) 面積的減小。對于L形卻非如此。采用根據(jù)本發(fā)明的第一方面的存儲器單元的存儲器電容器，與采用L形存儲器電 容器相比，實現(xiàn)了與其幾何強度(geometrical intension)相關(guān)的存儲器電容器的電容值 的優(yōu)化。當然，對于大寫字母的形狀的該比較主要用于支持對實施例的幾何結(jié)構(gòu)的直觀理 解。為了現(xiàn)在討論截面圖中的存儲器電容器的幾何形狀的目的，沒有考慮類似是否存在印 刷字母的襯線(serif)的印刷細節(jié)。另外給定相同的幾何參數(shù)，采用U形的實施例將具有比采用J形的實施例更大的 電容。電容值由第一和第二電容器電極層之間的公共表面來限定。由于第一電容器電極層 分段成三個電極層部分，它是第二電容器電極層和將考慮的第三電極層共用的公共表面。如果電容器結(jié)構(gòu)的其它幾何參數(shù)不變，在J形中，較短的電極層部分與較長的電極層部分 相比縱向延伸越大，則存儲器電容器的電容越高。然而，對于特定的存儲器單元結(jié)構(gòu)，技術(shù)可行性方面可能附加地影響特定的電容 器形狀的選擇。適當?shù)?，為了容易制造，具有較短縱向延伸的電極層部分距有源半導體區(qū)的表面 較大的垂直距離。然而，注意在某些實施例中，距有源半導體區(qū)的表面較大垂直距離的電極 層部分，在截面圖中具有比更靠近有源半導體區(qū)表面的電極層部分更長的縱向延伸。在優(yōu)選的實施例中，存儲器單元具有半導體中間層，該半導體中間層設(shè)置在有源 半導體區(qū)的表面區(qū)上。并且，半導體電極層設(shè)置在中間層上并包括至少一個晶體管電極區(qū)。并且，半導體 電極層橫向地連續(xù)至第二電容器電極層中。在該實施例的一種形式中，半導體電極層和第 二電容器層形成同一半導體層的相鄰區(qū)域。該實施例的優(yōu)點是特別容易在現(xiàn)有的CMOS和 BiCMOS技術(shù)中實現(xiàn)。在該實施例的結(jié)構(gòu)中，半導體中間層優(yōu)選地由相對于半導體襯底可選擇性去除的 半導體材料組成。例如，適當?shù)牟牧线x擇是，襯底材料和第二電容器電極層材料是硅，而半 導體中間層是硅鍺SiGe。典型地，控制晶體管是具有源區(qū)和漏區(qū)的M0SFET，源區(qū)和漏區(qū)設(shè)置為半導體電極 層中的晶體管電極區(qū)。在基于使用位于有源半導體區(qū)中表面區(qū)上的中間層的前述實施例的 結(jié)構(gòu)的實施例中，漏區(qū)橫向地連續(xù)至第二電容器電極層中。這意味著半導體電極層在不同 的部分中包含控制晶體管的源區(qū)和漏區(qū)以及第二電容器電極層。該實施例特別緊密。該存儲器單元實施例的控制MOSFET優(yōu)選地具有由導電材料組成的柵電極層，該 導電材料可以與第一電容器電極層的材料相同。對于該實施例，可以在同一沉積步驟中沉 積第一電容器電極層和柵電極層。稍后，可以通過圖案化隔開它們，正如參照附圖在本發(fā)明的第三方面的方法的優(yōu) 選的實施例中將描述的那樣。然而，在替代的實施例中，MOSFET具有與第一電容器電極層不同的導電材料制成 的柵電極層。該實施例要求用于柵電極層和第一電容器電極層的隔離限定的附加的掩模。 其優(yōu)點是可以根據(jù)特定應(yīng)用的需要獨立地調(diào)節(jié)這些層的材料組成。本發(fā)明的第二方面由存 儲器件形成，該存儲器件包括多個根據(jù)本發(fā)明的第一方面或其實施例之一的存儲器單元。本發(fā)明的第二方面的存儲器件享有本發(fā)明的第一方面的存儲器單元的優(yōu)點。該存 儲器件可以低成本地按照高產(chǎn)率來制造，對于體襯底(bulk substrate)中的溫度耗散特別 有利。在下文中，將描述本發(fā)明的第二方面的存儲器件的實施例。如前所述，除非另外指 出或從說明書中明顯可知，存儲器件的實施例可以彼此組合以形成附加的實施例，如同形 成替代實施例。在典型的實施例中，存儲器單元設(shè)置為矩陣配置，每一個存儲器單元經(jīng)由其晶體 管電極區(qū)中的兩個晶體管電極區(qū)連接到相應(yīng)的唯一的字線和位線組合。例如，相應(yīng)的字線 與存儲器單元的控制晶體管的柵電極相連，而相應(yīng)的位線與同一存儲器單元的同一控制晶 體管的源電極相連。
本發(fā)明的第一方面的存儲器單元的優(yōu)點通過形成本發(fā)明的第二方面的存儲器件 的實施例的幾種替代的存儲器構(gòu)造來反映。在一種構(gòu)造中，矩陣配置的相鄰的存儲器單元沿著與位線平行的方向設(shè)置為背對 前(kick-to-front)配置。為了限定的目的，將第三電極層部分認為是背側(cè)，將控制晶體管 認為是形成存儲器單元的前側(cè)。在替代的構(gòu)造中，矩陣配置的相鄰的存儲器單元沿著與位線平行的方向設(shè)置為背 對背(back-to-back)配置。這里，采用相同的定義的背側(cè)和前側(cè)。按照背對背構(gòu)造的存儲器單元可以通過相應(yīng)的第一電容器電極層直接相連，或者 彼此隔離橫向的距離，可以填充隔離材料。在該實施例中，背對背地彼此相對的區(qū)域適當?shù)?設(shè)置在限定相鄰的有源半導體區(qū)的隔離區(qū)上，即淺溝隔離區(qū)。根據(jù)本發(fā)明的第三方面，提供一種用于制造存儲器單元的方法，該方法包括以下 步驟提供具有有源半導體區(qū)的半導體襯底，所述有源半導體區(qū)通過與所述有源半導體 區(qū)相鄰的隔離區(qū)橫向地限定在所述半導體襯底的平坦表面區(qū)上，在有源半導體區(qū)上制造具有第一電容器電極層以及第二電容器電極層的存儲器 電容器，在存儲器單元的截面圖上，所述第一電容器電極層具有第一和第二電極層部分，第 一和第二電極層部分在有源半導體區(qū)上與有源半導體區(qū)的表面平行地延伸，彼此相距垂直 距離，并且通過垂直地延伸，即與有源半導體區(qū)的表面垂直的第三電極層部分電連接，所述 第二電容器電極層在第一和第二電極層部分之間延伸并且通過隔離層與第一和第二電極 層部分電隔離，制造控制晶體管，所述控制晶體管具有在有源半導體區(qū)和隔離區(qū)的橫向界限之內(nèi) 的半導體晶體管電極區(qū)，其中，制造控制晶體管包括提供控制晶體管與第二電容器電極層的連接。本發(fā)明的第三方面的方法享有本發(fā)明的第一方面的存儲器單元的優(yōu)點。表述“有源半導體區(qū)和隔離區(qū)的橫向界限之內(nèi)”指由隔離區(qū)的橫向側(cè)面背對(face away)有源半導體區(qū)而限定的橫向區(qū)域。在下文中，除非另外指出或從說明書中明顯可知，該方法的實施例可以彼此組合 以形成附加的實施例，如同形成替代實施例。在一種實施例中，制造存儲器電容器包括沉積第一半導體層和第二半導體層的疊層，第一半導體層位于有源半導體區(qū)的表 面上，第二半導體層位于第一半導體層上，選擇第一半導體層的材料，使得第一半導體層可 以選擇性地去除，而沒有去除第二半導體層以及有源半導體區(qū)的材料；選擇性地去除第一半導體層的一部分，該部分對應(yīng)于第一電極層的第一和第二電 極層部分之一的延伸，從而在有源半導體區(qū)的表面和第二半導體層面對有源半導體區(qū)表面 的側(cè)面之間形成隧道部分；在有源半導體區(qū)的表面以及第二半導體層的暴露表面上沉積隔離層；在氧化層上沉積柵極層，從而也填充隧道部分；對第二半導體層頂部上的柵極層圖案化，以將晶體管柵極與第一電極層的第一和 第二電極層部分中的另一個分隔開，其中圖案化包括保護第三電極層部分不被去除。
在從屬權(quán)利要求中還限定了本發(fā)明的優(yōu)選的實施例。
參照下文描述的實施例，將清楚和闡明本發(fā)明的前述方面和其它方面。在以下的 附圖中圖1表示根據(jù)本發(fā)明的第一實施例的存儲器單元的示意性截面圖。圖2至7示出了根據(jù)第二實施例的存儲器單元在其制造的不同階段的示意性截面 圖，用于說明根據(jù)本發(fā)明的制造方法的實施例的工藝流程的實施例。圖8和9示出了根據(jù)本發(fā)明的第四實施例的存儲器單元的示意性頂視圖和截面 圖。[圖8對應(yīng)于第一構(gòu)造的頂視圖，結(jié)構(gòu)總是相同]圖10示出了背對前構(gòu)造的存儲器件。圖11至13示出了第一背對背構(gòu)造的存儲器件的頂視圖和截面圖。圖14至16示出了第二背對背構(gòu)造的存儲器件的頂視圖和截面圖。圖17是用于說明存儲器單元所需的單元面積的存儲器件的頂視圖，[在第二背對 背構(gòu)造的情形下]。
具體實施例方式圖1示出了根據(jù)本發(fā)明的第一實施例的存儲器單元100的示意性截面圖。存儲器 單元100設(shè)置在硅襯底102上。在硅襯底上，通過淺溝隔離(STI)區(qū)106橫向限定有源半 導體區(qū)104，正如CMOS技術(shù)公知的那樣。圖1僅示出了襯底102的一部分。該部分包括一 個有源半導體區(qū)，該有源半導體區(qū)具有大致平坦的表面108。襯底102僅示出至未超過淺溝 隔離區(qū)的深度的深度。注意，圖1中的存儲器單元的圖示純粹是示意性的，而非意圖完全地 反映幾何比例。在有源半導體區(qū)104上，設(shè)置存儲器單元100的有源元件。即，在有源半導體區(qū)上 設(shè)置存儲器電容器110和控制M0SFET112。注意，有源半導體區(qū)104和淺溝隔離區(qū)106的表 面是平坦的，意味著除了通過設(shè)置STI區(qū)106在襯底102上構(gòu)建存儲器單元，不需要對襯底 表面圖案化。存儲器電容器110在有源半導體區(qū)上以及在淺溝隔離區(qū)106的一部分上延伸。然 而，存儲器電容器110沒有在有源半導體區(qū)104的整個橫向表面上延伸。在本實施例中，正 如從圖1的截面圖可以看到的那樣，半導體中間層114覆蓋稍少于一半的有源半導體區(qū)。在 本實施例中，半導體中間層114由硅鍺SiGe組成。存儲器電容器110與硅襯底102之間由 隔離層116隔開。正如從圖1的截面圖可以看到的那樣，存儲器電容器110的形狀類似于其側(cè)面旋 轉(zhuǎn)的字母U。更具體地，存儲器電容器110具有第一電容器電極層118，第一電容器電極層 118在圖1的截面圖中具有緊鄰有源半導體區(qū)104的表面108的第一電極層部分118. 1。 第二電極層部分118. 2設(shè)置成與第一電極層部分118. 1平行，相距垂直距離。第一和第二 電極層部分118. 1和118. 2對應(yīng)于字母U的長條。注意，第一電極層部分118. 1具有比第 二電極層部分更大的縱向延伸。第一電容器電極層118的第一和第二電極層部分118. 1和 118. 2通過垂直的第三電極層部分118. 3連接，第三電極層部分118. 3對應(yīng)于直立的大寫字母U的底部部分。第一和第二電極層部分118. 1和118. 2之間的垂直距離填充有第二電容器電極層 部分120以及將第一和第二電容器電極層部分彼此電隔離的絕緣層。也即，第二電容器電 極層填充由第一電容器電極層118形成的字母U的長條之間的空間。關(guān)于第一和第二電容 器電極層118和120的材料，第一電容器電極層118可以由金屬或適當摻雜的半導體材料 形成。第二電容器電極層120由摻雜的半導體材料形成。正如從圖1可見的那樣，第二電容器電極層120形成半導體電極層122的整體部 分，這包括控制晶體管112的源區(qū)和漏區(qū)IM和126。源區(qū)和漏區(qū)IM和126由半導體電 極層122的溝道區(qū)128隔開。半導體電極層122設(shè)置在半導體中間層114上以及由隔離層 116和第一電容器電極層的第一電極層部分118. 1形成的疊層上。因而，半導體中間層114 的厚度和所述的疊層的厚度是相等的。在本實施例中，半導體電極層122由硅組成，在源區(qū)和漏區(qū)IM和1 中以及在第 二電容器電極層120中可以適當?shù)負诫s。摻雜的區(qū)域124、1沈和120的導電類型是相同的。 在本實施例中，導電類型是η型導電類型。在半導體電極層122的頂部上，設(shè)置柵疊層130。柵疊層包括柵絕緣層132和柵電極層134。在本實施例中，柵電極層由與第一電容 器電極層118相同的材料組成。然而，在其它實施例中材料不同，這允許根據(jù)特定的應(yīng)用要 求來調(diào)節(jié)柵電極和電容器。然而，這種對柵極和電容器電極材料的單獨的調(diào)節(jié)要求一些包 含附加掩模的附加處理。在柵疊層130的橫向側(cè)壁上設(shè)置絕緣的橫向間隔物136和138。 類似地，在第一電容器電極層118的側(cè)壁上設(shè)置橫向間隔物140和142。為了圖示的簡明性，在圖1中省略了用于將存儲器單元100電連接至存儲器件的 其它電路元件的進一步的結(jié)構(gòu)細節(jié)。然而，在圖9、10和其它實施例的相關(guān)內(nèi)容中將提及接 觸存儲器單元100。圖2至7示出了根據(jù)第二實施例的存儲器單元200在其制造的不同階段的示意性 截面圖。存儲器單元200的結(jié)構(gòu)非常類似于圖1的存儲器單元100的結(jié)構(gòu)。因此，在下文 中描述的制造方法也可以應(yīng)用于制造存儲器單元100以及本文給出的其它存儲器單元實 施例。存儲器單元200的結(jié)構(gòu)與圖1中相比的少量區(qū)別限于存儲器電容器，隨后將參照圖 7討論。描述圖2至7時使用的參考數(shù)字類似于圖1中的存儲器單元100的相應(yīng)結(jié)構(gòu)元件 的參考數(shù)字。僅有的區(qū)別在于參考標記的第一個數(shù)字，對于與圖1的存儲器單元100相對 應(yīng)的本實施例的相應(yīng)的結(jié)構(gòu)元件，采用“2”代替“ 1 ”。存儲器單元200的制造開始于在半導體襯底202上設(shè)置淺溝隔離(STI)區(qū)206， 以限定有源半導體區(qū)204。半導體襯底202是硅晶片。在硅晶片202的有源半導體區(qū)204 的表面上，沉積半導體中間層214和半導體電極層222的疊層，典型地，采用諸如金屬有機 氣相沉積(MOVPE)的外延沉積技術(shù)。半導體中間層由SiGe組成，半導體電極層222由硅組 成。隨后，沉積掩模223并對其圖案化。掩模覆蓋了疊層214，222以及有源半導體區(qū) 206左邊的淺溝隔離區(qū)206的一部分。掩模223沒有覆蓋在圖1中出現(xiàn)在有源半導體區(qū)204 右邊的STI區(qū)。這允許在隨后的處理步驟中蝕刻劑橫向進入半導體中間層214。選擇用于去除半導體中間層214的SiGe的蝕刻劑，使得不侵蝕半導體電極層222和有源半導體區(qū)的 材料，即不侵蝕硅。為此采用的適當?shù)奈g刻劑是HC1。該蝕刻工藝持續(xù)預(yù)定的期間，從而控制在有源半導體區(qū)204和半導體電極層222 之間產(chǎn)生的隧道部分225的橫向延伸。該隧道部分225延伸超過在相對的側(cè)面上的淺溝隔 離區(qū)之間有源半導體區(qū)204的橫向延伸的大約一半。該處理的結(jié)果如圖3所示。在柵疊層 圖案化和電容器電極圖案化之后實現(xiàn)源區(qū)和漏區(qū)注入。電容器電極可以沿著橫向方向延伸大約達到間隔物238，與將來的柵疊層相對應(yīng)。 實際上，如果電極延伸到將來的柵極下方，則將出現(xiàn)寄生晶體管，這可能劣化該構(gòu)造的電特 性。對SiGe層214的摻雜適合于優(yōu)化在采用HCl的隧道蝕刻期間的選擇性。溝道摻 雜適合于具有針對選擇晶體管調(diào)節(jié)的閾值電壓。參照圖4，在去除掩模223之后，制造隔離層216，覆蓋襯底的全部暴露表面。具體 地，隔離層216也覆蓋半導體電極層222的較下階段(lower phase) 222. 1以及有源半導體 區(qū)204的暴露表面204. 1，以及半導體中間層214的暴露側(cè)面。例如通過熱氧化，隔離層216 可以制造為氧化層。然而，也可以通過其它已知的方法沉積。隨后，正如在圖5中可以看到的那樣，第一電極層以及控制晶體管的柵電極的材 料可以沉積為一致的材料層227。該材料可以是摻雜的多晶硅或者金屬。也可以使用金屬
層置層。隨后，如圖6所示，應(yīng)用光刻步驟以及隨后的柵疊層蝕刻步驟，對材料層227圖案 化，將第一電容器電極層218與柵疊層230隔開。然后，如圖7所示，在柵疊層230上和在 第一電容器電極層218上形成橫向間隔物236至M2。正如在圖6和圖7的截面圖中可以看到的那樣，第一電容器電極層218與圖1的實 施例的第一電容器電極層118稍稍不同。在本實施例中，第一電容器電極層218的形狀類 似于其側(cè)面旋轉(zhuǎn)的字母J的形狀，因為第一電極層部分218. 1具有比第二電極層部分218. 2 的縱向延伸大兩倍以上的縱向延伸。注意，在比較第一電容器電極層218的形狀時，在J形 和鏡像的J形之間沒有區(qū)別。圖7示出了鏡像J形的第一電容器電極層218，但是從相反的 方向看截面將得到J形。因此，在這兩種形狀之間沒有實質(zhì)上的不同。對于以下根據(jù)圖10的矩陣集成方案，不論形式是U形或是J形，工藝流程都保持 相同?？偨Y(jié)根據(jù)本發(fā)明的制造方法的特定實施例的處理，在硅襯底上進行硅鍺外延。在 該操作之后，根據(jù)存儲器計劃的矩陣結(jié)構(gòu)(參見圖10至12中的矩陣集成)，在僅一側(cè)(需 要附加額外的掩模)或兩側(cè)上選擇性地去除SiGe層。該步驟準備了電容器的進一步實現(xiàn)。 然后，繼續(xù)采用氧化物沉積和多晶硅沉積(或其它柵極材料)的標準CMOS工藝流程。在一 種實施例中，在電容器電極118同時實現(xiàn)選擇晶體管的柵疊層。在該情形下，對于電容器限 定不需要專用的掩模。然而，如果與電容器電極118相比對于選擇晶體管柵疊層需要不同 的電介質(zhì)和頂部電極材料，則工藝如下首先，構(gòu)建選擇晶體管的電極。在實現(xiàn)氧化物沉積 之后，沉積金屬柵極或其它柵極材料。在該情形下，對電容器電極的光刻需要附加的掩模。 隨后，通過蝕刻下文的疊層實現(xiàn)電容器電極。工藝流程的余下部分與標準CMOS工藝流程保 持相同。
圖8和9分別示出了根據(jù)本發(fā)明的第四實施例的存儲器單元的頂視圖和截面圖。 這些視圖橫向?qū)R，使得沿著在兩幅圖的右側(cè)指示的方向X的橫向延伸在圖中是相等的。 然而，注意為了附圖清晰的目的選擇附圖中所示的橫向比例，該橫向部分不需要反映真實 器件中使用的橫向比例。不論在何處本實施例的結(jié)構(gòu)元件與較早的實施例的那些相對應(yīng) 時，圖8和9中使用的存儲器單元300的結(jié)構(gòu)元件的參考標記在第二和第三位數(shù)字上與圖 1和圖2至7的前述實施例使用的參考標記相對應(yīng)。存儲器單元300的結(jié)構(gòu)基于圖1的存 儲器單元100。注意所示半導體有源區(qū)304的橫向延伸大于存儲器單元100。然而，這只是 附圖中圖示的問題。該橫向延伸沒有縮放繪制，并且沒有與真實器件的橫向延伸相對應(yīng)地 按比例示出。存儲器單元300形成存儲器件的整體部分，在圖8和9中只示出了其一部分。存 儲器單元300由虛線輪廓指示。柵疊層330的柵電極334形成字線350的整體部分。控制 晶體管310的源電極S通過垂直連接元件3M連接到位線352。由此，在存儲器件的操作期 間可以獨立地訪問存儲器單元。圖10示出了背對前構(gòu)造的存儲器件400。示出了兩個相鄰的有源半導體區(qū)40 和404b。存儲器件400基于圖8和9中所示類型的存儲器單元300的存儲器單元。因此， 形成了圖8和9中給出的單元結(jié)構(gòu)的矩陣配置。單個的存儲器單元再次由陰影和虛線輪廓指示。每一個有源半導體區(qū)具有沿著圖 10右邊指示的y方向延伸的一條字線。位線452A至452D沿著χ方向延伸。分別在每一個 半導體有源區(qū)中，在部分418a和418b中形成存儲器電容器。圖11至13示出了背對背構(gòu)造的存儲器件的頂視圖和截面圖。圖12是圖11的存 儲器件500沿虛線XII-XII的截面圖。圖13是存儲器件500沿圖11中標記為XIII-XIII 的虛線的截面圖。注意圖11至13中所示的存儲器件500的三個圖示在其橫向縮放上不是 彼此相對應(yīng)的。圖11至13的存儲器件500與圖10的存儲器件400的不同之處在于每有源半導 體區(qū)的存儲器單元的密度增加。單個的存儲器單元501再次由虛線輪廓指示。參照圖13，可以看到兩個存儲器單元沿著χ方向設(shè)置在有源半導體區(qū)50 和 504b的橫向延伸之內(nèi)。為此，在將存儲器單元耦合至相應(yīng)的位線452D的連接元件5M的相 對的橫向側(cè)面上，設(shè)置兩個控制晶體管510和510’和兩個存儲器電容器。在背對背配置的 該情形下，存儲器電容器512和512’以及控制晶體管510和510’按照鏡像對稱性設(shè)置在 連接元件5M的相對側(cè)面上。為此，在制造期間從兩個橫向端部處理半導體中間層，以形成 兩個隧道部分，用于容納相應(yīng)的存儲器單元的相應(yīng)的第一電極層部分518. 1和518. 1’。圖12示出有源半導體區(qū)沿著y方向的橫向延伸大致對應(yīng)于存儲器電容器512的 延伸。正如從圖13中可以看到的那樣，相鄰的有源半導體區(qū)50 和504b通過半導體層 560連接，半導體層560耦合相鄰的背對背設(shè)置的存儲器電容器512’和512”，使得第三電 極層部分518.3，和518.3”彼此相對。在該背對背配置中，沿著與位線552A至552D平行 的方向，相應(yīng)的字線陽0’和550”被認為是相應(yīng)的存儲器單元的前側(cè)。在圖14至16所示的實施例中可以進一步揭示該實施例的原理。圖14至16示出 了背對背構(gòu)造的存儲器件600的頂視圖和截面圖。圖15是圖14的存儲器件600沿虛線XV-XV的截面圖。圖16是存儲器件600沿圖14中標記為XVI-XVI的虛線的截面圖。再次 地，圖14至16中所示的存儲器件600的三個圖示在其橫向縮放上不是彼此相對應(yīng)的。該實施例類似于前面的圖11至13的實施例，除了在相鄰的半導體有源區(qū)60 和 604b中的電容器電極612’和612 “沿著ζ方向在其整個延伸上彼此直接接觸。該實施例允許更加集成的構(gòu)造。不必使得淺溝隔離(STI)足夠大以使兩個電容器 電極不發(fā)生短路。利用字線可以對存儲器電容器獨立地尋址。圖17是存儲器件的頂視圖，用于說明 存儲器單元所需的單元面積。圖17是用于計算存儲器單元的面積的示意性說明。假定基 本的最小橫向延伸F，存儲器單元的面積與4FX 2F = 8F2相對應(yīng)，該基本的最小橫向延伸與 考慮到通過給定技術(shù)可以制造的技術(shù)節(jié)點相對應(yīng)。對于與65nm的CMOS技術(shù)節(jié)點相對應(yīng)的 F，我們對于存儲器電容器獲得的電容是0. 5fF。相比較地，標準EDRAM要求25F2的單元面 積。因此，如果使用與標準的65nm EDRAM相同的面積，可以獲得等于3fF的電容。對于具 有弱結(jié)漏電的65nm節(jié)點，3fF的電容似乎是合適的。盡管在附圖和前述的說明書中已經(jīng)詳細說明和描述了本發(fā)明，這樣的說明和描述 被認為是示意說明性的或者示例性的，而不是限制性的。本發(fā)明不限于公開的實施例。本領(lǐng)域的技術(shù)人員在實踐本發(fā)明時，從研究附圖、公開內(nèi)容和所附權(quán)利要求可以 理解和實現(xiàn)所公開的實施例的其它變型。注意，術(shù)語“水平的”和“垂直的”僅僅用于內(nèi)在地參照有源半導體區(qū)的表面，在本 文中該表面假定是水平的。然而，這種假定僅僅是為了產(chǎn)生直觀的心理參照圖像的目的， 而非意圖將要求保護的存儲器單元結(jié)構(gòu)限制為相對于外部參考方向、參考面之類的某種取 向。在權(quán)利要求中，詞語“包括”不排除其它元件或步驟，并且不定冠詞“一個”不排除 多個。重要的是，在彼此不同的從屬權(quán)利要求中所述的某些措施不表示不能有利地使用這 些措施的組合。權(quán)利要求中的任何參考標記不應(yīng)理解為限制范圍。
權(quán)利要求
1.一種存儲器單元(100，200，300，501，601)，包括半導體襯底(102)，具有有源半導體區(qū)(104)，所述有源半導體區(qū)(104)通過與有源半 導體區(qū)相鄰的隔離區(qū)(106)橫向地限定在半導體襯底的表面區(qū)上，控制晶體管(112)，具有在有源半導體區(qū)和隔離區(qū)的橫向界限之內(nèi)的半導體晶體管電 極區(qū)，以及存儲器電容器(110)，該存儲器電容器(110)位于有源半導體區(qū)(104)上，并且具有第 一電容器電極層，在存儲器單元的截面圖上，所述第一電容器電極層具有第一和第二電極 層部分(118.1,118. 2)，第一和第二電極層部分(118.1,118. 2)在有源半導體區(qū)上與有源 半導體區(qū)的表面平行地延伸，彼此相距垂直距離，并且通過垂直地延伸，即與有源半導體區(qū) 的表面垂直的第三電極層部分(118. 電連接，其中，控制晶體管(11 與導電的第二電容器電極層相連，所述第二電容器電極層在 第一和第二電極層部分之間延伸并且通過隔離層(116)與第一和第二電極層部分電隔離。
2.根據(jù)權(quán)利要求1所述的存儲器單元，其中第一電極層(118，218)具有在截面圖上類似于其側(cè)面旋轉(zhuǎn)的字母J或其側(cè)面旋轉(zhuǎn)的字 母U的形狀。
3.根據(jù)權(quán)利要求1所述的存儲器單元，其中在有源半導體區(qū)的表面區(qū)上設(shè)置半導體中間層(114)，在中間層上設(shè)置半導體電極層(122)，并且半導體電極層(12 包括至少一個晶體管 電極區(qū)(124，126)，以及半導體電極層橫向地連續(xù)至第二電容器電極層(120)中。
4.根據(jù)權(quán)利要求3所述的存儲器單元，其中中間層(114)由半導體材料組成，所述中間 層可以相對于半導體襯底和第二電容器電極層而選擇性地去除。
5.根據(jù)權(quán)利要求3所述的存儲器單元，其中控制晶體管(11 是具有源區(qū)和漏區(qū) (124,126)的M0SFET，源區(qū)和漏區(qū)(124，126)設(shè)置為電極層中的晶體管電極區(qū)，并且其中漏 區(qū)(126)橫向地連續(xù)至第二電容器電極層(120)中。
6.根據(jù)權(quán)利要求5所述的存儲器單元，其中MOSFET具有柵電極層(134)，所述柵電極 層(134)由與第一電容器電極層(118)相同的導電材料組成。
7.根據(jù)權(quán)利要求5所述的存儲器單元，其中MOSFET具有柵電極層(134)，所述柵電極 層(134)由與第一電容器電極層(118)不同的導電材料組成。
8.一種存儲器件G00，500，600)，包括多個根據(jù)權(quán)利要求1所述的存儲器單元(300， 501,601)。
9.根據(jù)權(quán)利要求8所述的存儲器件，其中存儲器單元設(shè)置為矩陣配置，每一個存儲器 單元經(jīng)由其晶體管電極區(qū)中的兩個連接到字線和位線(350，352 ；450,452 ；550, 552)的相應(yīng)的唯一組合。
10.根據(jù)權(quán)利要求8所述的存儲器件000)，其中矩陣配置的相鄰存儲器單元(300， 404A,404B)沿著與位線(452A至D)平行的方向設(shè)置為背對前配置，其中第三電極層部分 (318. 3)被認為是背側(cè)，而字線(350)被認為是存儲器單元的前側(cè)。
11.根據(jù)權(quán)利要求8所述的存儲器件(500)，其中矩陣配置的相鄰存儲器單元(501， 512',512")沿著與位線(452A至D)平行的方向設(shè)置為背對背配置，其中第三電極層部分(518. 3',518. 3")被認為是背側(cè)，而字線(550’，550")被認為是存儲器單元的前側(cè)。
12.一種用于制造存儲器單元的方法，包括以下步驟提供具有有源半導體區(qū)(104;204)的半導體襯底(102;202)，所述有源半導體區(qū) (104 ；204)通過與所述有源半導體區(qū)相鄰的隔離區(qū)(106 ；206)橫向地限定在所述半導體襯 底的平坦表面區(qū)上，在有源半導體區(qū)上制造具有第一電容器電極層以及第二電容器電極層(120;220)的 存儲器電容器(110)，在存儲器單元的截面圖上，所述第一電容器電極層具有第一和第二 電極層部分(118. 1,118. 2 ；218. 1,218. 2)，第一和第二電極層部分(118. 1,118. 2 ；218. 1， 218. 2)在有源半導體區(qū)上與有源半導體區(qū)的表面(108)平行地延伸，彼此相距垂直(ζ)距 離，并且通過垂直地延伸，即與有源半導體區(qū)的表面(108)垂直的第三電極層部分(118.3 ； 218. 3)電連接，()所述第二電容器電極層(120 ；220)在第一和第二電極層部分之間延伸并 且通過隔離層(116 ；216)與第一和第二電極層部分電隔離，制造控制晶體管(112)，所述控制晶體管(112,21 具有在有源半導體區(qū)和隔離區(qū)的 橫向界限之內(nèi)的半導體晶體管電極區(qū)(124,126 ；224, 226),其中，制造控制晶體管包括0提供控制晶體管與第二電容器電極層(120 ；220)的連接 (126 ；226)。
13.根據(jù)權(quán)利要求12所述的方法，其中制造存儲器電容器包括沉積第一半導體層(214)和第二半導體層022)的疊層，第一半導體層(214)位于有 源半導體區(qū)(204)的表面上，第二半導體層(22 位于第一半導體層上，選擇第一半導體層 的材料，使得第一半導體層可以選擇性地去除，而沒有去除第二半導體層以及有源半導體 區(qū)的材料；選擇性地去除第一半導體層的一部分，該部分對應(yīng)于第一電極層的第一和第二電極層 部分之一的延伸，從而在有源半導體區(qū)的表面和第二半導體層面對有源半導體區(qū)表面的側(cè) 面之間形成隧道部分025)；在有源半導體區(qū)的表面以及第二半導體層的暴露表面上沉積隔離層016)；在隔離層上沉積柵極層027)，從而也填充隧道部分；對第二半導體層頂部上的柵極層027)圖案化，以將晶體管柵極(230)與第一電極層 的第一和第二電極層部分中的另一個(218. 2)分隔開，其中圖案化包括保護第三電極層部 分不被去除。
全文摘要
本發(fā)明涉及在有源半導體區(qū)(104)上具有存儲器電容器(110)的存儲器單元，該存儲器電容器具有第一電容器電極層，在存儲器單元的截面圖上，第一電容器電極層具有第一和第二電極層部分，第一和第二電極層部分在有源半導體區(qū)上與有源半導體區(qū)平行地延伸，彼此相距垂直距離，并且通過垂直地(即與有源半導體區(qū)的表面垂直)延伸的第三電極層部分電連接?？刂凭w管(112)與導電的第二電容器電極層相連，第二電容器電極層在第一和第二電極層部分之間延伸并且通過隔離層(116)與第一和第二電極層部分電隔離。所實現(xiàn)的優(yōu)點包括通過存儲器單元所需的小面積，獲得高的產(chǎn)率、降低的生產(chǎn)成本和減小的結(jié)漏電的危險。
文檔編號H01L27/07GK102124556SQ200880121773
公開日2011年7月13日 申請日期2008年12月18日 優(yōu)先權(quán)日2007年12月21日
發(fā)明者帕思卡兒·L·A·馬佐耶, 蘇菲·普吉特 申請人:Nxp股份有限公司