專利名稱：為了無空隙的間隙填充制程的間隙壁外型塑造工程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體元件，特別是涉及一種金氧半導體
(metal-oxide-semiconductor, M0S )元4牛的結(jié)構(gòu)與制造方法，以改進間隙 填充的問題。
背景技術(shù)：
在持續(xù)縮小超大型集成電路(very large scale integrated, VLSI) 的元件尺寸過程中，使得一個半導體芯片上可容納較多的元件。此外，也 改進了超大型集成電路電功率(power)的消耗與表現(xiàn)。然而，隨著電路變 的較小與較快，元件間的距離也縮小了。因此，導致了在填充相鄰元件間 的間隙時遭遇了問題。間隙填充的問題可利用圖1A至圖1D說明。請參閱 圖1A所示，形成相鄰的柵極(即閘極，本文均稱為柵極)堆疊4與14。接著， 柵極間隙壁6與16分別形成于柵極堆疊4與14的側(cè)邊。請參閱圖1B所示， 薄化柵極間隙壁6與16，使得如圖1A所示的厚度Tl減少為如圖IB所示的 厚度T1，。在圖1C中，接觸蝕刻終止層(contact etch stop layer, CESL) 8形成于柵極堆疊4與14之上，其中接觸蝕刻終止層8延伸至柵極堆疊4與 14間的間隙5。接下來，如圖1D所示，形成介電材料層18以填補間隙5。
在如圖IB所示的步驟中，柵極間隙壁6與16的薄化造成間隙5的長 寬比縮小，此處所指間隙5的長寬比為高度H比上寬度W的值。因此，在 如圖1D所示的結(jié)構(gòu)中，可完成較佳的間隙填充。然而，隨著集成電路尺寸 的縮小，造成間隙5的長寬比持續(xù)增加。因此，即使對柵極間隙壁6與16 進行薄化，仍可能在介電材料層18中出現(xiàn)空隙19。尤其，為了進行后柵極 制程(即工藝)，而在柵極堆疊上形成硬質(zhì)掩膜(即罩幕，本文均稱為掩膜) 層，造成柵極堆疊4與14的高度H增加，進而造成間隙5的長寬比增加。 因此，需要可以改善間隙填充作用的新方法來形成金氧半導體元件。
由此可見，上述現(xiàn)有的半導體元件形成方法在方法與使用上，顯然仍存 在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相 關(guān)廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被 發(fā)展完成，而一般方法又沒有適切的方法能夠解決上述問題，此顯然是相 關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的為了無空隙的間隙填充 制程的間隙壁外型塑造工程，實屬當前重要研發(fā)課題之一，亦成為當前業(yè) 界極需改進的目標。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的半導體元件形成方法存在的缺陷，而 提供一種新的為了無空隙的間隙填充制程的間隙壁外型塑造工程，所要解 決的技術(shù)問題是使其改善間隙填充的問題，尤其是小尺寸集成電路的間隙 填充問題，非常適于實用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)
本發(fā)明提出的一種半導體元件的形成方法，該形成方法包含以下步驟提 供一半導體基板；形成一柵極堆疊于該半導體基板上；形成一柵極間隙壁
緊鄰該柵極堆疊側(cè)邊；薄化該柵極間隙壁；以及在薄化該柵極間隙壁后，形 成一次要柵極間隙壁于該柵極間隙壁的側(cè)邊。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
前述的半導體元件的形成方法，其更包含在該柵極堆疊側(cè)邊形成一密 封層位于該柵極堆疊和該柵極間隙壁之間，其中該棚-極間隙壁底邊與該半 導體基板的頂面接觸。
前述的半導體元件的形成方法，其中在形成該柵極間隙壁的步驟后與 薄化該柵極間隙壁的步驟前，該方法更包含形成一源極/漏極區(qū)緊鄰該柵 極堆疊；以及形成一源極/漏極金屬硅化物區(qū)于該源極/漏極(即汲極，本文 均稱為漏極)區(qū)上。
前述的半導體元件的形成方法，其中所述的次要柵極間隙壁的一外側(cè) 邊緣直接位于該源極/漏極金屬硅化物區(qū)之上。
前述的半導體元件的形成方法，其更包含形成一接觸蝕刻終止層于 該柵極堆疊的上；進行一化學機械研磨以移除位于該柵極堆疊上的該接觸 蝕刻終止層的一部分；移除該柵極堆疊以形成一開口；以及在該開口中形 成一柵極介電層與 一柵極。
前述的半導體元件的形成方法，其中所述的柵極間隙壁為包含氮化硅 的一單層間隙壁，以及該次要柵極間隙壁包含一氮化硅層與位于該氮化硅 層上的一氧化層。
前述的半導體元件的形成方法，其中所述的次要柵極間隙壁的頂邊低 于該柵極間隙壁的頂邊。
本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本 發(fā)明提出的一種半導體元件的形成方法，該形成方法包含以下步驟提供 一半導體基板；形成一柵極堆疊于該半導體基板上；形成一密封層于該柵 極堆疊的側(cè)邊；形成一輕摻雜源極/漏極區(qū)于該半導體基板內(nèi)；形成一柵極 間隙壁于該密封層的側(cè)邊；形成一源極/漏極區(qū)，具有一內(nèi)側(cè)邊緣與該柵極 間隙壁的一外側(cè)邊緣對齊；形成一源極/漏極金屬硅化物區(qū)于該源極/漏極區(qū)上；在形成該源極/漏極區(qū)與該源極/漏極金屬硅化物區(qū)后，薄化該柵極 間隙壁；以及在形成該源極/漏極金屬硅化物區(qū)后，形成一次要柵極間隙壁 于該柵極間隙壁的側(cè)邊，其中該次要柵極間隙壁的頂邊較低于該柵極間隙 壁的頂邊。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。
前述的半導體元件的形成方法，其更包含形成一接觸蝕刻終止層于 該柵極堆疊、該次要柵極間隙壁與該源極/漏極金屬硅化物區(qū)之上；形成一 層間介電層于該接觸蝕刻終止層之上；進行一化學機械研磨以移除該柵極 堆疊上的部分的該接觸蝕刻終止層與部分的該層間介電層；移除該柵極堆 疊以形成一開口；以及在該開口中形成一柵極介電層與一柵極。
前述的半導體元件的形成方法，其更包含在該開口中形成該柵極介 電層與該柵極后，形成一附加的層間介電層于該層間介電層之上；以及形 成一觸孔栓塞于該層間介電層與該附加的層間介電層中，其中該觸孔栓塞 電性連接至該柵極。
前述的半導體元件的形成方法，其中使用 一濕式蝕刻法薄化該柵極間 隙壁。
前述的半導體元件的形成方法，其中形成該次要柵極間隙壁的步驟包 含地毯式形成一次要柵極間隙壁層；以及干式蝕刻該次要柵極間隙壁層。
本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實現(xiàn)。依 據(jù)本發(fā)明提出的一種半導體元件的形成方法，該形成方法包含以下步驟 提供一半導體基板；形成一絕緣區(qū)，其至少一部分于該半導體基板中；形 成一 第 一柵極堆疊與 一 第二柵極堆疊于該半導體基板上，其中該第 一柵極 堆疊與該第二柵極堆疊彼此相鄰，且該第二柵極堆疊位于該絕緣區(qū)上；形成 一輕摻雜源極/漏極區(qū)緊鄰該第一柵極堆疊；形成一第一柵極間隙壁與一第 二柵極間隙壁分別緊鄰該第一柵極堆疊與該第二柵極堆疊的側(cè)邊；形成一 源極/漏極區(qū)，具有一 內(nèi)側(cè)邊緣與該第 一柵極間隙壁的 一外側(cè)邊緣重合；形 成一源極/漏極金屬硅化物區(qū)于該源極/漏極區(qū)上；在形成該源極/漏極區(qū)與 該源極/漏極金屬硅化物區(qū)后，薄化該第 一柵極間隙壁與該第二柵極間隙 壁；在薄化該第一柵極間隙壁與該第二柵極間隙壁后，分別形成一第一次 要柵極間隙壁與一第二次要柵極間隙壁于該第一柵極間隙壁與該第二柵極 間隙壁的側(cè)邊；形成一接觸蝕刻終止層于該第一柵極堆疊、該第二柵極堆 疊與該源極/漏極金屬硅化物區(qū)之上；以及填充一介電材料至該第 一柵極間 隙壁與該第二柵極間隙壁間的間隙，其中該介電材料位于該接觸蝕刻終止 層之上。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進一步實現(xiàn)。 前述的半導體元件的形成方法，其中所述的第 一次要柵極間隙壁與該第二次要柵極間隙壁的頂端分別較低于該第一柵極間隙壁與該第二柵極間 隙壁的頂端。
前述的半導體元件的形成方法，其中所述的第一次要柵極間隙壁的外 側(cè)邊緣直接位于該源極/漏極金屬硅化物區(qū)上。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。借由上述技術(shù)方 案，本發(fā)明為了無空隙的間隙填充制程的間隙壁外型塑造工程至少具有下
列優(yōu)點及有益效果本發(fā)明的優(yōu)點特征為改善間隙填充的問題，尤其是小 尺寸集成電路的間隙填充問題。
綜上所述，本發(fā)明一種形成半導體元件的方法，其步驟為提供半導體基 板；在半導體基板上形成柵極堆疊；緊鄰柵極堆疊側(cè)邊形成柵極間隙壁；薄 化柵極間隙壁；與在薄化柵極間隙壁步驟之后，在柵極間隙壁側(cè)邊形成次 要柵極間隙壁。本發(fā)明在技術(shù)上有顯著的進步，具有明顯的積極效果，誠為 一新穎、進步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的 技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和 其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附 圖，詳細說明如下。


圖1A至圖1D是傳統(tǒng)的間隙填充制程示意圖。
圖2至圖12是使用后柵極制程制造本發(fā)明 一較佳實施例的中間階段制 程的剖面圖。
圖12是利用前柵極制程形成的實施例的剖面圖。
4、 14:沖冊才及堆疊 6、 16:柵極間隙壁 18:介電材料 30:基板 56:層間介電層 100、 200:區(qū)域 106、 206:柵極 110、 210;密封層 114、 214:柵極間隙壁 122:金屬硅化物區(qū) 1301:第一子層 132:次要間隙壁 1 322/2322:第二部分
5、 44:間隙 8、 40:接觸蝕刻終止層 19:空隙 42:層間介電層 58:觸孔4全塞 104、 204: 4冊才及介電質(zhì) 108、 208:硬質(zhì)掩膜層 112:輕摻雜源極/漏極區(qū) 120:源杉L/漏4及區(qū) 130:介電層 1302:第二子層 132!/232:第一部分 136、 236:頂點150:柵極介電層
202:淺溝槽隔離區(qū)
Tl、 Tl， 、 T2、 T3、 T4:厚度
152:柵極
H、 Hl、 H2:高度
W:寬度
具體實施例方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術(shù)手段及功 效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的為了無空隙的間隙填 充制程的間隙壁外型塑造工程其具體實施方式
、方法(制造方法、加工方 法)、步驟、特征及其功效，詳細說明如后。
有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點及功效，在以下配合參考圖 式的較佳實施例的詳細說明中將可清楚呈現(xiàn)。通過具體實施方式
的說明，當 可對本發(fā)明為達成預定目的所采取的技術(shù)手段及功效得一更加深入且具體 的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以 限制。
請參閱圖2所示，為提供基板30。基板30具有相鄰的區(qū)域100與區(qū)域 200。在一實施例中，區(qū)域100用來形成金氧半導體元件，而區(qū)域200用來 形成假柵極，通常指虛擬多晶硅。虛擬多晶硅可連接至另一個金氧半導體 元件的柵極，也可不連接。或者，形成金氧半導體元件于區(qū)域100與200， 并共用相同的源極或相同的漏極，其中每一個金氧半導體元件都必須與區(qū) 域100上的金氧半導體元件一樣，如圖11與圖12所示。在基板30上形成 淺溝槽隔離(shallow trench isolation, STI )區(qū)202。接下來的圖示中 所討論的實施例里，區(qū)域200為用來形成虛擬多晶硅，因此淺溝槽隔離區(qū) 202形成于區(qū)域200內(nèi)。區(qū)域100與200彼此相鄰?；?0較佳為塊狀硅， 但也可為其他常用材料或結(jié)構(gòu)，例如硅化鍺(SiGe )、絕緣層上覆硅(sil icon on insulator, SOI )、絕緣層上覆硅化鍺或上述相似材料或結(jié)構(gòu)。柵極堆 疊形成于區(qū)域100中，具有柵極介電層104與柵極106。同樣地，虛擬柵極 堆疊形成于區(qū)域200中，具有柵極介電層204與柵極206。如現(xiàn)有習知所知， 柵極介電層104與204為介電材料，例如氧化硅、氮化硅、高介電是數(shù)材 料或上述的相似物。柵極106與206為多晶硅或其他常用導電材料，如金 屬、金屬氮化物、金屬硅化物或上述的相似物。硬質(zhì)掩膜層108與208可 選擇性地形成于柵極堆疊頂端，其中硬質(zhì)掩膜層108與208為氮化硅。
請參閱圖3所示，為形成密封層110與210。在一實施例中，密封層 110與210為氮化硅。密封層110與210的厚度T2較佳為約小于40埃。然 而，在所有敘述中提及的尺寸僅為舉例，如為使用不同的形成技術(shù)，則可 改變?yōu)槠渌叽?。地毯式沉積介電層與圖案化此介電層以形成密封層110 與210，圖案化介電層的方法如干式蝕刻法。當厚度夠小時，密封層110與210頂端不會具有實質(zhì)上的水平面。
同樣如圖3所示，密封層110與210形成之后，以植入法形成輕摻雜 源極/漏極(lightly-doped drain/source， LDD )區(qū)112?？稍趨^(qū)域100中 植入N型雜質(zhì)或P型雜質(zhì)，植入的雜質(zhì)類型取決于欲形成的金氧半導體形 式。也可以植入法形成凹槽區(qū)(未繪示)，其中凹槽區(qū)具有相反的導電形式， 如同輕摻雜源極/漏極區(qū)112。
圖4是說明柵極間隙壁114與214的圖案化步驟。較佳為，形成介電 層后以蝕刻步驟形成柵極間隙壁114與214?？捎酶墒轿g刻法蝕刻介電層形 成柵極間隙壁114與214。在一實施例中，柵極間隙壁114與214的厚度 T3約為340埃。因?qū)⒃诤罄m(xù)圖示中詳細討論利用后柵極(gate-last )制程 形成金氧半導體元件的柵極。所以，介電層(亦即柵極間隙壁114與214) 是由單層氮化硅所構(gòu)成的，縱使介電層可為兩層或兩層以上的復合層，且 每一層由不同的材料形成。在另一實施例中，金氧半導體元件的柵極也可 利用前柵極(gate-first )制程形成，因此介電層可為復合層，例如可為 氧化硅襯底上具有氮化硅層。
圖5是說明源極/漏極區(qū)120的形成。在較佳實施例中，利用植入雜質(zhì) 至半導體基板中形成源極/漏極區(qū)120，因此源極/漏極區(qū)120的內(nèi)側(cè)邊緣實 質(zhì)上與柵極間隙壁114的外側(cè)邊緣對齊。源極/漏極區(qū)120的形成方法為現(xiàn) 有習知技術(shù)，因此不在此重復其細節(jié)。此外，形成源極/漏極區(qū)120可包含 沿著柵極間隙壁114的外側(cè)邊緣形成凹槽(未繪示)，以及利用半導體應變 層(stressors)填補凹槽，例如硅化鍺或碳化硅，取決于金氧半導體元件 的導電形式。
圖5也說明金屬硅化物區(qū)122的形成。如現(xiàn)有習知所知，金屬硅化物 層122可為在源極/漏極區(qū)120上進行自我對準金屬硅化制程(salicide process)而形成。為了形成金屬硅化物層122，地毯式沉積金屬以形成薄 金屬層，金屬如鈷、鎳、鈦或上述的相似物。然后個別的晶圓進行退火以 讓沉積的金屬層與底下暴露的硅之間反應形成金屬硅化物層，形成如圖5 所示的結(jié)構(gòu)。
接著，如圖6所示，薄化柵極間隙壁114與n4。在一實施例中，利用 濕式蝕刻法薄化柵極間隙壁114與214。因此柵極間隙壁114與214的厚度 從如圖3所示的T3減少為如圖6所示的T4。在一實施例中，厚度T4約小 于厚度T3的90。/。。也就是說，厚度T4約比厚度T3小50埃。在薄化之后， 柵極間隙壁114的外側(cè)邊緣與金屬硅化物區(qū)122的內(nèi)側(cè)邊緣間具有空隙。 柵極間隙壁114與214的薄化有益于減少間隙44的長寬比。
如圖7所示，介電層130形成于區(qū)域100與區(qū)域200之上。在較佳實 施例中，介電層130為具有第一子層13(^與第二子層1 302的復合層。第一子層130,與第二子層1 302較佳為具有不同蝕刻特性的材料，例如氧化硅、 氮化硅、氮氧化硅及上述的相似物。第一子層13(^與第二子層1 302為利用 一般所使用的技術(shù)形成，例如等離子體(即電漿，本文均稱為等離子體)增 強型化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD )、 低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)、 次常壓化學氣相沉積(sub-atmospheric chemical vapor deposition, SACVD)等等。在一實施例中，第一子層130,為氮化層以及第二子層1302 為氧化層。介電層130較佳的厚度小于約150埃，且更佳的厚度為大約50 埃至大約150埃。
請參閱圖8所示，蝕刻介電層130以形成次要間隙壁132與232，蝕刻 方法如干式蝕刻法。當介電層130具有第一子層130,與第二子層1 302，每 一個次要間隙壁132與232則具有第一部分1327232,以及第二部分 1 322/2322位于第一部分132!/232丄在一實施例中，第二部分1322/2322 為氧化硅，第一部分132^232,為氮化硅。次要間隙壁132與232的頂點136 與236較佳為分別低于間隙壁114與214的頂端。為了具有理想的間隙填 充效果，次要間隙壁132與232的高度H1更佳約為間隙壁114與214的高 度H2的10% ~20%。此外，頂點136與236也可分別低于柵極106與206 的頂面。次要間隙壁132的外側(cè)邊緣分別與金屬硅化物區(qū)122的內(nèi)側(cè)邊緣 間具有空隙，或是兩者為相連在一起。亦或是，次要間隙壁132的外側(cè)邊 緣分別位在金屬硅化物區(qū)122上，如圖8所示。
請參閱圖9所示，形成4妄觸蝕刻終止層(contact etch stop layer, CESL)40。根據(jù)形成的金氧半導體元件的形式，選用適當?shù)牟牧吓c合適的 制程形成接觸蝕刻終止層40，以提供壓縮應力或擴張應力給下方的金氧半 導體元件的通道區(qū)。接觸蝕刻終止層40的材料如氮化物、氮氧化物、氧化 物、碳化硅、氮氧化硅或上述的任意組合。
圖9也是說明層間介電層42的形成，其可為氧化物、含碳介電質(zhì)、硼 磷硅酸鹽玻璃(bo頭phosphorous silicate glass, BPSG )、磷硅酸鹽玻 璃(phosphorous silicate glass, PSG )、旋涂玻璃(spin-on glass )、 四乙氧基桂烷(tetraethylorthosilicate， TEOS )氧化物或上述的相似物。 形成層間介電層42的方法可為高密度等離子體化學氣相沉積 (high-density plasma chemical vapor deposition, HDPCVD )、 高縱深比 填溝制程(high-aspect ratio process, HARP)或上述的相似制程。
由于次要間隙壁132與232的形成，因此在層間介電層42形成前，柵 極間隙壁114與214間的間隙44的底部角落可局部祐:接觸蝕刻終止層40 填補。因此之后需被層間介電層42填補的間隙44比沒有次要間隙壁132 與232的間隙有較多的傾斜側(cè)邊(使得間隙44呈現(xiàn)V的形狀)。因此，在
li層間介電層42中形成空隙的可能性降低。
圖10是說明在利用后柵極制程形成金氧半導體元件的柵極后所造成的 結(jié)構(gòu)。形成如圖IO所示結(jié)構(gòu)的簡短制程討論如下。第一，進行化學機械研 磨(chemical mechanical polish, CMP )?；瘜W機械研磨停止于捬極106 與206的頂部表面。因此，接觸蝕刻終止層40以及柵極間隙壁114與214 的頂部表面和柵極106與206的頂部表面齊平。在化學機械研磨之后，暴 露出柵極106與206的頂部表面。
接著，移除柵極106與柵極介電層104以形成開口 (此空間的后形成 特征150與152)。再接下來，地逸式形成柵極介電層于開口中，緊接著填 補導電材料至開口中，柵極介電層較佳為高介電系數(shù)的介電材料。再次進 行化學機械研磨以移除多出于層間介電層42的柵極介電層與導電材料。開 口中剩下的柵極介電層與金屬材料形成金氧半電晶體元件的柵極介電層 150與柵極152。雖然未繪示，但柵極介電層204與柵極206也可利用后柵 極制程取代或是繼續(xù)保留。
請參閱圖11所示，形成附加的層間介電層56，緊接著于層間介電層 56中形成觸孔栓塞58。觸孔栓塞58電性連接至柵極152與金屬硅化物區(qū) 122。
圖12是說明利用前柵極制程形成的金氧半導體元件柵極的結(jié)構(gòu)。在此 實施例中，選擇性的形成硬質(zhì)掩膜層108與208 (請見圖2)，以及柵極間 隙壁114與214可為氧化硅層。除了柵極106與柵極介電層104沒有被柵 極152與柵極介電層150取代，以及形成觸孔58以電性連接至柵極106或 柵極106上的金屬硅化物之外，金氧半導體元件柵極形成的制程相似于圖2 至圖11所示。
在上述圖示中所討論的實施例里，柵極堆疊的特征為在淺溝槽隔離區(qū) 202上形成虛擬特征，包含柵極介電層204與柵極206?；蛘呤?，柵極堆疊 可用來形成金氧半導體元件，并與形成于區(qū)域100上的金氧半導體共用相 同的源極或相同的漏極。在此實施例中，區(qū)域100與200中的金氧半導體 元件非?？拷?，因此薄化柵極間隙壁114與(請參閱圖11與圖l2)以 及形成次要間隙壁132與232可有益于以層間介電層42填充間隙。此領(lǐng)域 中熟習此技藝者可了解應用前述圖示所提供的技術(shù)完成相同結(jié)構(gòu)的制程步 驟。
在本發(fā)明的實施例中，柵極間隙壁114與214的薄化可縮小柵極間隙 壁114與214間間隙44的高寬比。次要間隙壁132與232更^f吏得間隙44 的側(cè)邊傾斜。因此，在以層間介電層42填充間隙44時，降低了在間隙44 中形成空隙的可能性。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā) 明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當可利 用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化的等效實施例，但 凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所 作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1、一種半導體元件的形成方法，其特征在于該形成方法包含以下步驟提供一半導體基板；形成一柵極堆疊于該半導體基板上；形成一柵極間隙壁緊鄰該柵極堆疊側(cè)邊；薄化該柵極間隙壁；以及在薄化該柵極間隙壁后，形成一次要柵極間隙壁于該柵極間隙壁的側(cè)邊。
2、 根據(jù)權(quán)利要求1所述的半導體元件的形成方法，其特征在于其更包 含在該4冊極堆疊側(cè)邊形成一密封層位于該斥冊極堆疊和該4冊極間隙壁之間， 其中該柵極間隙壁底邊與該半導體基板的頂面接觸。
3、 根據(jù)權(quán)利要求1所述的半導體元件的形成方法，其特征在于其中在 形成該柵極間隙壁的步驟后與薄化該柵極間隙壁的步驟前，該方法更包含形成一源極/漏極區(qū)緊鄰該柵極堆疊；以及形成一 源極/漏極金屬硅化物區(qū)于該源極/漏極區(qū)上。
4、 根據(jù)權(quán)利要求3所述的半導體元件的形成方法，其特征在于其中所 述的次要4冊極間隙壁的 一外側(cè)邊緣直接位于該源極/漏極金屬硅化物區(qū)之 上。
5、 根據(jù)權(quán)利要求1所述的半導體元件的形成方法，其特征在于其更包含形成一接觸蝕刻終止層于該柵極堆疊的上；進行一化學機械研磨以移除位于該柵極堆疊上的該接觸蝕刻終止層的 一部分；移除該4冊^l堆疊以形成一開口 ；以及 在該開口中形成一柵極介電層與一柵極。
6、 根據(jù)權(quán)利要求l所述的半導體元件的形成方法，其特征在于其中所 述的柵極間隙壁為包含氮化硅的一單層間隙壁，以及該次要柵極間隙壁包 含一 氮化硅層與位于該氮化硅層上的 一 氧化層。
7、 根據(jù)權(quán)利要求l所述的半導體元件的形成方法，其特征在于其中所 述的次要柵極間隙壁的頂邊低于該柵極間隙壁的頂邊。
8、 一種半導體元件的形成方法，其特征在于該形成方法包含以下步驟 提供一半導體基板；形成一柵極堆疊于該半導體基板上； 形成一 密封層于該柵極堆疊的側(cè)邊； 形成一輕摻雜源極/漏極區(qū)于該半導體基板內(nèi)；形成一柵極間隙壁于該密封層的側(cè)邊；形成一源極/漏極區(qū)，具有一內(nèi)側(cè)邊緣與該柵極間隙壁的一外側(cè)邊緣對齊；形成一源極/漏極金屬硅化物區(qū)于該源極/漏極區(qū)上； 在形成該源極/漏極區(qū)與該源極/漏極金屬硅化物區(qū)后，薄化該柵極間 隙壁；以及在形成該源極/漏極金屬硅化物區(qū)后，形成一次要柵極間隙壁于該柵極 間隙壁的側(cè)邊，其中該次要柵極間隙壁的頂邊較低于該柵極間隙壁的頂邊。
9、 根據(jù)權(quán)利要求8所述的半導體元件的形成方法，其特征在于其更包含形成一接觸蝕刻終止層于該柵極堆疊、該次要柵極間隙壁與該源極/漏 極金屬硅化物區(qū)之上；形成一層間介電層于該接觸蝕刻終止層之上；進行一化學機械研磨以移除該柵極堆疊上的部分的該接觸蝕刻終止層 與部分的該層間介電層；移除該4冊^L堆疊以形成一開口；以及在該開口中形成一柵極介電層與一柵極。
10、 根據(jù)權(quán)利要求9所述的半導體元件的形成方法，其特征在于其更 包含在該開口中形成該柵極介電層與該柵極后，形成一附加的層間介電層于該層間介電層之上；以及形成一觸孔栓塞于該層間介電層與該附加的層間介電層中，其中該觸 孔栓塞電性連接至該柵極。
11、 根據(jù)權(quán)利要求8所述的半導體元件的形成方法，其特征在于其中 使用 一濕式蝕刻法薄化該柵極間隙壁。
12、 根據(jù)權(quán)利要求8所述的半導體元件的形成方法，其特征在于其中 形成該次要柵極間隙壁的步驟包含地毯式形成一次要柵極間隙壁層；以及 干式蝕刻該次要柵極間隙壁層。
13、 一種半導體元件的形成方法，其特征在于該形成方法包含以下步驟提供一半導體基板；形成一絕緣區(qū)，其至少一部分于該半導體基板中；形成一第 一柵極堆疊與 一第二柵極堆疊于該半導體基板上，其中該第 一柵極堆疊與該第二柵極堆疊彼此相鄰，且該第二柵極堆疊位于該絕緣區(qū) 上；形成一輕摻雜源極/漏極區(qū)緊鄰該第 一柵極堆疊；形成一第一柵極間隙壁與一第二柵極間隙壁分別緊鄰該第一柵極堆疊 與該第二柵極堆疊的側(cè)邊；形成一源極/漏極區(qū)，具有一 內(nèi)側(cè)邊緣與該第一4冊極間隙壁的 一外側(cè)邊緣重合；形成一 源極/漏極金屬硅化物區(qū)于該源極/漏極區(qū)上；在形成該源極/漏極區(qū)與該源極/漏極金屬硅化物區(qū)后，薄化該第 一柵 極間隙壁與該第二柵極間隙壁；在薄化該第 一柵極間隙壁與該第二柵極間隙壁后，分別形成一第 一次 要柵極間隙壁與一第二次要柵極間隙壁于該第一柵極間隙壁與該第二柵極 間隙壁的側(cè)邊；形成一接觸蝕刻終止層于該第 一柵極堆疊、該第二柵極堆疊與該源極/ 漏極金屬硅化物區(qū)之上；以及填充一介電材料至該第一柵極間隙壁與該第二柵極間隙壁間的間隙， 其中該介電材料位于該接觸蝕刻終止層之上。
14、 根據(jù)權(quán)利要求13所述的半導體元件的形成方法，其特征在于其中 所述的第一次要柵極間隙壁與該第二次要柵極間隙壁的頂端分別較低于該 第一柵極間隙壁與該第二柵極間隙壁的頂端。
15、 根據(jù)權(quán)利要求13所述的半導體元件的形成方法，其特征在于其中 所述的第一次要柵極間隙壁的外側(cè)邊緣直接位于該源極/漏極金屬硅化物 區(qū)上。
全文摘要
本發(fā)明是有關(guān)于一種為了無空隙的間隙填充制程的間隙壁外型塑造工程，一種形成半導體元件的方法，其步驟為提供半導體基板；在半導體基板上形成柵極堆疊；緊鄰柵極堆疊側(cè)邊形成柵極間隙壁；薄化柵極間隙壁；與在薄化柵極間隙壁步驟之后，在柵極間隙壁側(cè)邊形成次要柵極間隙壁。
文檔編號H01L21/8238GK101635277SQ200910000110
公開日2010年1月27日 申請日期2009年1月5日 優(yōu)先權(quán)日2008年7月24日
發(fā)明者葉炅翰, 吳明園, 莊學理, 彭治棠, 梁孟松, 莫亦先, 鄭光茗 申請人:臺灣積體電路制造股份有限公司