專利名稱：I/o和內核mos器件與mos電容和電阻形成的集成的制作方法
技術領域：
本發(fā)明整體上涉及集成電路，更具體地涉及形成具有多晶硅柵的金屬氧化物半導體(MOS)器件以及具有金屬柵的MOS器件。
背景技術：
互補金屬氧化物半導體(MOS)器件已經成為形成集成電路中的基本邏輯基礎材料。在傳統(tǒng)的集成電路工藝中，柵電極通常由多晶硅形成。多晶硅被廣泛應用的原因之一是容易通過摻雜不同的雜質對多晶硅柵電極的功函數(shù)進行改變。然而，多晶硅具有耗盡問題，因此引入金屬柵電極，特別是用于核心區(qū)的MOS器件，以避免多晶硅耗盡現(xiàn)象。
通過采用金屬柵，核心MOS器件、輸入/輸出(I/O) MOS器件以及靜態(tài)隨機存取內存(SRAM) MOS器件都可以具有金屬柵，以便能夠同時制造以降低制造成本。另外，與MOS器件同時制造的其他器件例如電阻、MOS電容等也可以由金屬形成。這顯著改變了這些器件的電學特征。因此過去幾十年所建立的用于模擬這些器件行為的標準庫需要被重新建立，這是成本非常高并且耗費時間的。
另外，I/O MOS器件通常優(yōu)選厚的氧化硅作為柵極絕緣層。因此，已經開發(fā)了集成方案用于在同一芯片上集成具有多晶硅柵的I/O MOS器件和具有金屬柵的核心MOS器件。但是，用于形成這些結構的制造方案經常是復雜的，且制造成本很高。
因此，本領域中需要的是一種集成制造方案用于滿足核心MOS器件和1/OMOS器件的需求，并解決標準庫的問題。

發(fā)明內容
根據(jù)本發(fā)明的一個方面， 一種集成電路結構包括半導體襯底以及第一
6MOS器件和第二MOS器件。第一MOS器件包括在半導體襯底之上的第一柵極絕緣層，其中第一柵極絕緣層是平面的；以及在第一柵極絕緣層之上的第一柵電極。第二MOS器件包括在半導體襯底之上的第二柵極絕緣層；以及在第二柵極絕緣層之上的第二柵電極。第二柵電極的高度比第 一柵電極的高度高。第二柵極絕緣層包括位于第二柵電極之下的平面區(qū)，以及在第二柵電極的側壁上延伸的側壁區(qū)。
根據(jù)本發(fā)明的另一個方面， 一種集成電路結構包括半導體襯底；輸入/輸出(I/O) MOS器件以及核心MOS器件。I/OMOS器件包括在半導體襯底之上的第一柵極絕緣層；以及在第一柵極絕緣層之上的第一柵電極。核心MOS器件包括在半導體襯底之上的第二柵極絕緣層；以及在第二柵極絕緣層之上的第二柵電極，其中第二柵電極的高度比第一柵電極的高度高。集成電路結構還包括選自基本由電阻和MOS電容所組成組的無源器件，其中所述無源器件具有與第 一柵電極基本相同的高度。
根據(jù)本發(fā)明的另一方面， 一種集成電路結構包括半導體襯底；I/OMOS器件以及核心MOS器件。I/O MOS器件包括在半導體襯底之上的第一柵極絕緣層；以及在第一柵極絕緣層之上的第一柵電極，其中，第一柵電極包括第一多晶硅區(qū)以及在第一多晶硅區(qū)之上的硅化物區(qū)。核心MOS器件包括包括在半導體襯底之上的第二柵極絕緣層；以及在第二柵極絕緣層之上含有金屬材料的第二柵電極。第二柵極絕緣層包括位于第二柵電極之下的平面區(qū)，以及在第二柵電極的側壁上延伸的側壁區(qū)。集成電路結構還包括電阻，其中，所述電阻包括第二多晶硅區(qū)以及位于第二多晶硅區(qū)上的第二硅化物區(qū)；以及MOS電容，所述MOS電容包括含有第三多晶硅區(qū)的板以及在所述第三多晶硅區(qū)上的第三硅化物區(qū)。
根據(jù)本發(fā)明的另 一方面， 一種形成集成電路結構的方法包括提供具有半導體芯片的半導體襯底，其中所述半導體芯片包括第一區(qū)和第二區(qū)；在半導體襯底之上和在第一區(qū)中形成第一柵極絕緣層；在第一和第二區(qū)中形成第一硅層，其中第一硅層在第一柵極絕緣層之上；形成第二硅層，其中第二硅層與在第二區(qū)中的第一硅層的一部分之上并與其接觸，其中第一區(qū)
獨立于第二硅層；在第一區(qū)中的第一硅層上進行第一構圖化，以形成第一MOS器件的第一柵電極；在第二區(qū)中的第一和第二硅層上進行第二構圖化，以形成第二MOS器件的假柵；以及使用金屬柵替換假柵，以形成第二MOS器件的第二柵電極。
根據(jù)本發(fā)明的另 一 方面， 一 種形成集成電路結構的方法包括形成具有半導體襯底的半導體芯片，其中半導體芯片包括第一區(qū)和第二區(qū)；在半導體襯底之上形成第一柵極絕緣層，其中第一柵極絕緣層在第一區(qū)內，而不在第二區(qū)內；在第一區(qū)和第二區(qū)內形成第一多晶硅層，其中第一多晶硅層在第一柵極絕緣層之上；形成第一硬掩模，第一硬掩模覆蓋第一區(qū)內第一多晶硅層的第一部分，其中第二區(qū)內的第一多晶硅層的第二部分不被第一掩模覆蓋；在第一硬掩模和第一多晶硅層之上，覆蓋形成第二多晶硅層；在第二多晶硅層之上，覆蓋形成第二硬掩膜層；從第一區(qū)去除第二硬掩模和第二多晶硅層的部分；在第一多晶硅層的第一部分上進行第一構圖化，以形成輸入/輸出(I/O) MOS器件的柵電極；在I/O器件的柵電極上形成硅化物；在第二區(qū)中的第一和第二硅層上進行第二構圖化，以形成核心MOS器件的假柵；形成柵襯墊和源區(qū)/漏區(qū)，用于每個I/O MOS器件和核心MOS器件；在I/O MOS器件和核心MOS器件之上形成接觸蝕刻停止層(CESL);在CESL之上形成層間介電材料(ILD );進行CMP (化學機械拋光)，直到暴露直接在假柵之上的CESL的一部分；以及使用金屬柵替換假柵以形成核心MOS器件的第二柵電極。
根據(jù)本發(fā)明的另 一 個方面， 一 種形成集成電路結構的方法包括提供包括半導體襯底的半導體芯片，其中所述半導體芯片包括第一區(qū)和第二區(qū)；以及在第一區(qū)中形成第一和第二MOS器件。形成第一MOS器件的步驟包括在半導體襯底之上形成第一柵極絕緣層，其中所述第一柵極絕緣層是平
面的；以及在第一柵極絕緣層之上形成第一柵電極。形成第二MOS器件的步驟包括在半導體村底之上形成第二柵極絕緣層；以及在第二柵極絕緣層之上形成第二柵電極。第二柵電極的高度比第一柵電極的高度高。第二柵極絕緣層包括位于第二柵電極之下的平面區(qū)，以及在第二柵電極的側壁上延伸的側壁區(qū)。
本發(fā)明的實施方式提供了一種集成制造工藝，用于以低復雜性和低成
8本形成電阻、MOS電容、I/OMOS器件、SRAMMOS器件和核心MOS器 件。通過使用本發(fā)明的實施方式，可以使用電阻、MOS電容的傳統(tǒng)標準庫。


為了更充分地理解本發(fā)明及其有點，下面參考后面結合附圖的說明書， 在附圖中
圖1 18描述本發(fā)明制造實施方式中的中間階段的橫截面，其中形成了 具有多晶硅柵的MOS器件以及具有金屬柵的MOS器件；以及 圖19是MOS器件、電阻和MOS電容的橫截面。
具體實施例方式
下面詳細描述實現(xiàn)和利用本發(fā)明優(yōu)選的實施方式。然而，需要理解的 是，本發(fā)明提供了許多可以實施的發(fā)明概念，其可以在多種具體的條件下 實現(xiàn)。所討論的具體實施方式
僅僅是描述具體的途徑用于實現(xiàn)和利用本發(fā) 明，而不是為了限制本發(fā)明的范圍。
本發(fā)明提供了 一種集成方案，其集成制造核心金屬氧化物半導體 (MOS)器件、輸入/輸出(I/O) MOS器件、靜態(tài)隨機存取內存(SRAM) MOS器件、電阻、MOS電容等。下面內容描述了制造本發(fā)明優(yōu)選實施方 式的中間步驟。接著討論優(yōu)選實施方式的變化。在本發(fā)明的全部附圖和描 述性實施方式中，相同的標號用于表示相同的組件。
參考圖1，提供了半導體芯片300，其包括區(qū)100和區(qū)200。在說明書 中，可以使用緊跟字母"A，，和"B，，的標號引用每個組件，其分別表示在 區(qū)100和區(qū)200種的相應組件。區(qū)100和區(qū)200中的器件可以具有不同的 設計，因此可以定制為不同的功能。例如區(qū)100可以是具有核心器件的核 心區(qū)，和/或具有SRAM器件的SRAM區(qū)，而區(qū)200可以是外周區(qū)，例如 輸入/輸出區(qū)(I/O)、高壓器件區(qū)等。半導體芯片300包括襯底10和半導 體襯底10中的淺槽隔離(STI)區(qū)12，其中STI區(qū)12將區(qū)IOO和區(qū)200 隔開。半導體襯底10可以由常用的半導體材料例如硅、SiGe、 SiGe上的 應變硅、絕緣體上的硅(SOI)、絕緣體上的硅鍺(SGOI)、絕緣體上的鍺(GOI)等形成。
柵氧化層14是在區(qū)100中形成的，并且在半導體村底IO之上。盡管 柵氧化層14是指氧化物，但其可以含有其它材料。在一個實施方式中，柵 氧化層14包括熱硅氧化物。在其他實施方式中，柵氧化層14可以包含氮 氧化硅，并且可能具有單層結構或者組合結構例如氧化物-氮化物-氧化物 (ONO)。形成方法包括化學氣相沉積(CVD)技術，例如低溫CVD (LTCVD)、低壓CVD (LPCVD)、等離子體增強CVD ( PECVD )、原 子層沉積(ALD)等。犧牲氧化層(Sacrificial oxide ) 16通常是薄的，其 可以在區(qū)200形成。另外，犧牲氧化層16可以由氧化硅、高-k介電材料或 其他通常使用的介電材料形成。
圖2描述形成硅層20和硬掩模22。優(yōu)選，硅層20是由多晶硅形成的， 并且可以具有低于大約350 A的優(yōu)選厚度，更優(yōu)選在大約200A 大約500A 之間。然而本領域技術人員能夠理解在本發(fā)明中所提到的尺寸僅僅是例子， 如果使用不同的形成技術也將會改變。在替代的實施方式中，層20包括非 晶硅。硬掩模22可以包含氮化硅或其他通常已知的硬掩模材料。硅層20 可以被摻雜p型或n型雜質。
參考圖3，從區(qū)200去除硬掩模22。在一個實施方式中，如圖3所示， 區(qū)100中硬掩模22和硅層20的一部分被構圖化。在替代的實施方式中， 在區(qū)100中不進行構圖化。硬掩模22的去除可以包括形成光致抗蝕劑層以 覆蓋部分硬掩模22,并使用例如稀釋的HF對硬掩模22進行蝕刻。在后面 的段落中，區(qū)100中硬掩模22的這些部分被稱作硬掩模22A,區(qū)100和區(qū) 200中硅層20的這些部分分別被稱作硅區(qū)20A和20B。
參考圖4，形成硅層26和硬掩模28。與硅層20類似，硅層26可以由 多晶硅或非晶硅形成。硅層26的厚度可以在大約200A 大約500A之間。 硬掩模28還可以包括氮化硅或其他通常使用的硬掩模材料。需要注意，在 區(qū)200中，硅層26可以疊在硅層22上，并與硅層22鄰接。組合硅層20/26 的最終厚度可以在大約500A 大約2500A之間。
在圖5中，施加光致抗蝕劑層30，并進行構圖化以覆蓋區(qū)200，同時 暴露區(qū)100。接著去除區(qū)100中的硬掩模28部分，這暴露了區(qū)100中的硅
10層26的部分。光致抗蝕劑層30保護了區(qū)200中的硬掩模28B。接著，如 圖6所示，通過灰化去除阻光層30，因此暴露了硬掩模28B。接著，進行 蝕刻以去除區(qū)100中的硅層26部分，其中硬掩模28B保護下面的硅層20B 和26B免于^L蝕刻。
在圖7中，對在硬掩模22A和28B上具有剩余的部分施加光致抗蝕劑 層32，并進行構圖化。優(yōu)選，光致抗蝕劑層32的一部分，直接位于硅層 20B的上面，并且比硅層20B小或者與硅層20B具有相同的邊界。如圖8 所示，接著對硬掩模22A和28B進行構圖化。
接著，根據(jù)硬掩模22A和28B的構圖，對硅層20A、 26B和20B進行 構圖化。圖9顯示了所得到的結構。注意，層20A和硅層26B的頂表面之 間有高度差AH,這等于硅層26B的厚度。
在一個實施方式中，同時，通過構圖化形成石圭層20A,還在區(qū)100中 形成了額外的特征例如電阻56的硅部分和MOS電容58(在圖9中未顯示， 請參見圖19)。因此，電阻56和MOS電容58具有與區(qū)100中所得到的 MOS器件110的柵相同的高度。
圖10、 11和12描述了 MOS器件110的形成，其中硅層20A作為柵 電極。參考圖10，從區(qū)100去除硬掩模22A，優(yōu)選使用光致抗蝕劑層(未 顯示)以覆蓋區(qū)200。在圖11中，分別在區(qū)100和200中形成了柵側壁112 和212、源/漏區(qū)114和214，以及輕摻雜的源/漏區(qū)116和216。在圖12中， 形成硅化物區(qū)118和218。由于電阻56和MOS電容58 (參見圖19)也可 以形成在區(qū)100中，因此在電阻56和MOS電容58 (參見圖19)的硅部分 上同時形成了硅化物118。 MOS器件110是先加工柵(gate-first)的MOS 器件，因為柵電極20A是在形成其他組件如柵側壁112和源/漏區(qū)114之前 形成的。在示范性實施方式中，MOS器件是I/OMOS器件。
在圖13中，形成接觸蝕刻停止層(CESL) 36以覆蓋區(qū)100和200。 現(xiàn)有技術中已知，CESL36可以由不同的介電材料形成例如氮化硅，優(yōu)選 可以對下面的MOS器件施加期望的應力。
圖14和15描述了層間介電材料(ILD) 40的形成。在圖14中，堆積 ILD40,其可以包含通常使用的介電材料例如硼磷硅玻璃(BPSG)、含碳的介電材料等。ILD40的頂表面比CESL36的頂部高。通過使用CESL36 作為CMP停止層，接著進行平面化例如化學機械拋光(CMP)以將ILD40 的頂表面降低到CESL36的頂表面。圖15顯示了所得到的結構。在替換的 實施方式中，硬掩模28B被用作CMP的停止層。
圖16 18描述了最后形成柵的方法，用于在區(qū)200中形成柵介電層和 柵電極。參考圖16,去除了所暴露的CESL36、硬掩模28B和包含硅層26B 和20B的假柵，形成了開口44,其中柵襯墊212形成了開口 44的側壁。 可以去除或使犧牲層16變薄。替代的，層16是由高k介電材料形成的， 并且未被除去以作為所得到MOS器件的柵介電層。在圖17中，高k介電 層46是覆蓋形成的，例如厚度T2在大約5A和大約30A之間。T2的厚度 優(yōu)選低于柵介電層14的厚度Tl。高k介電層46的示范性材料包括含有硅 的介電材料例如HfSi04、 HfSiON、 HfSiN、 ZrSi04、 ZrSiON、 ZrSiN等, 或者氧化物材料例如Zr02、 Hf02、 1^203等。高k介電層46延伸到開口 44 內，其中一部分在開口 44的底部，部分在開口44的側壁上。接著形成金 屬層48以填充開口44。優(yōu)選，金屬層48是由分別針對MOS器件具有適 當?shù)墓瘮?shù)的金屬形成。例如，對于NMOS器件，使用具有低功函數(shù)的金 屬，對于PMOS,則使用具有高功函數(shù)的金屬。在示范性的實施方式中， 金屬層48包括亞層48,以及亞層48,上的亞層482。優(yōu)選亞層48,足夠厚， 例如厚度超過大約3pm，以便其確定所得到柵電極的功函數(shù)。優(yōu)選亞層482 具有良好的間隙填充能力，并可以含有鎢。形成高k介電層46和金屬層 48的方法包括通常使用的方法例如CVD、 ALD、 PECVD、物理氣相沉積 (PVD)等。
參考圖18,進行CMP以去除高k介電層46和金屬層48的多余部分。 開口 44中剩余的部分形成了所得到MOS器件210的柵介電層47和柵52。 在后續(xù)的處理步驟中，在ILD40上形成了額外的ILD54，在ILD40和54 中形成了接觸塞55以連接到MOS器件110和210的源/漏區(qū)和柵。在一個 實施方式中，MOS器件210是核心電路中的核心MOS器件。在其他實施 方式中，MOS器件210是SRAMMOS器件。
圖19示意描述了使用本發(fā)明的實施方式所形成的各種器件，這些器件
12包括電阻56、 MOS電容58、 SRAMMOS器件210，、核心MOS器件210 和I/OMOS器件110。如在前面段落中所討論的，在優(yōu)選的實施方式中， 電阻56和MOS電容58的電容板之一 (襯底10上的板)是與I/O MOS器 件110的柵電極20A (以及覆蓋在上面的硅化物區(qū))同時形成的。進一步， SRAMMOS器件210，是同時形成的，因此含有與核心MOS器件210相同 的柵材料，并具有與核心MOS器件210相同的柵厚度。如果核心MOS器 件210和SRAMMOS器件210，的柵高度(包括柵硅化物118)的柵高度 被標記為Hl， I/OMOS器件110的柵高度^皮標記為H2，則優(yōu)選H2高于 Hl,高度差為AH，，其中AH，等于或大于CESL36的厚度(參見圖18)。 通過高度差AH，，MOS器件110、電阻56和電容58被保護免于后續(xù)對ILD40 進行的CMP的影響(參見圖15 )。
本發(fā)明的實施方式具有許多有利的特征。首先，由于電阻、MOS電容 和I/OMOS器件的柵電極都是由多晶硅形成的，因此仍然可以使用傳統(tǒng)的 標準庫。另一方面，核心MOS器件和SRAMMOS器件采用金屬柵，因此 仍可以達到性能的改進。本發(fā)明的實施方式提供了一種集成的制造工藝用 于以低復雜性和低成本形成電阻、MOS電容、1/OMOS器件、SRAMMOS 器件以及核心MOS器件。
盡管已經詳細描述了本發(fā)明以及其優(yōu)點，但需要理解這里可以做出多 種改變、替代和變化而不離開所附權利要求所限定的發(fā)明的主旨和范圍。 而且，本申請的范圍并不限于說明書中所描述的工藝、設施、制備以及物 質、設備、方法和步驟的組合。本領域技術人員容易從本發(fā)明的公開內容 中理解無論是目前存在的，還是將來開發(fā)的完成與這里所描述的對應實施 方式基本相同的功能，或者達到基本相同的結果的工藝、設施、制備以及 物質、設備、方法和步驟的組合都可以在本發(fā)明中利用。因此所附的權利 要求的保護范圍包括這些工藝、設施、制備以及物質、設備、方法和步驟 的組合。
1權利要求
1.一種集成電路結構，其包括半導體襯底；第一金屬氧化物半導體(MOS)器件，其包括在所述半導體襯底之上的第一柵極絕緣層，其中所述第一柵極絕緣層是平面的；以及在所述第一柵極絕緣層之上的第一柵電極；以及第二MOS器件，其包括在所述半導體襯底之上的第二柵極絕緣層；以及在所述第二柵極絕緣層之上的第二柵電極，其中所述第二柵電極的高度比第一柵電極的高度高，其中所述第二柵電極絕緣層包括位于所述第二柵電極之下的平面區(qū)以及在所述第二柵電極的側壁上延伸的側壁區(qū)。
2. 根據(jù)權利要求1所述的集成電路結構，其中所述第一柵電極包括第 一多晶硅區(qū)，和第一硅區(qū)上的第一硅化物區(qū)，其中所述第二柵電極是金屬樹o
3. 根據(jù)權利要求2所述的集成電路結構，其中還包括 在所述金屬柵之上并與金屬柵物理接觸的接觸塞；電阻，其包括第二多晶硅區(qū)，以及在所述第二多晶硅區(qū)上的第二硅化 物區(qū)；以及包括板的MOS電容，其中所述板包括第三多晶硅區(qū)以及在第三多晶硅 區(qū)上的硅化物區(qū)，其中，所述電阻和MOS電容具有與所述第一^f冊電極基本相同的高度。
4. 根據(jù)權利要求1所述的集成電路結構，其中所述第一 MOS器件是 輸入/輸出MOS器件，所述第二 MOS器件是核心MOS器件，或者所述第 一 MOS器件是輸入/輸出MOS器件，所述第二 MOS器件是SRAM MOS器件。
5. 根據(jù)權利要求4所述的集成電路結構，其中還包括靜態(tài)隨機存取內存(SRAM)，其中所述靜態(tài)隨機存取內存包括所述半導體襯底上的第三柵極絕緣層，其中所述第二和第三柵極絕緣 層都是由相同的材料形成的，并且具有基本相同的厚度；以及在所述第三柵極絕緣層之上的第三柵電極，其中所述第三柵電極具有 與所述第二柵電極基本相同的高度，并且與所述第二柵電極都是由相同的 材料形成的，其中所述第三柵極絕緣層包括位于所述第三柵電極之下的平 面區(qū)，以及在所述第三柵電極的側壁上延伸的側壁區(qū)，其中，所述第一柵極絕緣層的厚度比所述第二柵極絕緣層的厚度厚。
6. 根據(jù)權利要求1所述的集成電路結構，其中還包括接觸蝕刻停止層 (CESL)，所述接觸蝕刻停止層的一部分在所述第一柵電極之上，其中直接在所述第一柵電極之上的CESL部分的頂面不高于所述第二柵電極的頂 面。
7. —種集成電路結構，其中包括 半導體襯底；輸入/輸出(1/0)MOS器件，其包括在所述半導體襯底之上的第一柵極絕緣層；和在所述第 一柵極絕緣層之上的第 一柵電極； 核心MOS器件，其包括在所述半導體襯底之上的第二柵極絕緣層；和 在所述第二柵極絕緣層之上的第二柵電極，其中所述第二柵電極的高度比所述第一柵電極的高度高；以及選自基本由電阻和MOS電容所組成的組的無源器件，其中所述無源器 件的頂表面與所述第一柵電極的頂表面基本持平。
8. 根據(jù)權利要求7所述的集成電路結構，其中所述第一柵極絕緣層是 平面的，其中所述第二柵極絕緣層包括位于所述第二柵電極之下的平面區(qū)， 以及在所述第二柵電極的側壁上延伸的側壁區(qū)。
9. 根據(jù)權利要求7所述的集成電路結構，其中還包括靜態(tài)隨機存取內 存，其中所述靜態(tài)隨機存取內存包括在所述半導體襯底上的第三柵電極，其中所述第二和第三柵極絕緣層是由相同的材料形成的，并且具有基本相同的厚度；以及在所述第三柵極絕緣層之上的第三柵電極，其中所述第三柵電極具有 與所述第二柵電極基本相同的高度，并且與所述第二柵電極是由相同的材 料形成的，其中，所述第三柵極絕緣層包括位于所述第三柵電極之下的平 面區(qū)以及在所述第三^f冊電極的側壁上延伸的側壁區(qū)。
10. 根據(jù)權利要求7所述的集成電路結構，其中所述無源器件是電阻， 其中所述集成電路結構還包括MOS電容，所述MOS電容具有高度與所述 第 一柵電極基本相同的板；還包括其一部分直接在所述第 一柵電極之上的接觸蝕刻停止層 (CESL ),其中所述部分CESL的頂表面不高于所述第二柵電極的頂表面。
11. 一種集成電路結構，其包括 半導體襯底；輸入/輸出(1/0)MOS器件，其包括在所述半導體襯底之上的第一柵極絕緣層；以及 在所述第 一柵極絕緣層之上的第 一柵電極，其中所述第 一柵電極 包括第 一多晶硅區(qū)以及在所述第 一多晶硅區(qū)之上的第 一硅化物區(qū)； 核心MOS器件，其包括在所述半導體襯底之上的第二柵極絕緣層；以及 第二柵電極，其包括在所述第二柵極絕緣層之上的金屬材料，其 中所述第二柵極絕緣層包括位于所述第二柵電極之下的平面區(qū)，以及在所 述第二柵電極的側壁上延伸的側壁區(qū)；電阻，其包括第二多晶硅區(qū)以及在所述第二多晶硅區(qū)上的第二硅化物 區(qū)；以及MOS電容，所述MOS電容具有包括第三多晶硅區(qū)和在所述第三多晶 硅區(qū)上的第三硅化物區(qū)的板。
12. 根據(jù)權利要求11所述的集成電路結構，其中所述電阻和MOS電 容的板與所述第一柵電極具有基本相同的高度，其中所述第二柵電極的高 度比所述第一柵電極的高度高。
13. 根據(jù)權利要求11所述的集成電路結構，其中還包括在所述第二柵電極的金屬材料之上并且與其接觸的接觸塞； 其一部分直接在所述第一柵電極的接觸蝕刻停止層(CESL)，其中所 述第一柵電極和CESL的組合厚度低于所述第二柵電極的高度。
14. 根據(jù)權利要求11所述的集成電路結構，其中還包括其一部分在所 述第一柵電極之上的接觸蝕刻停止層(CESL)，其中所述第一柵電極和 CESL的組合厚度基本上等于所述第二柵電極的高度。
15. 根據(jù)權利要求11所述的集成電路結構，其中還包括靜態(tài)隨機存取 內存器件，其中所述靜態(tài)隨機存取內存器件包括在所述半導體襯底上的第三柵極絕緣層，其中所述第二和第三柵極絕 緣層是由相同材料形成的，并且具有基本相同的厚度；以及在所述第三柵極絕緣層之上的第三柵電極，其中所述第三柵電極與所 述第二柵電極具有基本相同的高度，并且有相同的材料形成，其中所述第 三柵極絕緣層包括位于所述第三柵電極之下的平面區(qū)，以及在所述第三柵 電極的側壁上延伸的側壁區(qū)。
全文摘要
一種集成電路結構包括半導體襯底、第一和第二MOS器件。所述第一MOS器件包括在所述半導體襯底之上的第一柵極絕緣層，其中所述第一柵極絕緣層是平面的；以及在所述第一柵極絕緣層之上的第一柵電極。所述第二MOS器件包括在所述半導體襯底之上的第二柵極絕緣層；以及在所述第二柵極絕緣層之上的第二柵電極。所述第二柵電極的高度比所述第一柵電極的高度高。所述第二柵極絕緣層包括位于所述第二柵電極之下的平面區(qū)，以及在所述第二柵電極的側壁上延伸的側壁區(qū)。
文檔編號H01L27/04GK101651137SQ200910000788
公開日2010年2月17日 申請日期2009年1月9日 優(yōu)先權日2008年8月14日
發(fā)明者莊學理, 李啟弘, 楊文志, 梁孟松, 陳建良 申請人:臺灣積體電路制造股份有限公司