專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體而言，涉及一種具 有多個(gè)寬度不同的互連層的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
為了在半導(dǎo)體村底上形成線-與-間隔(line-and-space )互連圖形，例 如，已知這樣一種方法，其中，互連圖形掩埋在形成于絕緣層中的溝槽中， 從而形成線和間隔。在該方法中，形成一種掩模，其圖形與膝光技術(shù)可分 辨的線-與-間隔互連圖形相同。利用該掩模，由絕緣層形成的下伏層 (underlying layer)被構(gòu)圖形成溝槽?；ミB材料掩埋在處理過(guò)的下伏層的 溝槽中。然后，通過(guò)例如化學(xué)機(jī)械拋光(CMP)去除不必要的互連材料， 從而獲得所需的互連圖形。
在制造存儲(chǔ)器等類似產(chǎn)品時(shí)，有時(shí)候在相同間距的線和間隔中形成寬 度大的互連。為了在不同平版印刷過(guò)程中形成窄互連和寬互連，考慮到對(duì) 準(zhǔn)裕度，需要確保在窄互連和寬互連之間留有較大間隔。這#^1難以微細(xì) 化制造半導(dǎo)體器件。
還公開(kāi)了 一種該類型的相關(guān)技術(shù)，它利用符合選定區(qū)中圖形的特性的 最佳曝光方法，經(jīng)透鏡將包括多個(gè)功能塊的LSI圖形投影并曝光到襯底上, 從而制造具有更復(fù)雜功能的LSI(參見(jiàn)日本專利申請(qǐng)?zhí)亻_(kāi)平No.6-181164 )。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體器件，包括多個(gè)第一互連層， 設(shè)置在絕緣層中，且形成為寬度和間隔小于膝光技術(shù)的分辨極限的圖形； 以及第二互連層，設(shè)置在絕緣層中的第一互連層之間，并且寬度大于第一 互連層的寬度。第二互連層和鄰近第二互連層兩側(cè)的每個(gè)笫一互連層之間 的間隔等于第 一互連層之間的間隔。
根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體器件，包括多個(gè)第一互連層， 設(shè)置在絕緣層中，且形成為寬度和間隔小于啄光技術(shù)的分辨極限的圖形； 兩個(gè)第二互連層，每個(gè)第二互連層設(shè)置在絕緣層中的第一互連層之間，并 且寬度大于第一互連層的寬度；以及第三互連層，設(shè)置在絕緣層中的第二 互連層之間，且寬度不小于第一互連層的寬度。每個(gè)第二互連層和鄰近第 二互連層的第一互連層之間的間隔等于第一互連層之間的間隔。每個(gè)第二 互連層和第三互連層之間的間隔等于第一互連層之間的間隔。
根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體器件制造方法，包括以下步驟 在絕緣層上形成多個(gè)第一掩才莫層和設(shè)置在第一掩模層之間且寬度大于第一 掩模層的寬度的第二掩模層，第一掩模層和第二掩模層等間隔排列；通過(guò) 選擇性蝕刻第 一掩模層和第二掩模層，減小每個(gè)笫一掩模層和第二掩模層 的寬度；在第一掩模層和第二掩模層的側(cè)表面上形成多個(gè)側(cè)壁；去除第一 掩模層和第二掩模層，保留側(cè)壁；利用側(cè)壁作為掩模，選擇性蝕刻絕緣層， 從而在絕緣層中形成多個(gè)第一溝槽和設(shè)置在第一溝槽之間且寬度大于第一 溝槽的寬度的第二溝槽；以及將導(dǎo)體掩埋在第一溝槽和第二溝槽中，從而 在絕緣層中形成多個(gè)笫一互連層和寬度大于第一互連層的寬度的第二互連 層。


圖l是示出才艮據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的平面圖； 圖2是沿圖1的線II-II截取的半導(dǎo)體器件的截面6圖3是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造步驟的平面圖4是示出沿圖3的線II-II截取的半導(dǎo)體器件的制造步驟的截面圖5是示出圖3步驟之后的半導(dǎo)體器件的制造步驟的平面圖6是示出沿圖5的線II-II截取的半導(dǎo)體器件的制造步驟的截面圖7是示出圖6步驟之后的半導(dǎo)體器件的制造步驟的截面圖8是示出圖7步驟之后的半導(dǎo)體器件的制造步驟的平面圖9是示出沿圖8的線II-I1截取的半導(dǎo)體器件的制造步驟的截面圖IO是示出圖8步驟之后的半導(dǎo)體器件的制造步驟的平面圖11是示出沿圖10的線II-II截取的半導(dǎo)體器件的制造步驟的截面圖12是圖10步驟之后的半導(dǎo)體器件的制造步驟的平面圖13是示出圖12步驟之后的半導(dǎo)體器件的制造步驟的平面圖14是示出沿圖13的線II-II截取的半導(dǎo)體器件的制造步驟的截面圖15是示出圖13步驟之后的半導(dǎo)體器件的制造步驟的平面圖16A是示出沿圖15的線II-II截取的半導(dǎo)體器件的制造步驟的截面
圖16B是根據(jù)變型的半導(dǎo)體器件的制造步驟的截面圖； 圖16C是示出才M^變型的半導(dǎo)體器件的結(jié)構(gòu)的截面圖； 圖17是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的平面圖； 圖18是沿圖17的線XVIII-XVIII截取的半導(dǎo)體器件的截面圖； 圖19是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的制造步驟的平 面圖20是示出沿圖19的線XVIII-XVIII截取的半導(dǎo)體器件的制造步驟 的截面圖21是示出圖19步驟之后的半導(dǎo)體器件的制造步驟的平面圖； 圖22是示出沿圖21的線XVIII-XVIII截取的半導(dǎo)體器件的制造步驟 的截面圖23是示出圖22步驟之后的半導(dǎo)體器件的制造步驟的截面圖； 圖24是示出圖23步驟之后的半導(dǎo)體器件的制造步驟的平面圖；圖25是示出沿圖24的線XVIII-XVIII截取的半導(dǎo)體器件的制造步驟 的截面圖26是示出圖24步驟之后的半導(dǎo)體器件的制造步驟的平面圖； 圖27是示出沿圖26的線XVIII-XVIII截取的半導(dǎo)體器件的制造步驟 的截面圖28是示出圖26步驟之后的半導(dǎo)體器件的制造步驟的平面圖； 圖29是示出圖28步驟之后的半導(dǎo)體器件的制造步驟的平面圖； 圖30是示出沿圖29的線XVIII-XVIII截取的半導(dǎo)體器件的制造步驟 的截面圖31是示出圖29步驟之后的半導(dǎo)體器件的制造步驟的平面圖； 圖32是示出沿圖31的線XVIII-XVIII截取的半導(dǎo)體器件的制造步驟 的截面圖33是示出根據(jù)本發(fā)明的第三實(shí)施例包括在NAND閃速存儲(chǔ)器(flash memory)中的一個(gè)存儲(chǔ)塊BLK的結(jié)構(gòu)的電路圖； 圖34是示出NAND閃速存儲(chǔ)器的結(jié)構(gòu)的平面圖； 圖35是示出NAND閃速存儲(chǔ)器的第一區(qū)的結(jié)構(gòu)的平面圖； 圖36是沿圖35的線A-A截取的NAND閃速存儲(chǔ)器的截面圖； 圖37是沿圖35的線B-B截取的NAND閃速存儲(chǔ)器的截面圖； 圖38是沿圖35的線C-C截取的NAND閃速存儲(chǔ)器的截面圖； 圖39是沿圖35的線D-D截取的NAND閃速存儲(chǔ)器的截面圖； 圖40是示出NAND閃速存儲(chǔ)器的第二區(qū)的結(jié)構(gòu)的平面圖； 圖41是沿圖40的線E-E截取的NAND閃速存儲(chǔ)器的截面圖；以及 圖42是沿圖40的線F-F截取的NAND閃速存儲(chǔ)器的截面圖。
具體實(shí)施例方式
下面參照

本發(fā)明的實(shí)施例。注意，在下面的闡述中，相同的 附圖標(biāo)記表示功能和結(jié)構(gòu)相同的部件，僅在需要時(shí)才進(jìn)行重復(fù)闡述說(shuō)明。 (第一實(shí)施例)圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。
圖2是沿圖1的線II-II截取的半導(dǎo)體器件的截面圖。
在襯底(未示出)上形成多個(gè)級(jí)層(level layer)。每個(gè)級(jí)層包括層間 介電膜和形成在其中的互連層。圖l和2示出多個(gè)級(jí)層之一。
在層間介電膜11中形成沿Y方向延伸的多個(gè)互連層。形成在層間介 電膜11中的多個(gè)互連層包括寬度相同的多個(gè)第一互連層12以及形成在多 個(gè)第一互連層12之間且其寬度W大于第一互連層12的寬度的第二互連層 13。
啄光技術(shù)的分辨極限也就是最小特征尺寸為"2F"。每個(gè)第一互連層12 的寬度設(shè)為小于最小特征尺寸"2F",幾乎等于"F"。沿垂直于Y方向的X 方向的多個(gè)第一互連層12之間的間隔設(shè)為"F"，如同每個(gè)第一互連層12 的寬度。也就是，在形成多個(gè)第一互連層12的區(qū)域中的圖形的X方向間 距設(shè)為"2F"。該實(shí)施例的半導(dǎo)體器件的線與間隔圖形比膝光技術(shù)的分辨極 限更為精細(xì)，如上所述。注意，"間距"是互連(線)的重復(fù)單位，對(duì)應(yīng)于 一條線的寬度和一個(gè)間隔的寬度之和。
第一互連層12和第二互連層13之間的間隔設(shè)為"F"。也就是，在該實(shí) 施例的半導(dǎo)體器件中，互連層之間的所有間隔都設(shè)為"F"。這使得可以沿X 方向進(jìn)行微細(xì)化制造。因此，可以減小包括具有不同寬度的多個(gè)互連層在 內(nèi)的半導(dǎo)體器件的面積。
第一互連層12和第二互連層13由例如銅(Cu )、鋁(Al)或釕(Ru ) 的單一物質(zhì)制成，或者由包含兩種以上材料的混合互連材料制成。層間介 電膜11的材料的一個(gè)例子是氧化硅。
下面參照附圖來(lái)說(shuō)明根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法。圖3、 5、 8、 10、 12、 13和15都是用于說(shuō)明制造步驟的平面圖。圖4、 6、 7、 9、 11、 14和16A是沿平面圖中的線II-II截取的截面圖。
如圖3和4所示，在絕緣層11上，通過(guò)例如化學(xué)氣相沉積(CVD )沉 積掩模層21，該掩才莫層具有相對(duì)于絕緣層11的蝕刻選擇性。
掩模層21通過(guò)平版印刷和反應(yīng)離子蝕刻(RIE )進(jìn)行構(gòu)圖，從而形成多個(gè)掩模層21A和一個(gè)掩模層21B，每個(gè)掩模層21A的寬度"2F"等于歸因 于曝光技術(shù)的最小特征尺寸，掩模層21B的寬度W大于"2F"并且設(shè)置在 掩模層21A之間。掩模層21B的寬度W設(shè)為掩模層21A的寬度"2F"的n (n是大于等于l的自然數(shù))倍。沿X方向的所有掩模層之間的間隔設(shè)為 "2F"。因此，形成多個(gè)掩模層21A的區(qū)域中的圖形的X方向間距設(shè)為"4F"。 當(dāng)掩模層21A的寬度設(shè)為"2F"并且掩模層21B的寬度設(shè)為"2F"的數(shù)倍時(shí)， 平版印刷中的圖形裕度得以改進(jìn)。
接著，如圖5和6所示，利用例如濕法蝕刻來(lái)執(zhí)行細(xì)化(slimming) 工藝，從而進(jìn)一步微細(xì)化制造掩模層21A和21B。利用該工藝，掩模層21A 的寬度設(shè)為"F"，以及掩模層21B的寬度W設(shè)為"2Fxn-F"。沿X方向的 所有掩才莫層之間的間隔i殳為"3F"。
如圖7所示，通過(guò)例如CVD在整個(gè)器件上沉積絕緣層22。該絕緣層 22由具有相對(duì)于絕緣層11和掩模層21的蝕刻選擇性的材料制成。絕緣層 22、絕緣層11和掩模層21的組合的一個(gè)例子是氧化硅、氮化硅和非晶硅。 絕緣層11采用例如具有低介電常數(shù)的氧化硅。掩才莫層21和絕緣層22分別 采用易于通過(guò)濕法蝕刻去除的氮化硅和相對(duì)于氮化硅具有選擇性且?guī)缀醪?存在污染問(wèn)題的非晶硅。
如圖8和9所示，利用例如RIE選擇性蝕刻絕緣層22，從而在掩模層 21A和21B的側(cè)表面上形成多個(gè)側(cè)壁22A。每個(gè)側(cè)壁22A的寬度i殳為"F"。 沿X方向的多個(gè)側(cè)壁22A之間的間隔i殳為"F"。
如圖10和11所示，通過(guò)例如濕法蝕刻來(lái)去除掩沖莫層21A和21B。僅 僅那些各具有寬度"F"的多個(gè)側(cè)壁22A保留在絕緣層11上。接著，如圖12 所示，通過(guò)平版印刷用抗蝕劑層覆蓋除了應(yīng)當(dāng)形成互連層的區(qū)域(下面稱 之為互連區(qū))之外的外圍區(qū)。
如圖13和14所示，利用側(cè)壁22A作為掩模，通過(guò)例如RIE對(duì)絕緣層 11進(jìn)行逸擇性蝕刻，從而在絕緣層11中形成多個(gè)溝槽24A和寬于溝槽24A 的溝槽24B。溝槽24A的寬度i殳為"F"。溝槽24B的寬度設(shè)為"2Fxn-F"。
如圖15和16A所示，在外圍區(qū)中形成的抗蝕劑層23和側(cè)壁22A4皮去
10除。通過(guò)例如CVD或金屬鍍敷，在整個(gè)器件上沉積導(dǎo)體15。
接著，如圖1和2所示，通過(guò)例如化學(xué)機(jī)械拋光(CMP)對(duì)器件的上 表面進(jìn)行平面化。利用該工藝，在絕緣層ll中形成多個(gè)第一互連層12和 一個(gè)第二互連層13，其中第二互連層13的寬度大于第一互連層12的寬度。 以這種方式形成該實(shí)施例的半導(dǎo)體器件。
如上詳細(xì)所述，根據(jù)i亥實(shí)施例，可以形成多個(gè)第一互連層12，每個(gè)第 一互連層的寬度小于最小特征尺寸"2F"。還可以在第一互連層12之間形 成寬度大于第一互連層12的寬度的一個(gè)第二互連層13。第二互連層13的 寬度為"2Fxn-F"。此外，沿X方向的、笫一互連層12之間的間隔以及第 一互連層12與第二互連層13之間的間隔均可以設(shè)為"F"。這能夠微細(xì)化 制造包括寬度不同的多個(gè)互連層的半導(dǎo)體器件，更具體而言，能夠微細(xì)化 制造沿X方向的半導(dǎo)體器件。
根據(jù)該實(shí)施例，可以在單個(gè)平版印刷工藝中形成第一互連層12和第二 互連層13。也就是，可以同時(shí)形成寬度不同的多個(gè)互連層。這就不必在工 藝(尤其是，曝光工藝)中在第一互連層12和第二互連層13之間確保對(duì) 準(zhǔn)裕度。因此可以將第一互連層12和第二互連層13之間的間隔設(shè)為"F"， 并且減少制造步驟的數(shù)量b
當(dāng)利用圖11所示的側(cè)壁22A來(lái)蝕刻絕緣層11時(shí)，溝槽24A通常包括 交替設(shè)置的淺溝槽和深溝槽，如圖16B所示。這是因?yàn)閭?cè)壁22A的上部具 有不對(duì)稱的形狀，或者是因?yàn)樵诩?xì)化工藝中掩模層21A的寬度偏離"F"， 如圖5和6所示。
圖15和16A所示的工藝于是獲得圖16C所示的結(jié)構(gòu)，其中第一互連 層12包括交替設(shè)置且具有相互齊平的上表面的淺互連和深互連。也就是， 形成為寬度和間隔小于曝光技術(shù)的分辨極限的圖形的互連通常具有圖16C 所示的形狀。
(第二實(shí)施例)
根據(jù)第二實(shí)施例的半導(dǎo)體器件包括多個(gè)第一互連層12和多個(gè)第二互 連層13，每個(gè)第一互連層的寬度為"F"，每個(gè)第二互連層的寬度大于"F，
ii且設(shè)置在第一互連層12之間。
圖17是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的平面圖。 圖18是沿圖17的線XVIII-XVIII截取的半導(dǎo)體器件的截面圖。
沿Y方向延伸的多個(gè)互連層形成在層間介電膜11中。形成在層間介 電膜ll中的多個(gè)互連層包括各具有寬度"F"的多個(gè)第一互連層12、形成在 多個(gè)第一互連層12之間且寬度W大于"F"的兩個(gè)第二互連層13、以及形 成在兩個(gè)第二互連層13之間且寬度S等于或大于"F，，的第三互連層14。第 二互連層13的寬度W大于第三互連層14的寬度S。
沿X方向的互連層12、 13和14之間的所有間隔設(shè)為"F"。這使得可 以沿X方向進(jìn)行艱i細(xì)化制造。因此可以減小包括具有所需寬度的多個(gè)互連 層的半導(dǎo)體器件的面積。
第一互連層12、第二互連層13和第三互連層14由例如銅(Cu)、鋁 (Al)或釕(Ru)的單一物質(zhì)制成，或者由包含兩種以上材料的混合互連 材料制成，如同第一實(shí)施例那樣。
下面參照附圖來(lái)說(shuō)明根據(jù)笫二實(shí)施例的半導(dǎo)體器件的制造方法。
圖19、 21、 24、 26、 28、 29和31是用于闡述制造步驟的平面圖。圖 20、 22、 23、 25、 27、 30和32是沿平面圖中的線XVIII-XVIII截取的截 面圖。
如圖19和20所示，在絕緣層11上通過(guò)例如CVD沉積掩模層21,該 掩模層21具有相對(duì)于絕緣層11的蝕刻選擇性。通過(guò)平版印刷和RIE對(duì)掩 模層21進(jìn)行構(gòu)圖，從而形成多個(gè)掩模層21A和兩個(gè)掩模層21B,每個(gè)掩 模層21A的寬度"2F"等于歸因于曝光技術(shù)的最小特征尺寸，掩模層21B的 寬度大于"2F"并且設(shè)置在掩模層21A之間。
掩模層21B的寬度W設(shè)為掩模層21A的寬度"2F"的n( n是大于等于 l的自然數(shù))倍。X方向鄰近的掩模層21A之間的間隔設(shè)為"2F"。因此， 形成多個(gè)掩模層21A的區(qū)域中圖形的X方向間距"&為"4F"。 X方向鄰近的 掩模層21A和21B之間的間隔設(shè)為"2F"。兩個(gè)掩模層21B之間的間隔Sl 設(shè)為大于等于"2F"。當(dāng)間隔Sl也設(shè)為"2F"的倍數(shù)時(shí)，平版印刷中的圖形
12裕度得以改進(jìn)。
接著，如圖21和22所示，利用濕法蝕刻執(zhí)行細(xì)化工藝，從而進(jìn)一步 微細(xì)化制造掩模層21A和21B。利用該工藝，掩模層21A的寬度設(shè)為"F"， 掩模層21B的寬度W設(shè)為"2Fxn-F"。 X方向鄰近的掩模層21A之間的間 隔設(shè)為"3F"。彼此鄰近的掩模層21A和21B之間的間隔設(shè)為"3F"。沿X 方向兩個(gè)掩模層21B之間的間隔S2設(shè)為"S1+F"。例如，當(dāng)間隔S1為"4F" 時(shí)，間隔S2為"5F"。
如圖23所示，通過(guò)例如CVD在整個(gè)器件上沉積絕緣層22。該絕緣層 22由具有相對(duì)于絕緣層11和掩模層21的蝕刻選擇性的材料制成。
如圖24和25所示，通過(guò)例如RIE選擇性蝕刻絕緣層22，從而在掩模 層21A和21B的側(cè)表面上形成多個(gè)側(cè)壁22A。每個(gè)側(cè)壁22A的寬度^:為 "F"。在包括掩模層21A的區(qū)域中形成的側(cè)壁22A之間的X方向間隔設(shè)為 "F"。設(shè)置在兩個(gè)掩模層21B之間的側(cè)壁22A之間的X方向間隔S設(shè)為"S2 - 2F"。例如，當(dāng)間隔Sl為"4F"時(shí)，間隔S為"3F"，因?yàn)殚g隔S2為"5F"。
如圖26和27所示，通過(guò)例如濕法蝕刻去除掩;f莫層21A和21B。僅僅 各具有寬度"F"的多個(gè)側(cè)壁22A保留在絕緣層11上。接著，如圖28所示， 通過(guò)平版印刷，利用抗蝕劑層23覆蓋外圍區(qū)。
如圖29和30所示，利用側(cè)壁22A作為掩才莫，通過(guò)例如RIE來(lái)選擇性 蝕刻絕緣層ll,從而在絕緣層ll中形成多個(gè)溝槽24A、寬于溝槽24A的 兩個(gè)溝槽24B、以及寬于溝槽24A的溝槽24C。溝槽24A的寬度設(shè)為"F"。 溝槽24B的寬度設(shè)為"2Fxn-F"。溝槽24C的寬度設(shè)為"S"。例如，當(dāng)間隔 Sl為"4F"時(shí)，間隔S為"3F"。更具體而言，考慮到平版印刷中的圖形裕度， 第三互連層14的寬度優(yōu)選為"2Fxm-F，， ( m為大于等于1的自然數(shù))。
如圖31和32所示，去除在外圍區(qū)中形成的抗蝕劑層23和側(cè)壁22A。 通過(guò)例如CVD或金屬鍍敷，在整個(gè)器件上沉積導(dǎo)體16。
然后，如圖17和18所示，通過(guò)例如CMP對(duì)器件的上表面進(jìn)行平面 化。利用該工藝，在絕緣層11中形成多個(gè)第一互連層12、寬度均大于第 一互連層12的寬度的兩個(gè)第二互連層13、以及寬度大于等于第一互連層
1312的寬度的一個(gè)第三互連層14。以這種方式形成該實(shí)施例的半導(dǎo)體器件。如上詳細(xì)所述，根據(jù)該實(shí)施例，可以在笫一互連層12之間形成兩個(gè)第二互連層13,每個(gè)第二互連層的寬度大于第一互連層12的寬度。第二互連層13的寬度為"2Fxn-F"。還可以在第二互連層13之間形成一個(gè)第三互連層14，它的寬度大于等于第一互連層12的寬度。第三互連層14的寬度優(yōu)選為"2Fxm-F"。此外，第一互連層12的間隔、第一互連層12和第二互連層13的間隔、第二互連層13和第三互連層14的間隔均可以設(shè)為"F"。這使得能夠微細(xì)化制造包括寬度不同的多個(gè)互連層的半導(dǎo)體器件。其他的效果和第一實(shí)施例的相同。(第三實(shí)施例)
在第三實(shí)施例中，將第一和第二實(shí)施例的線與間隔圖形應(yīng)用于NAND閃速存儲(chǔ)器。
圖33是示出根據(jù)本發(fā)明的第三實(shí)施例包括在NAND閃速存儲(chǔ)器中的一個(gè)存儲(chǔ)塊BLK的結(jié)構(gòu)的電路圖。
該存儲(chǔ)塊BLK包括沿X方向設(shè)置的(m+l)個(gè)NAND串(m是大于等于1的自然數(shù))。每個(gè)NAND串包括選擇晶體管ST1和ST2以及多個(gè)存儲(chǔ)單元晶體管MT (在該實(shí)施例中，示出32個(gè)存儲(chǔ)單元晶體管MT作為示例)。包括在(m+l)個(gè)NAND串的每一個(gè)中的選擇晶體管ST1具有連接到位線BLO至BLm中的對(duì)應(yīng)的一個(gè)的漏極、以及共連到選擇柵極線SGD的柵極。選擇晶體管ST2具有共連到源極線SL的源極以及共連到選捧柵極—線SGS的柵極—。
在每個(gè)NAND串中，32個(gè)存儲(chǔ)單元晶體管MT設(shè)置在選擇晶體管ST1的源極和選擇晶體管ST2的漏極之間，并且串聯(lián)連接電流路徑。更具體而言，多個(gè)存儲(chǔ)單元晶體管MT沿Y方向串聯(lián)連接，從而相鄰的晶體管共用擴(kuò)散區(qū)(源極或漏極區(qū))。
從最靠近漏極側(cè)的存儲(chǔ)單元晶體管MT開(kāi)始，存儲(chǔ)單元晶體管MT的控制柵電極分別順序地連接到字線WLO至WL31。因此，連接到字線WLO的存儲(chǔ)單元晶體管MT的漏極連接到選擇晶體管ST1的源極。連接到字線WL31的存儲(chǔ)單元晶體管MT的源極連接到選擇晶體管ST2的漏極。
字線WLO至WL31共連到存儲(chǔ)塊BLK中NAND串之間的存儲(chǔ)單元晶體管MT的控制柵電極。更具體而言，存儲(chǔ)塊BLK中同一行的存儲(chǔ)單元晶體管MT的控制柵電極連接到單個(gè)字線WL。連接到單個(gè)字線WL的多個(gè)存儲(chǔ)單元作為一頁(yè)(page)進(jìn)行處理。對(duì)于每頁(yè)執(zhí)行數(shù)據(jù)寫入和數(shù)據(jù)讀取。
位線BL0至BLm各連接到各自的存儲(chǔ)塊BLK中的選擇晶體管ST1的漏極。更具體而言，同一列的NAND串連接到多個(gè)存儲(chǔ)塊BLK中的單個(gè)位線BL。
圖34是示出NAND閃速存儲(chǔ)器的存儲(chǔ)塊BLK之間的結(jié)構(gòu)的平面圖。注意，在半導(dǎo)體襯底上形成第一金屬互連層(第一級(jí)層)M0和第二金屬互連層(第二級(jí)層)Ml,第二金屬互連層M1設(shè)置在第一金屬互連層M0上且包括位線BL和分路互連13-1至13-3。圖34示出第二金屬互連層(第二級(jí)層)Ml的結(jié)構(gòu)。
每個(gè)存儲(chǔ)塊BLK包括沿Y方向延伸的多個(gè)位線BL。沿Y方向延伸的分路互連13-1和13-2設(shè)置于夾在存儲(chǔ)塊BLK之間的第一區(qū)中。虛互連14設(shè)置在分路互連13-1和13-2之間。每個(gè)位線BL對(duì)應(yīng)于第二實(shí)施例的第一互連層，并且寬度為"F"。分路互連13-1和13-2對(duì)應(yīng)于第二實(shí)施例的第二互連層，并且寬度大于"F"。虛互連14對(duì)應(yīng)于第二實(shí)施例的第三互連層，并且寬度大于等于"F"。注意，從減小NAND閃速存儲(chǔ)器的尺寸的觀點(diǎn)，禁1 f速孱的紫唐橫.決"F"—
沿Y方向延伸的分路互連13-3設(shè)置于夾在存儲(chǔ)塊BLK之間的第二區(qū)中。每個(gè)位線BL對(duì)應(yīng)于第一實(shí)施例的第一互連層。分路互連13-3對(duì)應(yīng)于第一實(shí)施例的第二互連層，并且寬度大于"F"。
如第一和第二實(shí)施例所述，位線BL、分路互連13-1至13-3和虛互連14之間的所有間隔i殳為"F"。分路互連13-1至13-3設(shè)置在存儲(chǔ)單元陣列之間(或位線BL之間)，以便接觸到襯底、源極線SL等。分路互連13-1至13-3處理高于位線BL電壓的電壓，因此寬度大于位線BL的寬度。這使得可以向襯底等提供穩(wěn)定的電壓，并且有效防止源極線SL兩端的電壓降。
在分路互連13-1和13-2之間設(shè)置的虛互連14使得可以連續(xù)設(shè)置兩個(gè)分路互連。更具體而言，可以沿字線WL的方向以短間距設(shè)置分路互連13-1至13-3，并且可以穩(wěn)定地對(duì)襯底等施加電位。
通過(guò)接收0V，虛互連14還可以用作屏蔽線。這使得能夠進(jìn)行穩(wěn)定的操作。虛互連14還可用作信號(hào)線。鄰近分路互連13-1至13-3的位線BL有時(shí)候用作虛位線。
圖35是示出在NAND閃速存儲(chǔ)器的第一區(qū)附近的結(jié)構(gòu)的平面圖。參照?qǐng)D35,第一金屬互連層MO和第二金屬互連層Ml由虛線表示。圖36是沿圖35的線A-A截取的NAND閃速存儲(chǔ)器的截面圖。圖37是沿圖35的線B-B截取的NAND閃速存儲(chǔ)器的截面圖。圖38是沿圖35的線C-C截取的NAND閃速存儲(chǔ)器的截面圖。圖39是沿圖35的線D-D截取的NAND閃速存儲(chǔ)器的截面在p型半導(dǎo)體襯底31中設(shè)置沿Y方向延伸的多個(gè)元件隔離層(淺溝槽隔離[STI)32。在半導(dǎo)體襯底31的表面區(qū)域的沒(méi)有元件隔離層32的那些部分用作元件區(qū)(有源區(qū)[AA])，在元件區(qū)中形成半導(dǎo)體元件。
如圖36所示，每個(gè)存儲(chǔ)單元晶體管MT是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，它具有在半導(dǎo)體襯底31上的柵極絕緣膜34上形成的層疊柵極。該層疊柵極包括形成在柵極絕緣膜34上的電荷聚集層(浮柵電極)FG和形成在浮柵電極FG上的柵間絕緣膜35上的控制柵電扭_ CG。該控制柵電極CG對(duì)應(yīng)于字線WL。因此，每個(gè)控制柵電極CG沿X方向延伸并且由沿X方向鄰近的多個(gè)存儲(chǔ)單元晶體管MT所共用。
選擇晶體管ST1包括形成在半導(dǎo)體襯底31上的柵極絕緣膜34上的柵電極。該柵電極對(duì)應(yīng)于選擇柵極線SGD。每個(gè)選擇柵極線SGD沿X方向延伸并且由沿X方向鄰近的多個(gè)選擇晶體管ST1所共用。類似地，選擇晶體管ST2包括形成在半導(dǎo)體襯底31上的柵極絕緣膜34上的柵電極。該柵電極對(duì)應(yīng)于選擇柵極線SGS。每個(gè)選擇柵極線SGS沿X方向延伸并且由沿X方向鄰近的多個(gè)選擇晶體管ST2所共用。選擇晶體管ST1、 32個(gè)存儲(chǔ)單元晶體管MT和選擇晶體管ST2沿Y方向以此順序串聯(lián)連接，并且共用n+型擴(kuò)散區(qū)33-2。
選擇柵極線SGD經(jīng)柵極接觸GC1連接到中間互連層38。選擇柵極線SGS經(jīng)柵極接觸GC2連接到中間互連層39。選擇柵極線SGD和SGS的電壓可以利用中間互連層38和39來(lái)設(shè)定。
選捧晶體管ST1的漏極區(qū)33-1經(jīng)位線接觸BC、中間互連層36和過(guò)孔插塞37連接到位線BL。選擇晶體管ST2的源極區(qū)33-3連接到源極線SL。漏極區(qū)33-1和源極區(qū)33-3由n+型擴(kuò)散區(qū)形成。
如圖37所示，用于阱的分路互連13-2經(jīng)過(guò)孔插塞37、中間互連層36和阱接觸WC連接到阱(半導(dǎo)體襯底31)。當(dāng)寬的分路互連13-2連接到阱時(shí)，可以利用分路互連13-2將穩(wěn)定的高電壓供給到阱。
圖40是示出NAND閃速存儲(chǔ)器的第二區(qū)附近的結(jié)構(gòu)的平面圖。參照?qǐng)D40，第一金屬互連層MO和第二金屬互連層Ml由虛線表示。圖41是沿圖40的線E-E截取的NAND閃速存儲(chǔ)器的截面圖。圖42是沿圖40的線F-F截取的NAND閃速存儲(chǔ)器的截面圖。
如圖41所示，源極線SL經(jīng)中間互連層41和過(guò)孔插塞42連接到用于單元源的分路互連13-3。當(dāng)寬的分路互連13-3連接到源極線SL時(shí)，可以利用分路互連13-3將穩(wěn)定的電壓供給到源極線SL (也就是，選擇晶體管ST2的源極區(qū)33-3)。
如圖42所示，源極線SL經(jīng)分路互連13-3引出。這也使得能夠利用中間互連層38引出用于對(duì)選擇柵極線SGD的柵電極施加電位的互連，如圖35所示。
如上詳細(xì)所述，才艮據(jù)該實(shí)施例，可以將第一和第二實(shí)施例的線-與-間隔圖形應(yīng)用到NAND閃速存儲(chǔ)器。此外，位線BL的寬度可以設(shè)為比最小特征尺寸"2F"小的"F"。此外，由于位線BL和分路互連之間的間隔可以設(shè)為比最小特征尺寸"2F"小的"F"，所以可以進(jìn)一步微細(xì)化制造NAND閃速存儲(chǔ)器。在上述實(shí)施例中，已經(jīng)示例了 NAND閃速存儲(chǔ)器。然而，第一和第二 實(shí)施例的線-與-間隔圖形還可以應(yīng)用于任何類型的存儲(chǔ)器和除了存儲(chǔ)器之 外的其他半導(dǎo)體器件。
本領(lǐng)域技術(shù)人員可以容易地想到其他的優(yōu)點(diǎn)和變型。因此，本發(fā)明在 其更寬的方面不限于在此所示和所述的具體細(xì)節(jié)和示范性實(shí)施例。因此， 可以進(jìn)行多種變型，而不脫離由權(quán)利要求及其等價(jià)物所限定的總發(fā)明構(gòu)思 的精神或范圍。
權(quán)利要求
1. 一種半導(dǎo)體器件，包括多個(gè)第一互連層，設(shè)置在絕緣層中，且形成為寬度和間隔小于曝光技術(shù)的分辨極限的圖形；以及第二互連層，設(shè)置在絕緣層中的第一互連層之間，并且寬度大于第一互連層的寬度，其中第二互連層和鄰近第二互連層兩側(cè)的每個(gè)第一互連層之間的間隔等于第一互連層之間的間隔。
2. 根據(jù)權(quán)利要求l所述的器件，其中令"F"為第一互連層的寬度，第 二互連層的寬度滿足2Fxn—F (n為不小于l的自然數(shù))。
3. 根據(jù)權(quán)利要求l所述的器件，其中間隔等于第一互連層的寬度。
4. 根據(jù)權(quán)利要求l所述的器件，其中第一互連層包括交替設(shè)置的淺互 連和深互連。
5. 根據(jù)權(quán)利要求l所述的器件，其中第一互連層和第二互連層由選自 銅(Cu)、鋁(Al)和釕(Ru)的一種材料制成。
6. 根據(jù)權(quán)利要求l所述的器件，還包括 單元組，具有串聯(lián)連接的多個(gè)存儲(chǔ)單元；以及 第一選擇晶體管和第二選擇晶體管，分別與單元組的端部串聯(lián)連接， 其中每個(gè)第 一互連層是位線并且連接到第 一選擇晶體管的電流路徑的一端，以及第二互連層是分路互連并且連接到第二選擇晶體管的電流路徑的一
7. —種半導(dǎo)體器件，包括多個(gè)第一互連層，設(shè)置在絕緣層中，且形成為寬度和間隔小于曝光技 術(shù)的分辨極限的圖形；兩個(gè)第二互連層，每個(gè)第二互連層設(shè)置在絕緣層中的第 一互連層之間，并且寬度大于第一互連層的寬度；以及笫三互連層，設(shè)置在絕緣層中的第二互連層之間，并且寬度不小于第 一互連層的寬度，其中每個(gè)第二互連層和鄰近笫二互連層的第一互連層之間的間隔等于 第一互連層之間的間隔，以及每個(gè)第二互連層和第三互連層之間的間隔等于第一互連層之間的間隔。
8. 根據(jù)權(quán)利要求7所述的器件，其中令"F"為第一互連層的寬度， 第二互連層的寬度滿足2Fxn—F (n為不小于1的自然數(shù))。
9. 根據(jù)權(quán)利要求7所述的器件，其中間隔等于第一互連層的寬度。
10. 根據(jù)權(quán)利要求7所述的器件，其中第一互連層包括交替設(shè)置的淺 互連和深互連。
11. 根據(jù)權(quán)利要求7所述的器件，其中第一互連層、第二互連層和第 三互連層由選自銅(Cu)、鋁(Al)和釕(Ru)的一種材料制成。
12. 根據(jù)權(quán)利要求7所述的器件，還包括 單元組，具有串聯(lián)連接的多個(gè)存儲(chǔ)單元；以及 第一選擇晶體管和第二選擇晶體管，分別與單元組的端部串聯(lián)連接， 其中每個(gè)第 一互連層是位線并且連接到第 一選擇晶體管的電流路徑的一端，以及第二互連層之一是分路互連并且連接到第二選擇晶體管的電流路徑的
13. 根據(jù)權(quán)利要求8所述的器件，其中令"F"為第一互連層的寬度， 第三互連層的寬度滿足2Fxm-F (m為不小于l的自然數(shù))。
14. 一種半導(dǎo)體器件制造方法，包括以下步驟在絕緣層上形成多個(gè)第一掩模層和設(shè)置在第一掩模層之間且寬度大于 第一掩模層的寬度的第二掩模層，第 一掩模層和第二4^模層等間隔排列；通過(guò)選擇性蝕刻第 一掩模層和第二掩模層，減小每個(gè)第 一掩模層和第二掩模層的寬度；在第一掩模層和第二掩模層的側(cè)表面上形成多個(gè)側(cè)壁； 去除第一掩才莫層和第二掩模層，保留側(cè)壁；利用側(cè)壁作為掩模，選擇性蝕刻絕緣層，從而在絕緣層中形成多個(gè)第 一溝槽和設(shè)置在第一溝槽之間且寬度大于第一溝槽的寬度的第二溝槽；以 及將導(dǎo)體掩埋在第一溝槽和第二溝槽中，從而在絕緣層中形成多個(gè)第一 互連層和寬度大于第一互連層的寬度的第二互連層。
15. 根據(jù)權(quán)利要求14所述的方法，其中第 一掩模層的寬度和間隔均為歸因于曝光技術(shù)的最小特征尺寸，以及 每個(gè)側(cè)壁的寬度小于最小特征尺寸。
16. 根據(jù)權(quán)利要求15所述的方法，其中在減小每個(gè)第一掩模層和第二 掩模層的寬度的步驟中，令"2F"為最小特征尺寸，第一掩模層的寬度從"2F"減小到"F"。
17. 根據(jù)權(quán)利要求15所述的方法，其中令"2F"為最小特征尺寸， 第二掩4莫層的寬度滿足2Fxn (n是不小于1的自然數(shù))。
18. 根據(jù)權(quán)利要求15所述的方法，其中 第一互連層的寬度是最小特征尺寸的一半，以及 第 一互連層之間的間fe是最小特征尺寸的 一半。
19. 根據(jù)權(quán)利要求14所述的方法，其中令"F"為第一互連層的寬度， 第二互連層的寬度滿足2Fxn —F (n為不小于l的自然數(shù))。
20. 根據(jù)權(quán)利要求14所述的方法，其中第一掩模層和第二掩模層由氮 化硅和4 一晶珪之一制成。
全文摘要
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法。一種半導(dǎo)體器件包括多個(gè)第一互連層，設(shè)置在絕緣層中，且形成為寬度和間隔小于曝光技術(shù)的分辨極限的圖形；以及第二互連層，設(shè)置在絕緣層中的第一互連層之間，并且寬度大于第一互連層的寬度。第二互連層和鄰近第二互連層兩側(cè)的每個(gè)第一互連層之間的間隔等于第一互連層之間的間隔。
文檔編號(hào)H01L21/70GK101499457SQ20091000327
公開(kāi)日2009年8月5日 申請(qǐng)日期2009年2月1日 優(yōu)先權(quán)日2008年2月1日
發(fā)明者加藤龍也, 遠(yuǎn)藤真人 申請(qǐng)人:株式會(huì)社東芝