專(zhuān)利名稱(chēng)：使用穿通電極制備堆疊封裝的方法
技術(shù)領(lǐng)域：
本發(fā)明總地涉及制備堆疊封裝(stack package )的方法，更具體而言， 涉及一種制備堆疊封裝的方法，其能防止制備良率的下降以及由于熱疲勞所 造成的半導(dǎo)體芯片的品質(zhì)降低。
背景技術(shù)：
在半導(dǎo)體產(chǎn)業(yè)，正持續(xù)發(fā)展各種封裝技術(shù)以滿足對(duì)于小型化和安裝可靠 度的持續(xù)需求。舉例而言，對(duì)于小型化的需求已經(jīng)加速了封裝開(kāi)發(fā)到使封裝 尺寸非常接近芯片本身尺寸的程度。對(duì)于安裝可靠度的需求已經(jīng)加速了用于 改善安裝后器件的安裝作業(yè)效能和機(jī)械、電性可靠度的技術(shù)發(fā)展。
電器和電子裝置的發(fā)展趨勢(shì)顯然正朝向小型化和高功能性邁進(jìn)。為了朝 向較小且多功能的器件邁進(jìn)，正在研發(fā)各種技術(shù)來(lái)提供具有高容量的半導(dǎo)體 模組。 一種用以提供具有高容量的半導(dǎo)體模組的技術(shù)就是提供一種高度集成 的半導(dǎo)體芯片。由于要求小型化，所以單元(cell)可形成在半導(dǎo)體芯片中 有限的區(qū)域中。因此，通過(guò)在半導(dǎo)體芯片的有限區(qū)域中集成更多的單元來(lái)實(shí) 現(xiàn)高集成度的半導(dǎo)體芯片。
然而，高集成度的存儲(chǔ)芯片需要高精度技術(shù)(例如精細(xì)線寬)和冗長(zhǎng) 的開(kāi)發(fā)周期。由于此限制，過(guò)去已經(jīng)提出各種堆疊技術(shù)以作為提供具有高容 量的半導(dǎo)體模組的另 一種方法。
目前，在各種堆疊技術(shù)中，最廣泛使用的堆疊技術(shù)是使用穿通電極的堆 疊封裝。在使用穿通電極的堆疊封裝中，堆疊的半導(dǎo)體芯片經(jīng)由穿通電極相 互電連接。穿通電極的使用導(dǎo)致堆疊封裝尺寸減小及信號(hào)傳輸路徑縮短。因 此，堆疊封裝使得朝向小型化和多功能性變得有可能。
一般而言，使用穿通電極的堆疊封裝可分為兩種類(lèi)型第一類(lèi)型中，穿 通電極形成于晶片(wafer)級(jí)芯片中，所有工藝在堆疊之前即完成，之后芯 片被切割然后以芯片級(jí)堆疊；第二類(lèi)型中，與穿通電極一起形成并且在堆疊 前經(jīng)歷所有工藝的晶片以晶片級(jí)堆疊，然后受到切割。雖然沒(méi)有圖示及詳細(xì)說(shuō)明，在形成堆疊封裝的第一類(lèi)型中，由于可堆疊 已經(jīng)過(guò)測(cè)試過(guò)程的半導(dǎo)體芯片，因此可以增進(jìn)制備良率。然而，在第一類(lèi)型 中，制備堆疊封裝所需的工藝數(shù)增加。再者，當(dāng)焊接用于堆疊半導(dǎo)體芯片時(shí), 問(wèn)題在于焊料球的配置和焊接溫度造成半導(dǎo)體芯片品質(zhì)降低。在第二類(lèi)型的 堆疊封裝中，可以減少工藝成本且工藝本身能被簡(jiǎn)化。然而，在第二類(lèi)型中 所有工藝皆在晶片級(jí)實(shí)行，因此問(wèn)題在于，如果晶片的多個(gè)半導(dǎo)體芯片在制 備最初階段的制備良率不佳時(shí)，在最后制備階段的堆疊封裝的制備良率有可 能會(huì)突然下降。
因此，當(dāng)制備具有穿通電極的堆疊封裝，需要一種能防止制備良率降低 以及由于熱疲勞造成的半導(dǎo)體芯片品質(zhì)降低的新技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例針對(duì)一種制備堆疊封裝的方法，其能夠防止制備良率降 低以及由于熱疲勞所造成的半導(dǎo)體芯片品質(zhì)降低。
在本發(fā)明的一個(gè)方面， 一種制造晶片級(jí)堆疊封裝的方法包括步驟背面 研磨包含多個(gè)第一半導(dǎo)體芯片的晶片的下表面；將支承構(gòu)件附于所述被背面 研磨的晶片的下表面；在所述被背面研磨的晶片的各第一半導(dǎo)體芯片上堆疊 一個(gè)或更多第二半導(dǎo)體芯片；形成第一穿通電極以電連接堆疊的第一半導(dǎo)體 芯片和第二半導(dǎo)體芯片；將第三半導(dǎo)體芯片附到所堆疊的第二半導(dǎo)體芯片中的最上面的芯片，該第三半導(dǎo)體芯片具有電連接到第一穿通電極的第二穿通 電極和與第二穿通電極連接的重配置線；將外部連接端子連接到第三半導(dǎo)體
芯片的重配置線；以及將其上堆疊第二和第三半導(dǎo)體芯片的晶片級(jí)的第一半 導(dǎo)體芯片切割成芯片級(jí)。
該支承構(gòu)件可包括玻璃和晶片載體中的任一種。
第二半導(dǎo)體芯片的堆疊只在被背面研磨的晶片的被視為良好晶粒(die )
的第一半導(dǎo)體芯片上實(shí)行。
在形成第一穿通電極的步驟之后且在貼附第三半導(dǎo)體芯片的步驟之前， 該方法還包括移除該支承構(gòu)件的步驟。
在連接外部連接端子的步驟之后且在切割第一半導(dǎo)體芯片成芯片級(jí)的 步驟之前，該方法還包括移除該支承構(gòu)件的步驟。
堆疊第二半導(dǎo)體芯片的步驟可利用粘合劑或粘合帶實(shí)行。形成第一穿通電極的步驟包括步驟經(jīng)由蝕刻所堆疊的第二和第一半導(dǎo)
體芯片直到暴露支承構(gòu)件來(lái)定義通孔；以及將金屬性材料填充于該通孔中。 填充金屬性材料的步驟可通過(guò)插入金屬引腳(pin)或通過(guò)鍍(plating) 來(lái)實(shí)行。
該第 一、第二和第三半導(dǎo)體芯片可包括具有相同功能的相同類(lèi)型的半導(dǎo) 體芯片。
供選地，該第一、第二和第三半導(dǎo)體芯片可包括具有不同功能的不同類(lèi) 型的半導(dǎo)體芯片。
在本發(fā)明另一方面中， 一種制備晶片級(jí)堆疊封裝的方法包括步驟背面 研磨包含多個(gè)第一半導(dǎo)體芯片的晶片的下表面；將支承構(gòu)件附到所述被背面 研磨的晶片的下表面；在所述被背面研磨的晶片的各第一半導(dǎo)體芯片上堆疊 一個(gè)或更多第二半導(dǎo)體芯片；形成第一穿通電極以電連接所堆疊的第一半導(dǎo)
體芯片和第二半導(dǎo)體芯片；將第三半導(dǎo)體芯片附到所堆疊的第二半導(dǎo)體芯片
中的最上面的芯片；在第三半導(dǎo)體芯片中形成電連接到第一穿通電極的第二 穿通電極和與第二穿通電極連接的重配置線；將外部連接端子連接到第三半 導(dǎo)體芯片的重配置線；以及將其上堆疊第二和第三半導(dǎo)體芯片的晶片級(jí)的第 一半導(dǎo)體芯片切割成芯片級(jí)。
該支承構(gòu)件可包括玻璃和晶片載體中的任一種。
第二半導(dǎo)體芯片的堆疊只在被背面研磨的晶片的被視為良好晶粒(die )
的第一半導(dǎo)體芯片上實(shí)行。
在形成第一穿通電極的步驟之后且在貼附第三半導(dǎo)體芯片的步驟之前， 該方法還包括移除該支承構(gòu)件的步驟。
在連接外部連接端子的步驟之后且在切割第一半導(dǎo)體芯片成芯片級(jí)的 步驟之前，該方法還包括移除該支承構(gòu)件的步驟。
堆疊第二半導(dǎo)體芯片的步驟可利用粘合劑或粘合帶實(shí)行。
形成第一穿通電極的步驟包括步驟經(jīng)由蝕刻所堆疊的第二半導(dǎo)體芯片 和第一半導(dǎo)體芯片直到暴露支承構(gòu)件來(lái)定義通孔；以及將金屬性材料填充于 該通孑L中。
填充金屬性材料的步驟可通過(guò)插入金屬引腳(pin)或通過(guò)鍍(plating) 來(lái)實(shí)行。
該第一、第二和第三半導(dǎo)體芯片可包括具有相同功能的相同類(lèi)型的半導(dǎo)
7體芯片。
供選地，該第一、第二和第三半導(dǎo)體芯片可包括具有不同功能的不同類(lèi)型的半導(dǎo)體芯片。


圖1A-1F是剖視圖，用于示出根據(jù)本發(fā)明一實(shí)施例的制備堆疊封裝的方法的工序。
具體實(shí)施例方式
下面將簡(jiǎn)要描述本發(fā)明的技術(shù)原理。在本發(fā)明中，當(dāng)半導(dǎo)體芯片已被測(cè)試且被確定為良好晶粒之后，半導(dǎo)體芯片堆疊在晶片的各半導(dǎo)體芯片上。然后，以晶片級(jí)形成穿通電極以電連接所堆疊的半導(dǎo)體芯片。晶片然后被切割成芯片級(jí)，藉此制備多個(gè)堆疊封裝。
因此，與半導(dǎo)體芯片以芯片級(jí)堆疊且然后形成穿通電極的常規(guī)技術(shù)相比，在本發(fā)明中工藝數(shù)量減少。在本發(fā)明中，可以解決與焊接溫度所導(dǎo)致的半導(dǎo)體芯片品質(zhì)下降相關(guān)的問(wèn)題。此外，在本發(fā)明中，由于在半導(dǎo)體芯片堆疊于晶片級(jí)半導(dǎo)體芯片上之前進(jìn)行測(cè)試以確定良好的晶粒，所以可以解決初
體地，當(dāng)只有確定為良好晶粒的半導(dǎo)體芯片堆疊于確定為良好晶粒的晶片級(jí)半導(dǎo)體芯片上時(shí)，制備良率可顯著提升。
下文中，將參照

本發(fā)明的一特定實(shí)施例。
圖1A-1F是剖視圖，示出根據(jù)本發(fā)明一實(shí)施例的堆疊封裝的制備方法的工序。
參照?qǐng)D1A,準(zhǔn)備包括經(jīng)過(guò)測(cè)試后被確定為良好晶粒的多個(gè)第一半導(dǎo)體芯片102的晶片100(藉此導(dǎo)致高的制備良率)。各第一半導(dǎo)體芯片102具有第一焊墊104。
參照?qǐng)D1B,晶片100的下表面的預(yù)定厚度被背面研磨。附圖標(biāo)記100a表示被背面研磨的晶片。支承構(gòu)件110例如玻璃或晶片載體附到被背面研磨的晶片100a的下表面。
參照?qǐng)D1C， 一個(gè)或更多第二半導(dǎo)體芯片112僅堆疊在支承構(gòu)件110附到其下表面的被背面研磨的晶片100a的第一半導(dǎo)體芯片102中的被確定為
8良好晶粒的芯片上。也就是說(shuō)， 一個(gè)或更多第二半導(dǎo)體芯片(僅)堆疊在確 定為良好晶粒的第一半導(dǎo)體芯片110的每個(gè)上。在本發(fā)明一實(shí)施例中，第二 半導(dǎo)體芯片112可選自來(lái)自具有低制造良率的晶片的被確定為良好晶粒的半 導(dǎo)體芯片。然后，這些所選擇的半導(dǎo)體芯片能從具有低制備良率的晶片切割，
且然后作為第二半導(dǎo)體芯片112提供。舉例而言，如果一晶片被確定為具有 低的良好晶粒產(chǎn)率的晶片，則該晶片可被選擇用作供給第二半導(dǎo)體芯片的晶 片。在任何情況下，第二半導(dǎo)體芯片112 (其為芯片級(jí))應(yīng)為被確定為良好 晶粒的半導(dǎo)體芯片。各第二半導(dǎo)體芯片112具有第二焊墊114，且使用粘合 構(gòu)件120例如粘合劑或粘合帶堆疊于對(duì)應(yīng)的第一半導(dǎo)體芯片102 (或與第一 半導(dǎo)體芯片對(duì)應(yīng)的第二半導(dǎo)體芯片)上。此外，第二半導(dǎo)體芯片112例如面 向上地以一方式堆疊，使得第一半導(dǎo)體芯片102的第一焊墊104和第二半導(dǎo) 體芯片112的對(duì)應(yīng)的第二焊墊114沿垂直線對(duì)準(zhǔn)。
參照?qǐng)D1D，通過(guò)蝕刻第一半導(dǎo)體芯片102以及堆疊于對(duì)應(yīng)的第一半導(dǎo) 體芯片102上的一個(gè)或更多第二半導(dǎo)體芯片112的每個(gè)直到支承構(gòu)件IIO被 暴露，來(lái)定義通孔。例如，通孔定義為穿過(guò)所堆疊的第一半導(dǎo)體芯片102和 與第 一半導(dǎo)體芯片對(duì)應(yīng)的 一個(gè)或更多第二半導(dǎo)體芯片112的所有焊墊104和 114,通孔穿過(guò)的焊墊沿垂直線對(duì)準(zhǔn)。
通過(guò)用金屬性材料填充通孔，在通孔中形成第一穿通電極130，從而連 接所堆疊的第一半導(dǎo)體芯片102和第二半導(dǎo)體芯片112的對(duì)應(yīng)的焊墊104和 114。也就是說(shuō)，沿垂直線對(duì)準(zhǔn)的焊墊通過(guò)填充于各對(duì)應(yīng)的通孔中的金屬性 材料連接。第一穿通電極DO例如通過(guò)鍍工藝或通過(guò)插入金屬引腳而形成。
參照?qǐng)D1E，附著到被背面研磨的晶片100a的下表面的支承構(gòu)件106被 移除。第三半導(dǎo)體芯片132附到所堆疊的第二半導(dǎo)體芯片112中的最上面的 芯片。第三半導(dǎo)體芯片132用作蓋帽晶粒且具有電連接到第一穿通電極130 的第二穿通電極140和電連接到第二穿通電極140的重配置線146。第三半 導(dǎo)體芯片132以與第二半導(dǎo)體芯片112的附著相同的方式利用粘合構(gòu)件120 例如粘合劑或粘合帶附著。用作到外部電路的安裝裝置的外部連接端子150 例如焊料球附著到第三半導(dǎo)體芯片132的重配置線146的球形焊盤(pán)部分。
參照?qǐng)D1F，其上堆疊外部連接端子150連接到的第三半導(dǎo)體芯片132 以及一個(gè)或更多第二半導(dǎo)體芯片112的被背面研磨的晶片100a受到切割。 通過(guò)該切割，形成根據(jù)本發(fā)明一實(shí)施例的堆疊封裝200，其中第一半導(dǎo)體芯片102、 一個(gè)或更多第二半導(dǎo)體芯片112、以及作為蓋帽晶粒的第三半導(dǎo)體 芯片132被堆疊且通過(guò)第一和第二穿通電極130和140彼此電連接。
從上面的描述可見(jiàn)，在本發(fā)明中，被確定為良好晶粒的個(gè)體半導(dǎo)體芯片 使用粘合構(gòu)件例如粘合劑或粘合帶堆疊于具有多個(gè)良好晶粒(因此具有高的 制備良率)的晶片的對(duì)應(yīng)的各半導(dǎo)體芯片(該半導(dǎo)體芯片為良好晶粒)上。 穿通電極形成來(lái)電連接以晶片級(jí)堆疊的半導(dǎo)體芯片，之后晶片被切割為芯片 級(jí)，由此制備堆疊封裝。
因此，在本發(fā)明中，僅良好晶粒被堆疊，因此相較于常規(guī)技術(shù)，將可增 進(jìn)制備良率。具體而言，當(dāng)被確定為良好晶粒的半導(dǎo)體芯片僅堆疊于亦被確 定為良好晶粒的晶片的半導(dǎo)體芯片上時(shí)，制備良率可進(jìn)一步提升。此外，在 本發(fā)明中，形成穿通電極的復(fù)雜工藝在晶片級(jí)進(jìn)行而不是在芯片級(jí)進(jìn)行，因 此可減少工藝數(shù)量和加工成本。此外，在本發(fā)明中，半導(dǎo)體芯片用粘合構(gòu)件 堆疊且因而不需要熱工藝；因此能防止半導(dǎo)體芯片由于熱疲勞而品質(zhì)下降。
在根據(jù)本發(fā)明 一實(shí)施例的堆疊封裝的制備方法中，相互堆疊的第 一至第 三半導(dǎo)體芯片可依據(jù)場(chǎng)合需求而包括相同類(lèi)型或不同類(lèi)型分半導(dǎo)體芯片。
雖然在前述實(shí)施例中，附著到被背面研磨的晶片的下表面的支承構(gòu)件在 附著第三半導(dǎo)體芯'片之前被移除，但應(yīng)理解，該支承構(gòu)件可在附著第三半導(dǎo) 體芯片或?qū)⑼獠窟B接端子連接到重配置線之后被移除。
此外，在上述根據(jù)本發(fā)明一實(shí)施例的堆疊封裝的制備方法中，作為蓋帽 晶粒的第三半導(dǎo)體芯片以形成有第二穿通電極和重配置線的狀態(tài)附著到第 二半導(dǎo)體芯片。就此而言，在本發(fā)明另一實(shí)施例中，可以預(yù)見(jiàn)，在第三半導(dǎo) 體芯片附著到第二半導(dǎo)體芯片而不具有第二穿通電極和重配置線之后，第二 穿通電極和重配置線可形成于所附著的第三半導(dǎo)體芯片中或上。在根據(jù)本發(fā) 明另一實(shí)施例的堆疊封裝的制備方法中，除了附著第三半導(dǎo)體芯片以及形成 第二穿通電極和重配置線的工藝之外，其余工藝與前述實(shí)施例相同。
雖然已描述了本發(fā)明的特定實(shí)施例用于說(shuō)明，但是本領(lǐng)域技術(shù)人員將意 識(shí)到，各種修改、添加和替換是可行的，不偏離如所附權(quán)利要求定義的本發(fā) 明的思想和范圍。
本申請(qǐng)要求2008年2月1日提交的韓國(guó)專(zhuān)利申請(qǐng)No. 10-2008-0010470 和2008年10月21日提交的韓國(guó)專(zhuān)利申請(qǐng)No. 10-2008-103086的優(yōu)先權(quán)， 在此通過(guò)引用并入其全部?jī)?nèi)容。
權(quán)利要求
1. 一種制備晶片級(jí)堆疊封裝的方法，包括步驟背面研磨包括多個(gè)第一半導(dǎo)體芯片的晶片的下表面，該第一半導(dǎo)體芯片為晶片級(jí)；將支承構(gòu)件附著到被背面研磨的晶片的下表面；將一個(gè)或更多單獨(dú)的第二半導(dǎo)體芯片堆疊到對(duì)應(yīng)的第一半導(dǎo)體芯片上；形成第一穿通電極以將該第一半導(dǎo)體芯片電連接到對(duì)應(yīng)的一個(gè)或更多第二半導(dǎo)體芯片；將第三半導(dǎo)體芯片附著到所堆疊的第二半導(dǎo)體芯片中的各個(gè)最上面的芯片，該第三半導(dǎo)體芯片具有電連接到第一穿通電極的第二穿通電極和電連接到該第二穿通電極的重配置線；將外部連接端子連接到該第三半導(dǎo)體芯片的重配置線；以及切割其上堆疊對(duì)應(yīng)的第二和第三半導(dǎo)體芯片的晶片級(jí)的第一半導(dǎo)體芯片，使得該第一半導(dǎo)體芯片處于芯片級(jí)。
2. 如權(quán)利要求1所述的方法，其中該支承構(gòu)件包括玻璃和晶片載體中的 任一種。
3. 如權(quán)利要求1所述的方法，還包括確定被背面研磨的晶片的第一半導(dǎo) 體芯片是否為良好晶粒的步驟，其中該第二半導(dǎo)體芯片僅堆疊在被確定為良好晶粒的第一半導(dǎo)體芯片上。
4. 如權(quán)利要求1所述的方法，還包括步驟在形成該第一穿通電極之后且在附著該第三半導(dǎo)體芯片之前，移除該支 承構(gòu)件。
5. 如權(quán)利要求1所述的方法，還包括步驟在連接該外部連接端子之后且在切割該第一半導(dǎo)體芯片以使該半導(dǎo)體 芯片處于芯片級(jí)之前，移除該支承構(gòu)件。
6. 如權(quán)利要求1所述的方法，還包括在第一和第二半導(dǎo)體芯片的相鄰的 堆疊半導(dǎo)體芯片之間插置粘合劑或粘合帶的步驟。
7. 如權(quán)利要求1所述的方法，其中形成第一穿通電極的步驟包括 蝕刻各第一半導(dǎo)體芯片和堆疊在對(duì)應(yīng)的各第一半導(dǎo)體芯片上的一個(gè)或更多第二半導(dǎo)體芯片以定義暴露所述支承構(gòu)件的通孔；以及 將金屬性材料填充于各通孔中。
8. 如權(quán)利要求7所述的方法，其中填充金屬性材料的步驟包括插入金屬 引腳或鍍。
9. 如權(quán)利要求1所述的方法，其中該第一、第二和第三半導(dǎo)體芯片的每 個(gè)包括相同種類(lèi)的半導(dǎo)體芯片，每個(gè)半導(dǎo)體芯片具有相同的功能。
10. 如權(quán)利要求I所述的方法，其中該第一、第二和第三半導(dǎo)體芯片 的每個(gè)包括不同種類(lèi)的半導(dǎo)體芯片，每個(gè)半導(dǎo)體芯片具有不同的功能。
11. 一種制備晶片級(jí)堆疊封裝的方法，包括步驟提供包含多個(gè)第 一半導(dǎo)體芯片的晶片，該第 一半導(dǎo)體芯片處于晶片級(jí)； 將一個(gè)或更多單獨(dú)的第二半導(dǎo)體芯片堆疊于該晶片的對(duì)應(yīng)的第 一半導(dǎo) 體芯片上；形成第一穿通電極以將該第一半導(dǎo)體芯片電連接至對(duì)應(yīng)的一個(gè)或更多 單獨(dú)的第二半導(dǎo)體芯片；以及切割其上堆疊對(duì)應(yīng)的單獨(dú)的第二半導(dǎo)體芯片的晶片級(jí)的第 一半導(dǎo)體芯片，使得該第一半導(dǎo)體芯片處于芯片級(jí)。
12. 如權(quán)利要求11所述的方法，還包括步驟將第三半導(dǎo)體芯片附著到所堆疊的第二半導(dǎo)體芯片的各最上面的芯片；在所附著的第三半導(dǎo)體芯片中形成第二穿通電極，使得該第二穿通電極 電連4^到該第一穿通電^l;在該第三半導(dǎo)體芯片上形成重配置線，使得該重配置線電連接到該第二 穿通電極；以及將外部連接端子連接到該第三半導(dǎo)體芯片的重配置線。
13. 如權(quán)利要求12所述的方法，其中提供晶片的步驟包括 背面研磨包括所述多個(gè)第一半導(dǎo)體芯片的晶片的下表面；以及 將支承構(gòu)件附著到被背面研磨的晶片的下表面。
14. 如權(quán)利要求13所述的方法，還包括步驟在形成該第一穿通電極之后且在附著該第三半導(dǎo)體芯片之前，移除該支 承構(gòu)件。
15. 如權(quán)利要求13所述的方法，還包括步驟在連接所述外部連接端子的步驟之后且在切割該第一半導(dǎo)體芯片以使該第 一半導(dǎo)體芯片處于芯片級(jí)的步驟之前，移除該支承構(gòu)件。
16. 如權(quán)利要求11所述的方法，還包括確定該第一半導(dǎo)體芯片是否為 良好晶粒的步驟，其中該第二半導(dǎo)體芯片僅堆疊在被視為良好晶粒的該第 一半導(dǎo)體芯片上。
17. 如權(quán)利要求11所述的方法，還包括在所述第一和第二半導(dǎo)體芯片的相鄰的堆疊的半導(dǎo)體芯片之間插置粘合劑或粘合帶的步驟。
18. 如權(quán)利要求ll所述的方法，其中形成該第一穿通電極的步驟包括: 蝕刻各第 一半導(dǎo)體芯片和堆疊在對(duì)應(yīng)的各第 一半導(dǎo)體芯片上的一個(gè)或更多第二半導(dǎo)體芯片以定義暴露所述支承構(gòu)件的通孔；以及在各通孔中填充金屬性材料。
19. 如權(quán)利要求18所述的方法，其中填充金屬性材料的步驟包括插設(shè) 金屬引腳或鍍。
20. 如權(quán)利要求11所述的方法，其中該第一、第二和第三半導(dǎo)體芯片半導(dǎo)體芯片每個(gè)具有相同的功能，該不同種類(lèi)的半導(dǎo)體芯片每個(gè)具有不同的 功能。
全文摘要
本發(fā)明提供一種制備晶片級(jí)堆疊封裝的方法，包括步驟背面研磨包括多個(gè)第一半導(dǎo)體芯片的晶片的下表面；將支承構(gòu)件附著到被背面研磨的晶片的下表面；將一個(gè)或更多單獨(dú)的第二半導(dǎo)體芯片堆疊到被背面研磨的晶片的各第一半導(dǎo)體芯片上；形成第一穿通電極以電連接所堆疊的第一半導(dǎo)體芯片和第二半導(dǎo)體芯片；將第三半導(dǎo)體芯片附著到所堆疊的第二半導(dǎo)體芯片中的最上面的芯片，該第三半導(dǎo)體芯片具有電連接到第一穿通電極的第二穿通電極和連接到該第二穿通電極的重配置線；將外部連接端子連接到該第三半導(dǎo)體芯片的重配置線；以及切割其上堆疊第二和第三半導(dǎo)體芯片的晶片級(jí)的第一半導(dǎo)體芯片以用于芯片級(jí)半導(dǎo)體封裝。
文檔編號(hào)H01L21/60GK101499464SQ20091000338
公開(kāi)日2009年8月5日 申請(qǐng)日期2009年1月22日 優(yōu)先權(quán)日2008年2月1日
發(fā)明者崔亨碩, 樸昌濬, 李荷娜, 金圣哲, 金圣敏, 韓權(quán)煥 申請(qǐng)人:海力士半導(dǎo)體有限公司