專利名稱：形成層間接觸的方法
技術領域：
本發(fā)明涉及半導體制造領域，特別涉及形成層間接觸的方法。
背景技術：
目前，隨著半導體制造工藝的發(fā)展，器件尺寸越來越小，相應例如DRAM等存儲器 件的密度也越來越高。因此，為了保持良好的器件性能，對例如位線上電容(COB， Capacitor Over Bit-line)堆疊模式的DRAM存儲器中不同層間對準的要求也越來越高。例如，所述 DRAM中存儲數據的電容和存儲節(jié)點接觸之間的對準若出現偏差，就可能使得兩者重疊面積 過小，導致相應的接觸電阻過大。而接觸電阻過大就可能使得DRAM產品無法通過良率檢 測而被視為廢品。因此，接觸電阻過大也就成為了影響高密度DRAM產品良率的主要因素之 圖1為一種DRAM存儲單元中的位線300、存儲節(jié)點接觸100及其上存儲數據的電 容200的結構示意圖。參照圖1所示，由于受到高密度要求的限制，存儲節(jié)點接觸100上方 的電容200并未完全覆蓋所述存儲節(jié)點接觸。其中，虛線框代表了存儲節(jié)點接觸100和其上 方電容200的重疊區(qū)域。該重疊區(qū)域是DRAM工作時，存儲節(jié)點接觸100和其上方電容200 間傳輸電流的有效面積。 因此， 一旦所述存儲節(jié)點接觸100和其上方電容200出現對準上的偏差，則存儲節(jié) 點接觸100和其上方電容200的重疊區(qū)域也將產生面積減小的情況。而重疊區(qū)域面積的減 小，也即兩者間可傳輸電流的有效面積減小，將使得兩者間的接觸電阻增大，相應可傳輸電 流也減小，從而導致存儲單元的功能失效或錯誤。 現有的一種在DAM存儲單元中形成存儲節(jié)點接觸及其上的電容的方法。參照圖2a 所示，首先對存儲單元中的電介質層2進行蝕刻，直至接觸插塞1，以形成存儲節(jié)點接觸孔 4。所述接觸插塞的材料可以是多晶硅。所述電介質層2中還具有位線3。由于為了保證 存儲節(jié)點接觸孔4與位線3之間足夠的隔離距離，存儲節(jié)點接觸孔4的孔徑通常都需要很 小。此處存儲節(jié)點接觸孔4的孔徑小其實是造成后續(xù)存儲節(jié)點接觸與其上電容的面積偏離 余量較小的原因，此點將在后面給出進一步說明。 參照圖2b所示，在形成存儲節(jié)點接觸孔4之后，使用低壓化學氣相沉積的方法在 具有存儲節(jié)點接觸孔4的電介質層2上形成多晶硅層5。所述多晶硅層5填滿所述存儲節(jié) 點接觸孔4并覆蓋于電介質層2的表面。 參照圖2c所示，接著用化學機械研磨的方法去除電介質層2表面的多晶硅層5，直 至曝露出填滿多晶硅的存儲節(jié)點接觸孔4。 參照圖2d所示，接下來在電介質層2表面依次形成蝕刻停止層6和氧化層7。其 中蝕刻停止層6的材料可以是Si3N4。所述蝕刻停止層6用于提高后續(xù)蝕刻氧化層7形成 電容材料填充孔的準確性。為了使所述高密度DRAM具有足夠大的電容，所述電容材料填充 孔的深度都較深，例如2 3 i！ m。而所述蝕刻停止層6可以確保對氧化層7蝕刻形成的電 容材料填充孔的深度符合一致性的要求。
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參照圖2e所示，即如上所述的，對氧化層7進行蝕刻形成電容材料填充孔，并進一
步蝕刻去除蝕刻停止層6，至曝露出填滿多晶硅的存儲節(jié)點接觸孔4。 以上更多相關信息還可參考例如美國專利6150213中相關說明。 從圖2e中可以看到，由于存儲節(jié)點接觸孔4的孔徑很小，因此所述電容材料填充
孔與填滿多晶硅的存儲節(jié)點接觸孔4的重疊區(qū)域如虛線框所示，面積很小。 由上所述，虛線框所示的重疊區(qū)域決定了 DRAM工作時，存儲節(jié)點接觸和其上方電
容間傳輸電流的有效面積。因此，例如圖2e所示的有效面積很小，相應存儲節(jié)點接觸和其
上方電容間傳輸電流也很小，從而就可能導致存儲單元的功能失效或錯誤。 并且，圖2c中采用的化學機械研磨的方法工藝成本也較昂貴。

發(fā)明內容
本發(fā)明要解決的是現有技術接觸面積對準偏差而導致接觸電阻過大，且工藝成本 較昂貴的問題。 為解決上述問題，本發(fā)明提供一種形成層間接觸的方法，包括 提供具有溝槽的第一材料層以及填滿所述溝槽并覆蓋第一材料層表面的第二材 料層； 使用第一蝕刻步驟蝕刻第二材料層至曝露出第一材料層； 使用第二蝕刻步驟繼續(xù)蝕刻第一材料層至第一材料層的溝槽中的第二材料層露 頭形成第二材料插塞； 在第一材料層及第二材料插塞表面形成蝕刻停止層；
在蝕刻停止層表面形成第三材料層； 蝕刻第三材料層及蝕刻停止層，形成與所述第二材料插塞連通的通孔；
去除第二材料插塞表面及側壁的蝕刻停止層。 與現有技術相比，上述形成層間接觸的方法具有以下優(yōu)點通過等離子體蝕刻的 方法過蝕刻第二材料層，形成第二材料插塞，并隨后形成與第二材料插塞連通的通孔。則所 述通孔與第二材料插塞的接觸面積除了第二材料插塞的表面面積外，還包括第二材料插塞 側壁的面積。因此增加了所述接觸面積，相應接觸電阻也減小。 并且，去除第一材料層表面的第二材料層采用蝕刻的方法，相對于額外使用化學 機械研磨的方法，也節(jié)約了工藝成本。


圖1是一種DRAM存儲單元中的位線、存儲節(jié)點接觸及其上電容的結構示意圖；
圖2a至圖2e是現有技術在DAM存儲單元中形成存儲節(jié)點接觸及其上電容的方 法； 圖3是本發(fā)明形成層間接觸的方法的一種實施方式流程圖；
圖4a至圖4g是本發(fā)明形成層間接觸的方法的一種實施例示意圖。
具體實施例方式
通過對現有工藝的分析可以得到，現有工藝由于受高密度要求的限制，因而對兩個接觸層間的對準要求很高，若由于工藝誤差而造成對準出現偏差，則就會影響接觸面積 的大小，并使得接觸電阻的大小不符合要求。因此，若能提高所述兩個接觸層間的可接觸面 積，那么即使出現對準偏差造成的接觸面積減小，也將因可接觸面積較大而改善接觸電阻 情況。 基于此，本發(fā)明提供一種形成層間接觸的方法，參照圖3所示，所述形成層間接觸 的方法的一種實施方式可以包括 步驟sl，提供具有溝槽的第一材料層以及填滿所述溝槽并覆蓋第一材料層表面的 第二材料層； 步驟s2，使用第一蝕刻步驟蝕刻第二材料層至曝露出第一材料層； 步驟s3，使用第二蝕刻步驟繼續(xù)蝕刻第一材料層至第一材料層的溝槽中的第二材
料層露頭形成第二材料插塞； 步驟s4，在第一材料層及第二材料插塞表面形成蝕刻停止層；
步驟s5，在蝕刻停止層表面形成第三材料層； 步驟s6，蝕刻第三材料層及蝕刻停止層，形成與所述第二材料插塞連通的通孔；
步驟s7，去除第二材料插塞表面及側壁的蝕刻停止層。 上述實施方式中，在步驟s3中，繼續(xù)使用等離子體蝕刻的方法蝕刻第一材料層， 就是為了對第一材料層進行過蝕刻，從而使填充至第一材料層溝槽中的第二材料層高出第 一材料層，以露頭形成第二材料插塞。此處形成第二材料插塞的作用即如上所述是為了增 加后續(xù)形成的通孔與第二材料層的可接觸面積。 因此，當后續(xù)步驟s5形成與第二材料插塞連通的通孔后，由于第二材料插塞具有 一定高度的側壁，因而所述通孔與第二材料層的可接觸面積，除了通孔與第二材料插塞表 面的接觸面積，還增加了通孔與第二材料插塞側壁的接觸面積。 以下通過一個具體的在DAM存儲單元中形成存儲節(jié)點接觸及在其上形成存儲數 據的電容的實例對上述形成層間接觸的方法作進一步說明。 參照圖4a所示，假設DRAM存儲單元中已具有第一介電層ll，所述第一介電層11 中具有溝槽，所述溝槽中已形成有第一插塞10。所述第一介電層11上具有第二介電層20， 所述第二介電層20中具有位線30，且所述第二介電層20中具有存儲節(jié)點接觸孔，第一導電 層50填滿所述存儲節(jié)點接觸孔，并與所述第一插塞10連通，且覆蓋所述第二介電層20表 面。 以所述第一導電層50填充所述存儲節(jié)點接觸孔的方法可以采用低壓化學氣相沉 積，所述第一導電層50的材料可以采用多晶硅。 而由于需要使得后續(xù)形成的存儲節(jié)點接觸與所述位線30保持足夠的隔離距離， 所述存儲節(jié)點接觸孔的孔徑通常也很小。 為了形成存儲節(jié)點接觸，首先需要去除覆蓋所述第二介電層20表面的第一導電 層50。本例中所述去除的方法采用感應耦合等離子(ICP， InductiveCoupled Plasma)蝕 刻的方法。通過所述感應耦合等離子蝕刻的方法對所述第一導電層50進行各向異性蝕刻。
其中，以第一導電層50的材料是多晶硅為例，所述感應耦合等離子蝕刻的蝕刻氣 體可以采用HBr、 SF6、 He 02(氦氣和氧氣的混合氣體，包含30%的氧氣和70%的氦氣)的 混合氣體，其中HBr的流量為150 300sccm，例如150sccm、300sccm等，SF6的流量為5 15sccm，例如5sccm、15sccm等，He 02的流量為10 20sccm，例如10sccm、20sccm等，反 應氣壓為5 10毫托(mT)，例如5mT、 10mT等，頂部射頻源功率為300 500瓦(W)，例如 300W、500W等，底部射頻源功率為75 150W，例如75W、150W等。 參照圖4b所示，經過蝕刻，第二介電層20表面的第一導電層50被去除，第二介電 層20中的第一導電層50形成存儲節(jié)點接觸。此時，對所述第二介電層20繼續(xù)進行過蝕刻 以使得第二介電層20中的第一導電層50露頭。所述露頭高度決定了后續(xù)能夠增加的存儲 節(jié)點接觸與電容填充孔的可接觸面積。 所述蝕刻采用高選擇比的蝕刻方法，例如仍然采用感應耦合等離子蝕刻的方法。 以蝕刻后第一導電層50的露頭高度來控制所述蝕刻過程。 以所述第二介電層20的材料是氧化材料，所述第一導電層50的材料是多晶硅為 例，以需蝕刻使得所述第一導電層50相對于第二介電層20的露頭高度為200 400埃， 采用對氧化材料蝕刻速率很高而對多晶硅材料蝕刻速率很低的蝕刻氣體，例如采用CHF3、 CH2F2、02的混合氣體，其中CHF3的流量為20 50sccm， ， CH2F2的流量為40 80sccm，02的 流量為4 10sccm，反應氣壓為30 60mT，頂部射頻源功率為200 300W，底部射頻源功 率為50 IOOW。 參照圖4c所示，在過蝕刻之后，第二介電層20中的第一導電層50露頭形成第二 插塞51。此時，停止所述蝕刻。并開始進行在第二介電層20及第二插塞51表面形成存儲 數據的電容的工藝。 參照圖4d所示，在第二介電層20及第二插塞51表面形成蝕刻停止層60。所述蝕 刻停止層60的作用是為了保證后續(xù)形成電容材料填充孔的蝕刻深度一致。所述蝕刻停止 層60的材料可以為Si3N4，形成所述蝕刻停止層60的方法可以采用化學氣相沉積。所述蝕 刻停止層的厚度與后續(xù)在其上形成的介電層的厚度有關。 而由于第二插塞51相對于第二介電層20表面高出一段距離，因而所形成的蝕刻 停止層60的表面也相應在第二插塞51表面形成起伏。 參照圖4e所示，在蝕刻停止層60表面形成第三介電層70。所述第三介電層70的 材料可以為氧化材料，形成所述第三介電層70的方法可以采用化學氣相沉積。由于之后在 第三介電層70中形成電容材料填充孔的深度與所設計的電容大小有關，因而此處第三介 電層70的厚度其實也決定著可形成的填充孔的最大深度。例如，所述第三介電層70的厚 度可以為例如5000埃至50000埃。 參照圖4f所示，在第三介電層70中形成通孔作為電容材料填充孔80并曝露出 第二插塞51。在所述第三介電層70中形成電容材料填充孔80可以采用電容耦合等離子 (CCP， C即acitive Coupled Plasma)蝕刻設備。這種設備也有兩個射頻源，頂部射頻源和 底部射頻源分別控制等離子體的密度和離子轟擊的能量。該蝕刻設備非常適合于DRAM工 藝中高密度電容器通孔陣列的蝕刻。
所述蝕刻過程包括兩步 第一步為對第三介電層70的蝕刻，例如采用C4F6、 QF8、氬氣、氧氣的混合氣體作 為蝕刻氣體，其中C4F6流量為20 30sccm， C3F8流量為10 20sccm，氬氣流量為400 800sccm，氧氣流量為15 50sccm，反應氣壓為15 30mT，頂部射頻源功率為1800 2200W，底部射頻源功率為1400 2000W。
上述蝕刻條件具有很高的蝕刻選擇比，也就是說對第三介電層70的蝕刻速率很 高，而對蝕刻停止層60的蝕刻速率很低。這樣可以保證長時間對第三介電層70的蝕刻之 后，所形成的通孔都可以停止在蝕刻停止層60上，而不會有的通孔很深，有的通孔很淺。
第二步為對蝕刻停止層60的蝕刻，例如采用ciyv氬氣、氧氣的混合氣體作為蝕
刻氣體，其中，CiyV流量為30 60sccm，氬氣流量為150 500sccm，氧氣流量為10 60sccm，反應氣壓為50 100mT，頂部射頻源功率為500 800W，底部射頻源功率為200 600W。 該蝕刻方向垂直于蝕刻停止層60，由于第二插塞51的存在，使得在這一步驟的蝕 刻之后，第二插塞51側壁的蝕刻停止層60被保留了下來，而其他位置的蝕刻停止層60都 被移除。 參照圖4g所示，去除第二插塞51側壁的蝕刻停止層60，以曝露出第二插塞51的 側壁。此處采用各向同性的蝕刻方法，例如采用濕法蝕刻的方法，以所述蝕刻停止層60是 Si3N4為例，所述濕法蝕刻的蝕刻劑可以采用磷酸(H3P04)。 通過磷酸蝕刻之后，所述第二插塞51側壁的Si3N4被去除，從而使得第二插塞51 的側壁也成為與所述電容材料填充孔80的可接觸面積。因此，第二插塞51與電容材料填 充孔80的可接觸面積得到了增加，也即存儲節(jié)點接觸與電容材料填充孔80的可接觸面積 得到了增加。 此外，磷酸還會腐蝕第二插塞51表面的Si3^，例如虛線框81所包圍的區(qū)域，從而 使得第二插塞51所曝露出的面積更大，即進一步了增加了存儲節(jié)點接觸與電容材料填充 孔80的可接觸面積。 因此，通過上述的實例可以看到，所述存儲節(jié)點接觸與電容材料填充孔的可接觸 面積得到了較大的增加。因而，即使出現所述對準上的偏差，由于可接觸面積得到了增加， 相應對接觸電阻產生的不利影響也將得到一定的改善。 并且，從上述實例中可以看到，所述形成層間接觸的方法不僅適用于在在DAM存 儲單元中形成存儲節(jié)點接觸及在其上形成存儲數據的電容，還適用于其他對接觸電阻值較 敏感的半導體制造工藝中。 雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術 人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應 當以權利要求所限定的范 為準。
權利要求
一種形成層間接觸的方法，其特征在于，包括提供具有溝槽的第一材料層以及填滿所述溝槽并覆蓋第一材料層表面的第二材料層；使用第一蝕刻步驟蝕刻第二材料層至曝露出第一材料層；使用第二蝕刻步驟繼續(xù)蝕刻第一材料層至第一材料層的溝槽中的第二材料層露頭形成第二材料插塞；在第一材料層及第二材料插塞表面形成蝕刻停止層；在蝕刻停止層表面形成第三材料層；蝕刻第三材料層及蝕刻停止層，形成與所述第二材料插塞連通的通孔；去除第二材料插塞表面及側壁的蝕刻停止層。
2. 如權利要求1所述的形成層間接觸的方法，其特征在于，所述第一材料層為氧化層， 所述第二材料層為多晶硅。
3. 如權利要求2所述的形成層間接觸的方法，其特征在于，所述第一蝕刻步驟為感應 耦合等離子蝕刻。
4. 如權利要求3所述的形成層間接觸的方法，其特征在于，所述第一蝕刻步驟采用 HBr、 SF6、 He_02的混合氣體，其中HBr的流量為150 300sccm， SF6的流量為5 15sccm， He_02的流量為10 20sccm，反應氣壓為5 lOmT，頂部射頻源功率為300 500W，底部 射頻源功率為75 150W。
5. 如權利要求2所述的形成層間接觸的方法，其特征在于，所述第二蝕刻步驟為感應 耦合等離子蝕刻。
6. 如權利要求5所述的形成層間接觸的方法，其特征在于，所述第二蝕刻步驟采用 CHF3、CH2F2、02的混合氣體，其中CHF3的流量為20 50sccm， ， CH2F2的流量為40 80sccm， 02的流量為4 10sccm，反應氣壓為30 60mT，頂部射頻源功率為200 300W，底部射頻 源功率為50 IOOW。
7. 如權利要求2所述的形成層間接觸的方法，其特征在于，所述蝕刻停止層的材料為Si3N4。
8. 如權利要求2所述的形成層間接觸的方法，其特征在于，所述第三材料層為氧化層。
9. 如權利要求2所述的形成層間接觸的方法，其特征在于，所述蝕刻第三材料層及蝕 刻停止層，形成與所述第二材料插塞連通的通孔，采用電容耦合等離子蝕刻。
10. 如權利要求9所述的形成層間接觸的方法，其特征在于，所述蝕刻第三材料層及蝕 刻停止層，形成與所述第二材料插塞連通的通孔包括執(zhí)行第三蝕刻步驟蝕刻第三材料層至所述蝕刻停止層； 執(zhí)行第四蝕刻步驟蝕刻所述蝕刻停止層至曝露出第二材料插塞。
11. 如權利要求io所述的形成層間接觸的方法，其特征在于，所述第三蝕刻步驟采用(:/6、(^8、氬氣、氧氣的混合氣體，其中C4F6流量為20 30sccm， C3F8流量為10 20sccm， 氬氣流量為400 800sccm，氧氣流量為15 50sccm，反應氣壓為15 30mT，頂部射頻源 功率為1800 2200W，底部射頻源功率為1400 2000W。
12. 如權利要求IO所述的形成層間接觸的方法，其特征在于，所述第四蝕刻步驟采用 (^^2、氬氣、氧氣的混合氣體，其中，(^2 2流量為30 60sccm，氬氣流量為150 500sccm，氧氣流量為10 60sccm，反應氣壓為50 100mT，頂部射頻源功率為500 800W，底部射 頻源功率為200 600W。
13. 如權利要求2所述的形成層間接觸的方法，其特征在于，去除第二材料插塞表面及 側壁的蝕刻停止層采用濕法蝕刻的方法。
14. 如權利要求13所述的形成層間接觸的方法，其特征在于，所述濕法蝕刻采用H3P(V
全文摘要
一種形成層間接觸的方法，包括提供具有溝槽的第一材料層以及填滿所述溝槽并覆蓋第一材料層表面的第二材料層；使用第一蝕刻步驟蝕刻第二材料層至曝露出第一材料層；使用第二蝕刻步驟繼續(xù)蝕刻第一材料層至第一材料層的溝槽中的第二材料層露頭形成第二材料插塞；在第一材料層及第二材料插塞表面形成蝕刻停止層；在蝕刻停止層表面形成第三材料層；蝕刻第三材料層及蝕刻停止層，形成與所述第二材料插塞連通的通孔；去除第二材料插塞表面及側壁的蝕刻停止層。所述形成層間接觸的方法還節(jié)約了工藝成本。
文檔編號H01L21/311GK101783315SQ20091004597
公開日2010年7月21日 申請日期2009年1月19日 優(yōu)先權日2009年1月19日
發(fā)明者鄒立 申請人:中芯國際集成電路制造(上海)有限公司