專利名稱：一種四晶體管sram單元制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種SRAM單元制造方法，特別涉及一種四晶體管SRAM單元 制造方法，屬于硅半導(dǎo)體器件技術(shù)領(lǐng)域。
背景技術(shù)：
隨著以電子通訊技術(shù)為代表的現(xiàn)代高科技產(chǎn)業(yè)的不斷發(fā)展，世界集成電路 產(chǎn)業(yè)總產(chǎn)值每年以超過30%的速度發(fā)展。靜態(tài)隨才踏取存儲(chǔ)器(SRAM)作為一種 重要的存貯器件被廣泛應(yīng)用于數(shù)字與通訊電路設(shè)計(jì)中。SRAM是邏輯電路中一 種重要部件，其尺寸小，密度高。SRAM又可以很容易地通過位圖測(cè)試設(shè)備 (BitmapTester)進(jìn)行物理單元定位，研究產(chǎn)品的失效才莫式。此外，SRAM的良率 可以作為衡量一種半導(dǎo)體整個(gè)制程良率的重要指標(biāo)。種種特點(diǎn)使目前大部分制 造企業(yè)的研發(fā)部門都用其作為 一種測(cè)試載體(TestingVehicle)來開發(fā)新一代的制 程。
基本的SRAM單元包括一對(duì)用來存儲(chǔ)一位二進(jìn)制數(shù)的交叉耦合的反相器和 兩個(gè)存取晶體管。在典型的六晶體管SRAM (6T SRAM)單元結(jié)構(gòu)中，交叉耦 合反相器為CMOS反相器，由四個(gè)晶體管構(gòu)成，通常稱為負(fù)載晶體管(或上拉 晶體管)和驅(qū)動(dòng)晶體管(或下拉晶體管)。
6TSRAM單元雖然可靠，但占用較大的面積。它要求有信號(hào)布線連接到兩 條位線、 一條字線以及兩條電源軌線上，而且在N阱中形成兩個(gè)PMOS晶體管 也占用了不少面積。因此大容量存儲(chǔ)陣列的設(shè)計(jì)者提出了其他單元結(jié)構(gòu)，電阻 負(fù)載的四晶體管SRAM單元(4TSRAM單元)就是其中一種，其等效電路圖如圖 1所示。這種單元的特點(diǎn)是用一對(duì)電阻負(fù)載NMOS反相器來代替原來的CMOS 反相器，即用電阻來取代PMOS管。由于4T SRAM單元中只有4個(gè)NMOS晶 體管，只需要P阱，從而不需要用額外的面積來制作淺溝道隔離(STI)隔開N 阱和P阱，因此不但減小了工藝難度，而且也有效地減少了芯片面積。保持每個(gè)單元的靜態(tài)功耗盡可能地低是SRAM單元設(shè)計(jì)優(yōu)先考慮的主要問 題，因此4TSRAM單元的一對(duì)負(fù)載電阻應(yīng)盡可能地大，通常采用無摻雜無金屬 硅化物的多晶硅(Poly)形成高阻值負(fù)載電阻。NMOS晶體管的柵極也釆用Poly 材料，然而需要對(duì)Poly表面進(jìn)行N+摻雜以減小其電阻率。在現(xiàn)有的4TSRAM 單元制造方法中，通常先在對(duì)應(yīng)于4個(gè)NMOS晶體管的區(qū)域沉積一層無摻雜Poly 并進(jìn)行刻蝕以形成Poly柵極，然后在用離子注入對(duì)NMOS晶體管的源極和漏極 進(jìn)行N+摻雜的同時(shí)完成對(duì)Poly柵極的N+摻雜，完成晶體管的制作之后在對(duì)應(yīng) 于高阻值負(fù)載電阻的區(qū)域再額外沉積一層無摻雜Poly并進(jìn)行刻蝕以形成一對(duì)高 阻值負(fù)載電阻。這樣額外沉積一層無摻雜Poly并進(jìn)行刻蝕以形成高阻值負(fù)載電 阻是標(biāo)準(zhǔn)CMOS邏輯工藝所沒有的附加工藝，因此增加了額外的工藝步驟。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種4T SRAM單元制造方法，以解決現(xiàn)有方法在標(biāo) 準(zhǔn)CMOS邏輯工藝^5出之上需要額外沉積一層無纟參雜Poly并進(jìn)行刻蝕以形成高 阻值負(fù)載電阻的問題。
為解決上述技術(shù)問題，本發(fā)明提供一種4T SRAM單元制造方法，所述4T SRAM單元包括4個(gè)NMOS晶體管和一對(duì)高阻值負(fù)載電阻，所述NMOS晶體管 的柵極制作過程包括在對(duì)應(yīng)于晶體管的區(qū)域沉積無摻雜Poly并進(jìn)行刻蝕以形 成Poly柵極，然后通過離子注入對(duì)晶體管的Poly柵極進(jìn)行摻雜，所述方法在對(duì) 應(yīng)于晶體管的區(qū)域沉積無摻雜Poly的同時(shí)，也在對(duì)應(yīng)于高阻值負(fù)載電阻的區(qū)域 沉積無摻雜Poly,刻蝕除去多余的Poly以形成晶體管的Poly柵極和高阻值負(fù)載 電阻。
與現(xiàn)有方法相比，本發(fā)明提供的4TSRAM單元制造方法，通過在制作晶體 管柵極的過程中，利用標(biāo)準(zhǔn)CMOS邏輯工藝現(xiàn)有的沉積無摻雜Poly的步驟，在 對(duì)應(yīng)于晶體管的區(qū)域沉積無摻雜Poly的同時(shí)，也在對(duì)應(yīng)于高阻值負(fù)載電阻的區(qū) 域沉積無摻雜Poly,刻蝕除去多余的Poly以形成晶體管的Poly柵極和高阻值負(fù) 載電阻，然后再對(duì)晶體管的Poly柵極進(jìn)行摻雜，實(shí)現(xiàn)了無需額外沉積一層無摻 雜Poly并進(jìn)行刻蝕以形成高阻值負(fù)載電阻的目的，在不影響器件性能的條件下 完成了與標(biāo)準(zhǔn)CMOS邏輯工藝的兼容。


圖1為電阻負(fù)載4TSRAM單元的等效電路圖2為采用本發(fā)明的制造方法制作圖1所示的4T SRAM單元的多晶硅層 (Poly)、有源區(qū)層(ACT, active)和金屬層1 ( Metal 1 )版圖。
具體實(shí)施例方式
為使本發(fā)明的目的、特征更明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施 方式作進(jìn)一步的說明。
在背景技術(shù)中已經(jīng)提及，現(xiàn)有的4TSRAM單元制造方法中，通常先制作好 4個(gè)NMOS晶體管的N+摻雜Poly柵極，完成晶體管的制作之后在對(duì)應(yīng)于高阻 值負(fù)載電阻的區(qū)域再額外沉積一層無摻雜Poly形成一對(duì)高阻值負(fù)載電阻。這樣 就在標(biāo)準(zhǔn)CMOS邏輯工藝基礎(chǔ)之上還需要額外制作一層無摻雜Poly并進(jìn)行刻蝕 以形成高阻值負(fù)載電阻，因此增加了額外的工藝步驟。
本發(fā)明的核心思想在于，在制作晶體管柵極的過程中，在對(duì)應(yīng)于晶體管的 區(qū)域沉積無摻雜Poly的同時(shí)，也在對(duì)應(yīng)于高阻值負(fù)載電阻的區(qū)域沉積無摻雜 Poly，以實(shí)現(xiàn)無需額外沉積一層無摻雜Poly并進(jìn)行刻蝕以形成高阻值負(fù)載電阻 的目的。
由于本發(fā)明涉及的4T SRAM單元制造方法除了高阻值負(fù)載電阻的形成過程 以外，其他工藝均與現(xiàn)有工藝相同或相似，所以對(duì)其他工藝的具體過程均不予 介紹，但是本領(lǐng)域技術(shù)人員對(duì)此應(yīng)是知曉的。
圖1為電阻負(fù)載4T SRAM單元的等效電路圖，所述單元包括4個(gè)NMOS 晶體管MHVl4和一對(duì)負(fù)載電阻Ri、 R2。圖2是采用本發(fā)明的制造方法制作圖1 所示的4TSRAM單元的多晶硅層(Poly)、有源區(qū)層(ACT, active)和金屬層 l(Metall)版圖。圖中區(qū)域1形成R4，區(qū)域2形成112,兩個(gè)區(qū)域均含有硅化物 阻擋層(SAB, salicideblock)以阻擋金屬硅化物在Poly上的形成，這樣就保證 了一對(duì)具有高阻值的負(fù)載電阻的形成。電阻Ri、 R2的一端分別通過通孔11和 21接到電源Vdd。區(qū)域3形成4個(gè)NMOS晶體管，其Poly柵極均為N+摻雜。 31~34分別對(duì)應(yīng)于圖1中的4個(gè)NMOS晶體管MHVl4。晶體管31的源極通過源 極接觸孔313連接到電源Vss,其柵極連接電阻R2的另一端以及晶體管32、 34共有的漏極。晶體管32、 34共有的漏極通過接觸孔322引出。類似的，晶體管 32的源極通過源極接觸孔323連接到電源Vss,其柵極連接電阻R4的另一端以 及晶體管31、 33共有的漏極。晶體管31、 33共有的漏極通過接觸孔312引出。 晶體管33通過柵極4妄觸孔331接到字線WL，通過源極接觸孔333接到位線BLb (BL的非)。類似的，晶體管34通過柵極接觸孔341接到字線WL,通過源極 接觸孔343 >接到位線BL。
在制作圖1所示的4T SRAM單元時(shí)，在制作晶體管31 34的柵極的過程中， 首先在整個(gè)區(qū)域l、 2、 3上同時(shí)沉積一層無摻雜無金屬硅化物的Poly,刻蝕除 去多余的Poly以形成晶體管31-34的Poly柵極和高阻值負(fù)載電阻&、 R2,然 后再對(duì)區(qū)域3中晶體管31-34的Poly柵極進(jìn)行N+摻雜，最后完成4T SRAM單 元的制作。
綜上所述，本發(fā)明所提供的一種4TSRAM單元制造方法，在制作晶體管柵 極的過程中，利用標(biāo)準(zhǔn)CMOS邏輯工藝現(xiàn)有的沉積無摻雜Poly的步驟，在對(duì)應(yīng) 于晶體管的區(qū)域沉積無摻雜Poly的同時(shí)，也在對(duì)應(yīng)于高阻值負(fù)載電阻的區(qū)域沉 積無摻雜Poly,刻蝕除去多余的Poly以形成晶體管的Poly柵極和高阻值負(fù)載電 阻，然后再對(duì)晶體管的Poly柵極進(jìn)行摻雜，實(shí)現(xiàn)了無需額外沉積一層無摻雜Poly 并進(jìn)行刻蝕以形成高阻值負(fù)載電阻的目的，在不影響器件性能的條件下完成了 與標(biāo)準(zhǔn)CMOS邏輯工藝的兼容。
明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及 其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
權(quán)利要求
1、一種四晶體管SRAM單元制造方法，所述四晶體管SRAM單元包括四個(gè)晶體管和一對(duì)高阻值負(fù)載電阻，所述晶體管的柵極制作過程包括在對(duì)應(yīng)于晶體管的區(qū)域沉積無摻雜多晶硅并進(jìn)行刻蝕以形成多晶硅柵極，然后通過離子注入對(duì)晶體管的多晶硅柵極進(jìn)行摻雜，其特征在于，所述方法在對(duì)應(yīng)于晶體管的區(qū)域沉積無摻雜多晶硅的同時(shí)，也在對(duì)應(yīng)于高阻值負(fù)載電阻的區(qū)域沉積無摻雜多晶硅。
2、 如權(quán)利要求1所述的四晶體管SRAM單元制造方法，其特征在于，所述 方法在刻蝕以形成多晶硅柵極的同時(shí)，通過刻蝕除去多余的多晶硅形成高阻值 負(fù)載電阻。
全文摘要
本發(fā)明揭露了一種四晶體管SRAM單元制造方法，通過在制作晶體管柵極的過程中，利用標(biāo)準(zhǔn)CMOS邏輯工藝現(xiàn)有的沉積無摻雜Poly的步驟，在對(duì)應(yīng)于晶體管的區(qū)域沉積無摻雜Poly的同時(shí)，也在對(duì)應(yīng)于高阻值負(fù)載電阻的區(qū)域沉積無摻雜Poly，刻蝕除去多余的Poly以形成晶體管的Poly柵極和高阻值負(fù)載電阻，然后再對(duì)晶體管的Poly柵極進(jìn)行摻雜，實(shí)現(xiàn)了無需額外沉積一層無摻雜Poly并進(jìn)行刻蝕以形成高阻值負(fù)載電阻的目的，在不影響器件性能的條件下完成了與標(biāo)準(zhǔn)CMOS邏輯工藝的兼容。
文檔編號(hào)H01L21/8244GK101640187SQ200910052809
公開日2010年2月3日 申請(qǐng)日期2009年6月9日 優(yōu)先權(quán)日2009年6月9日
發(fā)明者孔蔚然, 劍 胡 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司