專利名稱：Sonos快閃存儲器單元及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種快閃存儲器，尤其涉及一種電荷陷阱單元(S0N0S)快閃存儲器及 其形成方法。
背景技術(shù)：
通常，用于存儲數(shù)據(jù)的半導(dǎo)體存儲器分為易失性存儲器和非易失性存儲器，易失 性存儲器易于在電源中斷時丟失其數(shù)據(jù)，而非易失性存儲器即使在供電電源關(guān)閉后仍能保 持片內(nèi)信息。與其它的非易失性存儲技術(shù)(例如，磁盤驅(qū)動器)相比，非易失性半導(dǎo)體存儲 器具有成本低、密度大的特點。因此，非易失性存儲器已廣泛地應(yīng)用于各個領(lǐng)域，包括嵌入 式系統(tǒng)，如PC及外設(shè)、電信交換機、蜂窩電話、網(wǎng)絡(luò)互聯(lián)設(shè)備、儀器儀表和汽車器件，同時還 包括新興的語音、圖像、數(shù)據(jù)存儲類產(chǎn)品，如數(shù)字相機、數(shù)字錄音機和個人數(shù)字助理。近來， 已經(jīng)提出了具有硅-氧化物-氮化物-氧化物-硅(S0N0S)結(jié)構(gòu)的非易失性存儲器，包括 S0N0S快閃存儲器。S0N0S結(jié)構(gòu)的非易失性存儲器具有很薄的單元，其便于制造且容易結(jié)合 至例如集成電路的外圍區(qū)域和/或邏輯區(qū)域中。專利號為US6797565的美國專利提供了一種S0N0S快閃存儲器的制作方法，包括 如下步驟，如圖1A所示，首先，在硅襯底100上形成氧化硅-氮化硅-氧化硅層(0N0)102 ； 然后在氧化硅_氮化硅_氧化硅層102上沉積第一多晶硅層104 ；在第一多晶硅層104上 形成第一硬掩膜層106 ；在第一硬掩膜層106上旋涂第一光阻層107，經(jīng)過曝光、顯影工藝， 在第一光阻層107上沿位線方向形成第一開口圖形108，所述第一光阻層107上第一開口圖 形108的位置與硅襯底100內(nèi)需要形成源極和漏極的位置相對應(yīng)。如圖1B所示，以第一光阻層107為掩膜，蝕刻第一硬掩膜層106、第一多晶硅層 104和氧化硅-氮化硅-氧化硅層102至露出硅襯底100，蝕刻后的第一多晶硅層104和氧 化硅_氮化硅_氧化硅層102作為柵極結(jié)構(gòu)；去除第一光阻層107 ；以柵極結(jié)構(gòu)為掩膜，在 硅襯底100中進行離子注入，形成源極/漏極101。如圖1C所示，在硅襯底100和第一硬掩膜層106上沉積介電層110，介電層110的 材料為低溫氧化硅；對介電層110進行平坦化處理，直至露出第一硬掩膜層106 ；接著，去除 第一硬掩膜層106，露出第一多晶硅層104。如圖1D所示，在第一多晶硅層104上沉積第二多晶硅層112 ；在第二多晶硅層112 上沉積第二硬掩膜層114;在第二硬掩膜層114上旋涂第二光阻層115，經(jīng)過曝光、顯影工 藝，在第二光阻層115上沿字線方向形成第二開口圖形116。如圖1E所示，以第二光阻層115為掩膜，蝕刻第二硬掩膜層114、第二多晶硅層 112和第一多晶硅層104至露出氧化硅-氮化硅-氧化硅層102 ；去除第二光阻層115和第 二硬掩膜層114至露出第二多晶硅層112，第一多晶硅層104作為存儲單元的柵電極，第二 多晶硅層112將S0N0S快閃存儲器的各個柵電極連接起來，形成字線。圖2為現(xiàn)有技術(shù)制作的S0N0S快閃存儲器俯視圖，其中110是介電層，112是第二 多晶硅層，A-A為存儲器的字線方向。將各存儲單元的源極/漏極101 (在介電層110的底部，圖中未示出)連接起來形成位線，B-B為存儲器的位線方向。圖2A為上述SONOS快閃存儲器的存儲單元結(jié)構(gòu)示意圖，包括作為柵電極的第一多 晶硅層104，底部的氧化硅-氮化硅-氧化硅層102以及兩側(cè)的源極/漏極101，構(gòu)成MOS 結(jié)構(gòu)。在所述柵電極上施加電壓，源漏極之間形成導(dǎo)電溝道，源漏極之間的電壓差使得溝道 內(nèi)產(chǎn)生電流，所述電子在移動過程中又受到柵電極與襯底之間的電壓差影響，將會躍遷至 氧化硅_氮化硅_氧化硅層102中進行存儲，或者從氧化硅-氮化硅-氧化硅層102躍遷 回溝道，完成存儲單元的讀寫過程。在現(xiàn)有的SONOS快閃存儲器中，存儲單元的柵電極同時起到開啟MOS管形成導(dǎo)電 溝道，以及控制氧化硅_氮化硅_氧化硅層102存儲電子的作用，，在，存儲單元的讀寫性 能、響應(yīng)速率已經(jīng)逐漸不能滿足高度集成的存儲器陣列尤其是嵌入式系統(tǒng)的存儲器陣列需 要，另一方面，連接源極或者漏極的位線，需要從存儲單元的底部引出互連線，在器件尺寸 微縮后，布線上存在困難。因此進入90nm工藝，需要一種新型的SONOS快閃存儲器結(jié)構(gòu)以 兼容適應(yīng)日益微縮的工藝制程。
發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種新型的SONOS快閃存儲單元及其形成方法，以滿足 嵌入式系統(tǒng)的存儲器陣列對讀寫性能、響應(yīng)速率的需求，并且與小尺寸CMOS工藝相兼容。本發(fā)明提供了一種SONOS快閃存儲器單元，包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的場效應(yīng)晶體管；場效應(yīng)晶體管的溝道連接源區(qū)和漏區(qū)，包括靠近漏區(qū)的第一溝道區(qū)以及靠近源 區(qū)的第二溝道區(qū)；選擇柵，形成于所述第一溝道區(qū)的表面，包括柵介質(zhì)層以及柵介質(zhì)層表面 的柵電極；氧化硅_氮化硅_氧化硅層，至少形成于第二溝道區(qū)表面；控制柵，形成于所述 氧化硅_氮化硅_氧化硅層表面。作為可選方案，所述柵電極表面還形成有柵保護層，材料為氧化硅或氮化硅。作為可選方案，所述控制柵材料為多晶硅；所述選擇柵以及控制柵的外側(cè)還形成 有隔離側(cè)壁。本發(fā)明還提供了一種SONOS快閃存儲器單元的形成方法，主要步驟包括提供半導(dǎo)體襯底；在半導(dǎo)體襯底上依次形成柵介質(zhì)層、柵電極，并刻蝕部分形成選擇柵；在選擇柵的一側(cè)襯底上形成源區(qū)，且所述源區(qū)與選擇柵之間留有空隙；至少在襯底上所述空隙的表面形成氧化硅_氮化硅_氧化硅層；在所述氧化硅_氮化硅_氧化硅層表面形成控制柵；在選擇柵的另一側(cè)襯底上形成漏區(qū)。其中，所述形成源區(qū)的具體步驟包括在選擇柵的兩側(cè)形成側(cè)壁；在選擇柵一側(cè) 的襯底上形成源區(qū)；去除所述側(cè)壁。作為優(yōu)選方案，在形成側(cè)壁之前，先在選擇柵以及襯底表面形成保護層；所述側(cè)壁 材料為氮化硅或氧化硅，所述保護層材料為氮化硅、氧化硅或其組合；采用選擇性濕法刻蝕 分步去除側(cè)壁、保護層。
作為可選方案，所述氧化硅_氮化硅_氧化硅層形成于選擇柵及其兩側(cè)襯底的表 面；所述控制柵材質(zhì)為多晶硅，形成控制柵步驟包括在氧化硅-氮化硅-氧化硅層表面沉 積多晶硅層，采用掩膜刻蝕多晶硅層，所述掩膜覆蓋部分選擇柵及其一側(cè)形成有源區(qū)的襯 底。上述的SONOS快閃存儲器單元的形成方法，還包括進行后端硅化工藝，形成隔離 側(cè)壁并進行退火穩(wěn)固，制作接觸孔并引出互連線。與現(xiàn)有的相比，本發(fā)明所形成的SONOS快閃存儲器單元選擇柵控制存儲器單元的 選通，控制柵控制存儲器單元的存儲讀寫，且選擇柵中形成有進一步提高了選通速度，滿足 了嵌入式系統(tǒng)的存儲器陣列對讀寫性能以及響應(yīng)速率的需求；另一方面與現(xiàn)有CMOS工藝 相兼容，結(jié)構(gòu)簡單，易于引出源區(qū)、漏區(qū)的互連線，便于布線集成形成存儲器陣列。
通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其他目 的、特征和優(yōu)勢將更加清晰。附圖中與現(xiàn)有技術(shù)相同的部件使用了相同的附圖標(biāo)記。附圖 并未按比例繪制，重點在于示出本發(fā)明的主旨。在附圖中為清楚起見，放大了層和區(qū)域的尺 寸。圖IA至圖IE是現(xiàn)有技術(shù)的SONOS快閃存儲器制造工藝的剖面示意圖；圖2是現(xiàn)有技術(shù)形成的SONOS快閃存儲器陣列示意圖；圖2A是現(xiàn)有技術(shù)形成的SONOS快閃存儲單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明所述的SONOS快閃存儲器單元形成方法步驟流程圖；圖4A至圖4M為本發(fā)明所述SONOS快閃存儲器制造工藝的剖面示意圖；圖5為本發(fā)明所述SONOS快閃存儲器單元所構(gòu)成的存儲器陣列示意圖；圖6A至圖6B為本發(fā)明所述SONOS快閃存儲器單元的擦寫機制示意圖。
具體實施例方式本發(fā)明所提出的一種SONOS快閃存儲器單元的形成方法，具體的步驟流程圖如圖 3所示Si、提供半導(dǎo)體襯底，在半導(dǎo)體襯底上依次形成柵介質(zhì)層、柵電極，并刻蝕部分形 成選擇柵；S2、在選擇柵一側(cè)的襯底上進行離子摻雜形成源區(qū)，所述源區(qū)與選擇柵之間留有 空隙；具體方式為先在選擇柵以及襯底的表面形成保護層，在選擇柵的兩側(cè)形成具有一定厚度的側(cè)壁。然后使用掩膜在選擇柵的一側(cè)襯底上預(yù)定區(qū)域內(nèi)進行等離子注入，摻雜形成源 區(qū)。側(cè)壁作為阻擋層，保護側(cè)壁下方的襯底不被離子摻雜，從而使得所形成源區(qū)與選擇柵之 間留有空隙。去除所述側(cè)壁，然后再去除所述保護層。其中側(cè)壁可以為氮化硅或氧化硅，保護層 可以為氮化硅、氧化硅或其組合，以便于使用選擇性的濕法刻蝕分步驟去除，而避免損傷選擇柵或者襯底部分。S3、至少在所述空隙的表面形成氧化硅_氮化硅_氧化硅層；作為可選的方案，可在上述S2步驟所得半導(dǎo)體結(jié)構(gòu)基礎(chǔ)上(即選擇柵以及兩側(cè)襯 底的表面)，依次沉積氧化硅底層、氮化硅層以及氧化硅頂層，而形成氧化硅_氮化硅_氧化 硅層(以下簡稱0N0層)結(jié)構(gòu)，所述0N0層可在存儲器單元中作為電荷陷阱以存儲電荷，而 具體的電荷陷阱區(qū)為0N0層在S2步驟中所述源區(qū)和選擇柵之間空隙的表面部分。S4、在所述氧化硅_氮化硅_氧化硅層表面形成控制柵；所述控制柵可采用多晶硅，由于S3中形成的0N0層不僅僅局限于空隙表面，作為 可選方案，在上述0N0層的表面沉積多晶硅層，然后使用掩膜刻蝕掉部分，完成控制柵與電 荷陷阱區(qū)的對準(zhǔn)。由于進入90nm工藝之后，柵極的實際寬度教小，難以精確控制掩膜的邊 緣位置，為了使控制柵準(zhǔn)確覆蓋電荷陷阱區(qū)，所述掩膜需要覆蓋部分選擇柵及其一側(cè)形成 有源區(qū)的襯底，將使得刻蝕多晶硅層后所形成的控制柵會覆蓋部分選擇柵的頂部。S5、在選擇柵另一側(cè)的襯底上離子摻雜形成漏區(qū)；在選擇柵另外一側(cè)襯底區(qū)域內(nèi)進行等離子摻雜，而形成漏區(qū)。因為前述S3中形成 的0N0層覆蓋于襯底表面，所以離子注入時需要控制濃度分布使得摻雜形成的漏區(qū)滿足相 關(guān)要求。S6、進行后端硅化工藝，形成隔離側(cè)壁并進行退火穩(wěn)固，制作接觸孔并引出互連 線。其中形成隔離側(cè)壁的步驟可與步驟S2相同，另外在各有源區(qū)上制作接觸孔引出 互連線時，可以在接觸面上形成金屬硅化物，降低接觸電阻。下面結(jié)合附圖，對本發(fā)明的一個具體實施例作進一步介紹，如圖4A至圖4M所示， 為本發(fā)明所述S0N0S快閃存儲器制造工藝的剖面示意圖。因為在半導(dǎo)體工藝中，通常存儲 器的制作是一次性形成大規(guī)模的單元陣列，以下具體實施例中，僅為了說明需要，以形成兩 個相鄰的存儲器單元為圖示，不應(yīng)當(dāng)以此限定本發(fā)明的權(quán)利范圍?；谏鲜鲋圃旆椒?，本發(fā)明提供了一種S0N0S快閃存儲器單元的具體結(jié)構(gòu)，包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的場效應(yīng)晶體管；場效應(yīng)晶體管的溝道連接源區(qū)和漏區(qū)，包括靠近漏區(qū)的第一溝道區(qū)以及靠近源 區(qū)的第二溝道區(qū)；選擇柵，形成于所述第一溝道區(qū)的表面，包括柵介質(zhì)層以及柵介質(zhì)層表面 的柵電極；氧化硅_氮化硅_氧化硅層，至少形成于第二溝道區(qū)表面；控制柵，形成于所述 氧化硅_氮化硅_氧化硅層表面。其中，第一溝道區(qū)位于襯底上柵介質(zhì)層的底部，第二溝道區(qū)位于襯底上所述源區(qū) 與選擇柵之間的空隙處，所述第一溝道區(qū)以及第二溝道區(qū)僅為說明需要進行結(jié)構(gòu)上的劃 分，而并不具有實質(zhì)性的功能差異，特此說明。如圖4A，本實施例以P-型襯底上形成NM0S晶體管作為存儲器單元選通管為例，故 首先在P-型半導(dǎo)體襯底200的表面依次形成柵介質(zhì)層201，柵電極202以及柵保護層204。所述柵介質(zhì)層201材料可以為氧化硅，可以采用高溫?zé)嵫趸ㄐ纬桑穸确秶鸀?30-150埃，(1埃=0. 1納米)；所述柵電極202材料可以為多晶硅，可以在500-700攝氏度 下，高溫外延生長而成，厚度范圍為500-2000埃；所述柵保護層204材料可以為氧化硅或者
6氮化硅等，其厚度可根據(jù)具體的工藝需要進行選擇。 如圖4B，去除部分的柵介質(zhì)層201，柵極柵電極202以及柵保護層204，可配合掩膜 進行等離子刻蝕在預(yù)定的位置形成柵極作為存儲單元的選擇柵(圖示中包括兩個存儲器 單元的選擇柵)。如圖4C，在上述圖4B所示結(jié)構(gòu)的表面形成保護層，以及間隔層207。所述保護層可以為氧化硅、氮化硅或其組合。在本實施例中，所述保護層為復(fù)合 層，包括熱氧化層205以及氮化硅層206 ；可先采用高溫?zé)嵫趸练e法或者CVD化學(xué)氣相沉 積熱氧化層205，所述熱氧化層205的厚度范圍為30-100埃；然后在熱氧化層205表面采 用CVD化學(xué)氣相沉積形成氮化硅層206，所述氮化硅保護層206厚度范圍為50-100埃，所述間隔層217將在后述工藝中刻蝕形成側(cè)壁，其材料可以為氧化硅或者氮化硅 等，但應(yīng)當(dāng)與相鄰的保護層區(qū)別開來以便后續(xù)的選擇性刻蝕。由于本實施例中間隔層217 形成于氮化硅層206表面，因此間隔層217材料選擇為氧化硅，厚度范圍為300-1000埃如圖4D，首先刻蝕所述間隔層217形成側(cè)壁。本實施例中采用RIE等離子刻蝕，利 用等離子刻蝕的各項異性性質(zhì)，在選擇柵的兩側(cè)形成側(cè)壁。由于氮化硅層206的存在，使得 刻蝕過程中避免傷及選擇柵以及其他部分的襯底。所述形成的側(cè)壁的厚度范圍為200-1000 埃。然后利用掩膜在選擇柵一側(cè)襯底上形成源區(qū)，由于相鄰存儲器單元能夠共用源區(qū) 以及漏區(qū)，因此在圖示中，直接在兩選擇柵之間的襯底區(qū)域進行離子摻雜形成源區(qū)。本實施 例中，可采用砷注入，射頻電壓5-60Kev，注入劑量5E14-5E15每平方厘米，形成N形源區(qū)。 選擇柵的兩側(cè)存在側(cè)壁，側(cè)壁下方襯底不會受到離子注入，因此圖示中形成的源區(qū)與兩邊 的選擇柵均留有空隙，且空隙的寬度等于側(cè)壁的厚度。如圖4E，去除選擇柵兩側(cè)的側(cè)壁，本實施例中側(cè)壁材料為氧化硅，可使用氫氟酸進 行濕法刻蝕。如圖4F，先去除保護層中的氮化硅層206，可使用熱磷酸進行濕法刻蝕；再去除保 護層中的熱氧化層205，可使用等離子刻蝕；另外熱氧化層205也可以保留，作為后述形成 的氧化硅_氮化硅_氧化硅層中的底部氧化硅層。使用復(fù)合型的保護層，能夠避免在濕法 刻蝕去除氮化硅206時，熱磷酸對器件其他部分的侵蝕。所述氫氟酸和熱磷酸均為選擇性刻蝕劑，其中氫氟酸只對氧化硅有腐蝕作用能保 留氮化硅等，而熱磷酸則只與氮化硅反應(yīng)可保留氧化硅等。如圖4G，在上述步驟得到的器件表面可采用CVD化學(xué)氣相沉積，依次形成氧化硅 底層、氮化硅層以及氧化硅頂層，形成氧化硅_氮化硅_氧化硅三層結(jié)構(gòu)(簡稱ONO層)，所 述ONO層207將在存儲器單元中作為電荷陷阱以存儲電荷，而具體的電荷陷阱區(qū)則為ONO 層207位于上述源區(qū)和選擇柵之間空隙表面的部分，如圖中虛線所圈區(qū)域。另外，在存儲器的制造過程中，進行到此處步驟之后，可以用掩膜覆蓋整個存儲器 陣列區(qū)域，進行外圍邏輯電路的形成工藝。如圖4H，在ONO層207的表面形成控制柵208，所述控制柵的材料可以為多晶硅， 可采用CVD化學(xué)氣相沉積制備。如圖41，利用掩膜刻蝕掉部分控制柵208，完成控制柵與所述電荷陷阱區(qū)的對準(zhǔn)。由于電荷陷阱區(qū)位于源區(qū)兩側(cè)的襯底表面并緊靠選擇柵，所以作為可選方案，所述控制柵可以完全覆蓋有源區(qū)及其兩側(cè)的襯底部分，也即圖示中兩相鄰選擇柵之間的區(qū)域，使得相鄰存儲器單元之間共用控制柵。在實際工藝的對準(zhǔn)過程中，為了讓控制柵準(zhǔn)確覆 蓋緊靠選擇柵的電荷陷阱區(qū)，所述掩膜的邊緣應(yīng)當(dāng)遮擋住部分選擇柵表面，使得刻蝕后形 成的控制柵208也會覆蓋部分選擇柵的頂部。如圖4J，在選擇柵相對于源區(qū)的另外一側(cè)區(qū)域內(nèi)形成漏區(qū)。由于前述步驟中，所述 ONO層207覆蓋于選擇柵及其兩側(cè)襯底，所以在離子注入的時候需要控制其濃度分布，使得 在襯底摻雜形成的漏區(qū)滿足相關(guān)要求。另外，相鄰的存儲器單元漏區(qū)也能共用，圖示中未示 出。本實施例中，所述漏區(qū)為N型，可采用砷注入，射頻電壓5-60Kev，注入劑量5E14-1E15 每平方厘米；還可采用磷注入，射頻電壓15-60Kev，注入劑量5E12-1E14每平方厘米。如圖4K，在所述選擇柵以及控制柵的外側(cè)等形成隔離側(cè)壁209起到保護、絕緣隔 離等作用，所述隔離側(cè)壁可以為氮化硅、氧化硅等，制備方法可與圖4D所述工藝相同。如圖4L，另外在器件有源區(qū)的互連表面，沉積或者生長硅化物金屬層210，用于降 低器件的接觸電阻，以提高器件的反應(yīng)速率。且進行常規(guī)的后端硅化工藝，比如高溫退火加 固等等以穩(wěn)固器件結(jié)構(gòu)。如圖4M，在源、柵、漏等有源區(qū)形成接觸孔引出互連線211。如圖5所示，為本發(fā)明所述SONOS快閃存儲器單元所構(gòu)成的存儲器陣列示意圖，將 圖5與圖4M相對應(yīng)，其中C-C線為SONOS快閃存儲器單元陣列中的漏區(qū)連線，作為存儲器 的位線；A-A線為SONOS快閃存儲器單元陣列中的控制柵連線，作為存儲器的字線；B-B線 為SONOS快閃存儲器單元陣列的選擇柵連線，用于存儲器單元的選通；此外存儲器單元陣 列中的源區(qū)連線圖中未示出。下面結(jié)合本發(fā)明所述的SONOS快閃存儲器單元結(jié)構(gòu)對其擦、寫以及讀取機制作進 一步介紹。此處為簡化說明，僅針對單個存儲器單元中的進行描述，與上述制造工藝相同， 所述存儲器單元的選通管以NMOS晶體管為例。如圖6A所示，為SONOS快閃存儲器單元寫機制示意圖，本發(fā)明所述SONOS快閃存 儲器單元采用源極注入(source-side injection)機制進行存儲器的寫操作。具體操作如 下首先場效應(yīng)晶體管的柵極也即存儲器單元的選擇柵被選中，選擇柵輸入低正電壓 開啟晶體管(Vsg = 1. 2v)；然后控制柵輸入極高電平(Vcg = 6v-10v)，表示對該晶體管進 行寫操作；晶體管的P型襯底保持接地(Vb = Ov), N型漏區(qū)保持低電平(Vd = Ov-O. 6v)， 而N型源區(qū)接入高電平(VS = 4v-6v)。由于晶體管已被開啟，連接源漏的溝道區(qū)形成導(dǎo)電 的溝道，因此在如果源漏之間存在電壓差便會產(chǎn)生電流。電子由低電平的漏區(qū)往高電平的 源區(qū)移動。當(dāng)電子流在溝道靠近源區(qū)一側(cè)附近，由于控制柵Vcg與襯底Vb之間存在高電勢 差，電子在此處發(fā)生隧穿而躍遷至ONO層的電荷陷阱區(qū)。如圖6A中的圈內(nèi)示意圖，電子在 ONO層的電荷陷阱區(qū)內(nèi)聚集，從而完成該晶體管的寫入過程。如圖6B所示，為SONOS快閃存儲器單元擦機制示意圖，本發(fā)明所述SONOS快閃存 儲器單元采用能帶至能帶熱空穴注入(band to band hot hole)機制進行存儲器的擦操 作。具體過程如下在進行存儲器擦操作時，即去除0N0層的電荷陷阱區(qū)的聚集電荷，首先將選擇柵 電平置零(Vsg = Ov),使得源漏區(qū)之間不形成導(dǎo)通溝道。然后控制柵輸入負(fù)的極高電平(Vcg = -5v至-10v)，P型襯底依然接地(Vb = Ov), N型漏區(qū)的電平懸浮，N型源區(qū)輸入高 電平(Vs = 4v-7v)，因為源漏區(qū)之間不導(dǎo)電，所以不會產(chǎn)生新的電子流動，而N型漏區(qū)和控 制柵之間存在極大的電勢差(Vs > Vcg)，而控制柵本身不會產(chǎn)生載流子移動，襯底靠近源 區(qū)一側(cè)將產(chǎn)生熱空穴并隧穿躍遷至0N0層的電荷陷阱區(qū)。如圖6B中的圈內(nèi)示意圖，熱空穴 將在0N0層的電荷陷阱區(qū)內(nèi)與原先聚集的電子中和，從而完成該存儲器單元的擦除過程。在進行讀取操作時，只需要將晶體管的選擇柵以及控制柵置高電平，表示選中該 位存儲單元，P型襯底接地，N型源極置0，P型漏極加極小正電壓。如果0N0層的電荷陷 阱區(qū)內(nèi)聚集有電子則必然在此處累積電勢，相當(dāng)于形成晶體管的一個浮動?xùn)艠O以導(dǎo)通晶體 管，所以只需測試晶體管是否導(dǎo)通，便可知此晶體管的0N0電荷陷阱區(qū)內(nèi)是否存儲電荷。如 果存有電荷則視為1，未有電荷則視為0。上述具體實施例中，S0N0S快閃存儲器單元雖然以NM0S晶體管為例，但在實際應(yīng) 用中，同樣可以采用PM0S晶體管作為存儲器單元的選通管。這是本發(fā)明領(lǐng)域技術(shù)人員所容 易想到并具體實施的，由于原理以及工藝制程相同此處不再贅述。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定權(quán)利要求，任何本領(lǐng)域 技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本發(fā)明的 保護范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
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權(quán)利要求
一種SONOS快閃存儲器單元，其特征在于，包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的場效應(yīng)晶體管；場效應(yīng)晶體管的溝道連接源區(qū)和漏區(qū)，包括靠近漏區(qū)的第一溝道區(qū)以及靠近源區(qū)的第二溝道區(qū)；選擇柵，形成于所述第一溝道區(qū)的表面，包括柵介質(zhì)層以及柵介質(zhì)層表面的柵電極；氧化硅 氮化硅 氧化硅層，至少形成于第二溝道區(qū)表面；控制柵，形成于所述氧化硅 氮化硅 氧化硅層表面。
2.如權(quán)利要求1所述的SONOS快閃存儲器單元，其特征在于，所述柵電極表面還形成有 柵保護層，材料為氧化硅或氮化硅。
3.如權(quán)利要求1所述的SONOS快閃存儲器單元，其特征在于，所述控制柵材料為多晶娃。
4.如權(quán)利要求1所述的SONOS快閃存儲器單元，其特征在于，所述選擇柵以及控制柵的 外側(cè)還形成有隔離側(cè)壁。
5.一種SONOS快閃存儲器單元的形成方法，其特征在于，包括 提供半導(dǎo)體襯底；在半導(dǎo)體襯底上依次形成柵介質(zhì)層、柵電極，并刻蝕部分形成選擇柵； 在選擇柵的一側(cè)襯底上形成源區(qū)，且所述源區(qū)與選擇柵之間留有空隙； 至少在襯底上所述空隙的表面形成氧化硅_氮化硅_氧化硅層； 在所述氧化硅_氮化硅_氧化硅層表面形成控制柵； 在選擇柵的另一側(cè)襯底上形成漏區(qū)。
6.如權(quán)利要求5所述的一種SONOS快閃存儲器單元的形成方法，其特征在于，所述形成 源區(qū)的具體步驟包括在選擇柵的兩側(cè)形成側(cè)壁； 在選擇柵一側(cè)的襯底上形成源區(qū)； 去除所述側(cè)壁。
7.如權(quán)利要求6所述的一種SONOS快閃存儲器單元的形成方法，其特征在于，所述形成 側(cè)壁之前，先在選擇柵以及襯底表面形成保護層。
8.如權(quán)利要求6所述的一種SONOS快閃存儲器單元的形成方法，其特征在于，所述側(cè)壁 材料氮化硅或氧化硅，所述保護層材料為氮化硅、氧化硅或其組合。
9.如權(quán)利要求8所述的一種SONOS快閃存儲器單元的形成方法，其特征在于，采用選擇 性濕法刻蝕分步去除側(cè)壁以及保護層。
10.如權(quán)利要求5所述的一種SONOS快閃存儲器單元的形成方法，其特征在于，所述氧 化硅_氮化硅_氧化硅層形成于選擇柵及其兩側(cè)襯底的表面。
11.如權(quán)利要求10所述的一種SONOS快閃存儲器單元的形成方法，其特征在于。所述 控制柵材質(zhì)為多晶硅，形成控制柵步驟包括在氧化硅_氮化硅_氧化硅層表面沉積多晶硅 層，采用掩膜刻蝕多晶硅層，所述掩膜覆蓋部分選擇柵及其一側(cè)形成有源區(qū)的襯底。
12.如權(quán)利要求5所述的一種SONOS快閃存儲器單元的形成方法，其特征在于，還包括 進行后端硅化工藝，形成隔離側(cè)壁并進行退火穩(wěn)固，制作接觸孔并引出互連線。
全文摘要
本發(fā)明提供了一種SONOS快閃存儲器單元及其形成方法，其中SONOS快閃存儲器單元包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的場效應(yīng)晶體管；場效應(yīng)晶體管的溝道連接源區(qū)和漏區(qū)，包括靠近漏區(qū)的第一溝道區(qū)以及靠近源區(qū)的第二溝道區(qū)；選擇柵，形成于所述第一溝道區(qū)的表面，包括柵介質(zhì)層以及柵介質(zhì)層表面的柵電極；氧化硅-氮化硅-氧化硅層，至少形成于第二溝道區(qū)表面；控制柵，形成于所述氧化硅-氮化硅-氧化硅層表面。本發(fā)明所形成的SONOS快閃存儲器單元滿足了嵌入式系統(tǒng)的存儲器陣列對讀寫性能以及響應(yīng)速率的需求，且與現(xiàn)有CMOS工藝相兼容，結(jié)構(gòu)簡單，易于引出源區(qū)、漏區(qū)的互連線，便于布線集成形成存儲器陣列。
文檔編號H01L29/792GK101958323SQ20091005494
公開日2011年1月26日 申請日期2009年7月16日 優(yōu)先權(quán)日2009年7月16日
發(fā)明者季明華, 詹奕鵬, 金起準(zhǔn) 申請人:中芯國際集成電路制造(上海)有限公司