專利名稱：一種抗總劑量輻照的cmos集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CMOS集成電路，尤其涉及一種新型的抗總劑量輻照的 CMOS集成電路，屬于電子技術(shù)領(lǐng)域。
背景技術(shù)：
集成電路技術(shù)正越來越廣泛的被應(yīng)用于航天、軍事、核電和高能物理等 與總劑量輻照相關(guān)的行業(yè)中。而且隨著集成電路集成度的不斷提高，半導(dǎo)體 器件的尺寸日益減小，淺槽隔離技術(shù)正以其優(yōu)良的器件隔離性能成為集成電 路中器件之間電學(xué)隔離的主流技術(shù)。但是由于總劑量輻照粒子對于器件中二 氧化硅氧化層的損傷，會在淺槽隔離結(jié)構(gòu)的氧化層內(nèi)產(chǎn)生大量的固定正電荷。 在NMOS器件中，這些大量固定正電荷的存在會引起淺槽隔離氧化層附近的 襯底反型，并在一定的源漏偏壓下形成寄生管漏電。因而CMOS集成電路和 器件漏電的大小與總劑量輻照后淺槽隔離結(jié)構(gòu)材料中產(chǎn)生的固定正電荷的濃 度密切相關(guān)，并成強(qiáng)正比關(guān)系。在器件主管開啟之前，主管處于關(guān)態(tài)，但是 這時的寄生管已經(jīng)導(dǎo)通，形成較大的關(guān)態(tài)泄漏電流。這種關(guān)態(tài)泄漏電流會大 大增加集成電路的功耗，并對集成電路的可靠性產(chǎn)生較大的負(fù)面影響，成為 現(xiàn)階段亟待解決的一個總劑量輻照可靠性問題。
因此，如果能夠在不改變淺槽隔離技術(shù)的主流制備工藝的前提下提出一 種可以減少總劑量輻照后淺槽隔離材料中產(chǎn)生的固定正電荷的濃度，以減少 硅襯底的反型電子濃度，最終減少甚至消除NMOS器件總劑量輻照后CMOS 集成電路和器件關(guān)態(tài)泄漏電流的新型隔離技術(shù)，將會對整個集成電路的抗輻 照加固具有重大的意義。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種可以極大程度提高集成電路抗總劑量性能的半 導(dǎo)體工藝技術(shù)。
為了達(dá)到上述技術(shù)目的，本發(fā)明采用如下技術(shù)方案
一種抗總劑量輻照的CMOS集成電路，包括NMOS器件和PMOS器件，
器件之間通過溝槽隔離，其特征在于，所述溝槽用隔離材料一和隔離材料二 的混合物填充，所述隔離材料一在總劑量輻照下產(chǎn)生固定正電荷，所述隔離 材料二在總劑量輻照下產(chǎn)生固定負(fù)電荷，所述混合物在總劑量輻照下顯示弱
電荷性，優(yōu)選為電中性。
其中，所述隔離材料一優(yōu)選二氧化硅；所述隔離材料二優(yōu)選氮化硅、氮 化鈦、氮化鉭或它們的混合物，此處所述的混合物可以是兩種材料的混合物， 也可以是三種材料的混合物。
通過上述技術(shù)方案，本發(fā)明在現(xiàn)有的CMOS集成電路淺槽隔離技術(shù) (shallow-trench isolation: STI)基礎(chǔ)上，弓l入與傳統(tǒng)工藝完全兼容的氮化硅、 氮化鈦、氮化坦等工藝材料，并將這種材料與常規(guī)使用的二氧化硅材料按一 定比例混合用于器件之間的隔離，在保持原有淺槽隔離技術(shù)優(yōu)勢的基礎(chǔ)上極 大幅度的提高了 CMOS集成電路的抗總劑量性能。
本發(fā)明基于如下原理
所述隔離材料一在總劑量輻照下產(chǎn)生固定正電荷，所述隔離材料二在總 劑量輻照下產(chǎn)生固定負(fù)電荷，通過將所述隔離材料一和所述隔離材料二混合， 并將混合物填充于MOS器件之間的溝槽，使得總劑量輻照后溝槽中既存在固 定負(fù)電荷，又存在固定正電荷，只要適當(dāng)調(diào)整隔離材料一和隔離材料二之間 的比例關(guān)系，就可以使最終的溝槽顯示弱電荷性，優(yōu)選為電中性，這樣就保 證了無論是NMOS器件還是PMOS器件，淺槽隔離的材料在輻照后都不會因 為強(qiáng)正電性或是強(qiáng)負(fù)電性引起襯底導(dǎo)通載流子積累，也就不會造成源漏導(dǎo)通 電流，從根本上消除了總劑量輻照引起的CMOS集成電路的寄生管漏電問題，極大的增強(qiáng)了總劑量輻照環(huán)境下的CMOS集成電路的可靠性。
需要說明的是，所述隔離材料一和隔離材料二的具體配比(質(zhì)量比)根 據(jù)所使用的具體材料種類而不同，無法設(shè)定統(tǒng)一的范圍或取值，但本領(lǐng)域技 術(shù)人員通過有限次的試驗(yàn)可以根據(jù)具體的器件性能要求確定合適的配比，使 最終的溝槽顯示弱電荷性或電中性。
圖1顯示了常規(guī)淺槽隔離工藝結(jié)構(gòu)和本發(fā)明在溝槽與襯底之間界面處的 反型載流子濃度對比，可以看到采用本發(fā)明新型抗總劑量輻照工藝技術(shù)的 NMOS器件經(jīng)過總劑量輻照后已經(jīng)不存在寄生管漏電，并且保證了 PMOS器 件也沒有總劑量輻照引起的寄生管漏電，極大程度的提高了 CMOS集成電路 的抗總劑量輻照特性。
和現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)勢在于
本發(fā)明所提出的能極大幅度提高CMOS集成電路抗總劑量輻照性能的半 導(dǎo)體工藝技術(shù)，可以從根本上消除CMOS集成電路在總劑量輻照環(huán)境下的寄 生漏電，大大的增強(qiáng)了 CMOS集成電路的抗總劑量輻照性能，對于降低總劑 量輻照下集成電路的功耗和增強(qiáng)集成電路的可靠性具有重大意義，在集成電 路抗總劑量輻照加固技術(shù)應(yīng)用中，有著明顯的優(yōu)勢和廣泛的應(yīng)用前景。
圖1顯示現(xiàn)有淺槽隔離結(jié)構(gòu)和本發(fā)明淺槽隔離結(jié)構(gòu)在溝槽與襯底之間界 面處的反型載流子濃度對比；
圖2-5顯示實(shí)施例制備CMOS集成電路的各個步驟。
具體實(shí)施例方式
下面通過一個具體的制備實(shí)施例結(jié)合附圖對本發(fā)明作進(jìn)一步描述。 本實(shí)施例制備本發(fā)明抗NMOS器件總劑量輻照的CMOS集成電路，主要 包括如下步驟1) 二氧化硅和氮化硅形成。如圖2所示。在體硅襯底1上熱氧化生長 一層厚度大約為100埃米至200埃米的二氧化硅作為氮化硅與硅襯底之間的 應(yīng)力緩沖層2，然后再用低壓化學(xué)氣相淀積(LPCVD)方法淀積一層1000埃 米至1500埃米氮化硅，作為阻擋層3。
2) 溝壑光刻和刻蝕。如圖3所示，在用光刻版光刻定義出所示圖形后， 用反應(yīng)離子刻蝕(RIE)方法刻蝕梯形溝槽4，刻蝕氣體可以是Cl2， HBr，和 02等。槽寬約為100至250納米，槽深均約為300納米至500納米，梯形槽 的正梯形邊的傾斜角度約為75°~89。。
3) 淀積隔離材料5。如圖4所示，用高密度等離子體CVD (HDPCVD) 的方法淀積氮化硅(Si3N4)和二氧化硅(Si02)的混合物至步驟2所刻蝕的溝槽4 中?？涛g與淀積的比例，即所謂的EtchTDepo比例，通常保持在0.14 0.33之 間。
4) 去除應(yīng)力緩沖層2本身及其上方的各層。如圖5所示，用化學(xué)機(jī)械 拋光(CMP)，濃磷酸煮，漂洗等方法去除應(yīng)力緩沖層2本身及其上方的各層 材料，得到最終的CMOS集成電路。
權(quán)利要求
1.一種抗總劑量輻照的CMOS集成電路，包括NMOS器件和PMOS器件，器件之間通過溝槽隔離，其特征在于，所述溝槽用隔離材料一和隔離材料二的混合物填充，所述隔離材料一在總劑量輻照下產(chǎn)生固定正電荷，所述隔離材料二在總劑量輻照下產(chǎn)生固定負(fù)電荷，所述混合物在總劑量輻照下顯示弱電荷性。
2. 如權(quán)利要求1所述的CMOS集成電路，其特征在于，所述混合物在總 劑量輻照下顯示電中性。
3. 如權(quán)利要求1或2所述的CMOS集成電路，其特征在于，所述隔離材 料一是二氧化硅。
4. 如權(quán)利要求l或2所述的CMOS集成電路，其特征在于，所述隔離材 料二選自氮化硅、氮化鈦、氮化鉭或它們的混合物。
5. 如權(quán)利要求3所述的CMOS集成電路，其特征在于，所述隔離材料二 選自氮化硅、氮化鈦、氮化鉭或它們的混合物。
全文摘要
本發(fā)明公開了一種抗總劑量輻照的CMOS集成電路，屬于電子技術(shù)領(lǐng)域。本發(fā)明抗總劑量輻照的CMOS集成電路包括NMOS器件和PMOS器件，器件之間通過溝槽隔離，其特征在于，所述溝槽用隔離材料一和隔離材料二的混合物填充，所述隔離材料一在總劑量輻照下產(chǎn)生固定正電荷，所述隔離材料二在總劑量輻照下產(chǎn)生固定負(fù)電荷，所述混合物在總劑量輻照下顯示弱電荷性或電中性。本發(fā)明可用于航天、軍事、核電和高能物理等與總劑量輻照相關(guān)的行業(yè)。
文檔編號H01L27/085GK101667580SQ20091009341
公開日2010年3月10日 申請日期2009年9月30日 優(yōu)先權(quán)日2009年9月30日
發(fā)明者文 劉, 如 黃 申請人:北京大學(xué)