專利名稱：絕緣柵型半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種絕緣柵型半導(dǎo)體裝置及其制造方法，更詳細(xì)地涉及一種將漏極電極和源極電極設(shè)置在同 一主面的漏極向上結(jié)構(gòu)中，實(shí)現(xiàn)接通電阻降低的絕緣柵型半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
已知有將漏極區(qū)域引出到形成有源極電極的基板的主面而能夠進(jìn)行表
面安裝的所謂漏極向上結(jié)構(gòu)(7:y7。K、1^01t造)的絕緣柵型半導(dǎo)體裝置(例如參照專利文獻(xiàn)l)。
參照?qǐng)D10的剖面圖，以MOSFET為例說(shuō)明現(xiàn)有的能夠進(jìn)行表面安裝的、所謂漏極向上結(jié)構(gòu)的絕緣柵型半導(dǎo)體裝置。
在p型半導(dǎo)體硅基板110上設(shè)置n-型半導(dǎo)體層111、 112，并設(shè)置從n-型半導(dǎo)體層112到達(dá)n-型半導(dǎo)體層111的p+型雜質(zhì)區(qū)域113。在n-型半導(dǎo)體層112表面設(shè)置p型雜質(zhì)區(qū)域(p型阱區(qū)域W'),在p型阱區(qū)域W'表面設(shè)置MOSFET的元件區(qū)域E'。
元件區(qū)域E'在n-型溝道層121設(shè)置溝槽115，由柵-極絕緣膜116膜覆蓋溝槽115的內(nèi)壁，柵極電極117埋設(shè)在溝槽115內(nèi)。在與溝槽115鄰接的p型雜質(zhì)區(qū)域W'表面設(shè)置p+型源極區(qū)域114。溝槽115上方由層間絕緣膜118覆蓋，源極電極120與各單元的源極區(qū)域144連接而設(shè)置。
在n-型半導(dǎo)體層112上設(shè)置漏極電極126。漏極電極126與設(shè)置于n-型半導(dǎo)體層112的高濃度p型雜質(zhì)區(qū)域119接觸。P型雜質(zhì)區(qū)域119成為與埋入n-型半導(dǎo)體層111、 112且構(gòu)成漏極區(qū)域的一部分的p+型雜質(zhì)區(qū)域113接觸并將漏極電流提升到基板表面的導(dǎo)電路徑。
專利文獻(xiàn)1:(日本)特許公開(kāi)2000-200902公報(bào)
如上所述，漏極向上結(jié)構(gòu)的MOSFET具有p+型雜質(zhì)區(qū)域(埋入?yún)^(qū)域)113、成為提升漏極電流的導(dǎo)電路徑的p型雜質(zhì)區(qū)域119及低濃度的p型雜質(zhì)區(qū)域(p型阱區(qū)域W'), MOSFET的元件區(qū)域E'形成在p型阱區(qū)域W'內(nèi)。但是，擴(kuò)散區(qū)域即p型阱區(qū)域W'的雜質(zhì)濃度越在其底部則越低，存在 電阻增加的問(wèn)題。漏極向上結(jié)構(gòu)的MOSFET/人元件區(qū)域E'下方到埋入?yún)^(qū)域 113、 p型雜質(zhì)區(qū)域119形成電流路徑，但由于在p型阱區(qū)域W'底部，雜質(zhì) 濃度降低，故存在如下問(wèn)題，即在元件區(qū)域E'下方，基板垂直方向的電流 路徑的電阻值增加，接通電阻增加。
另外，由于與p型阱區(qū)域W'的雜質(zhì)濃度相比，埋入?yún)^(qū)域113的雜質(zhì)濃 度為高濃度，所以因形成埋入?yún)^(qū)域113時(shí)的熱處理而存在向上方的擴(kuò)散(所 謂的爬升)增大的情況。
即，埋入?yún)^(qū)域113通過(guò)爬升而到達(dá)p型阱區(qū)域W'層，作為p型阱區(qū)域 W'層不能確保所希望的厚度，存在耐壓劣化的問(wèn)題。
另外，p型阱區(qū)域W'的底部例如位于距離表面4.51im左右的深度，為 了補(bǔ)償雜質(zhì)濃度的降低，在該區(qū)域進(jìn)行離子注入時(shí)，存在即使使用高加速 能量也難以在該區(qū)域進(jìn)行離子注入的.問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題而開(kāi)發(fā)的，其通過(guò)以下結(jié)構(gòu)來(lái)解決上述課題。 第一方面的發(fā)明具有p型半導(dǎo)體基板；設(shè)置在該半導(dǎo)體基板上的第一n型 半導(dǎo)體層；設(shè)置在該第一n型半導(dǎo)體層上的第二n型半導(dǎo)體層；設(shè)置在該 第二 n型半導(dǎo)體層上的第三n型半導(dǎo)體層；以從所述第一 n型半導(dǎo)體層到 達(dá)所述半導(dǎo)體基板的深度而被埋入的高濃度n型雜質(zhì)區(qū)域；以從所述第二 n 型半導(dǎo)體層到達(dá)所述第一 n型半導(dǎo)體層的深度而被埋入的高濃度的第一 p 型雜質(zhì)區(qū)域；以從所述第三n型半導(dǎo)體層到達(dá)所述第二 n型半導(dǎo)體層的深 度而被埋入的第二 p型雜質(zhì)區(qū)域；設(shè)置在所述第三n型半導(dǎo)體層并與所述 第二 p型雜質(zhì)區(qū)域相接的第三p型雜質(zhì)區(qū)域；設(shè)置在所述第三p型雜質(zhì)區(qū) 域表面的絕緣柵型半導(dǎo)體元件區(qū)域；在所述第二 p型雜質(zhì)區(qū)域及第三p型 雜質(zhì)區(qū)域的外側(cè)，設(shè)置深度為所述第三半導(dǎo)體層表面到達(dá)所述第一 p型雜 質(zhì)區(qū)域的導(dǎo)電區(qū)域；與所述絕緣柵型半導(dǎo)體元件區(qū)域連接的第 一電極及第 二電極；與所述導(dǎo)電區(qū)域連接的第三電極。
第二方面的發(fā)明具有以下工序準(zhǔn)備p型半導(dǎo)體基板，在表面擴(kuò)散高 濃度的n型雜質(zhì)，并在所述半導(dǎo)體基板上形成第一 n型半導(dǎo)體層的工序； 在該第一 n型半導(dǎo)體層表面注入高濃度的第一 p型雜質(zhì)，在所述第一 n型半導(dǎo)體層上形成第二 n型半導(dǎo)體層的工序；在該第二 n型半導(dǎo)體層表面注 入第二 p型雜質(zhì)，在該第二 p型雜質(zhì)區(qū)域的外側(cè)注入第一導(dǎo)電區(qū)域形成雜 質(zhì)，在所述第二n型半導(dǎo)體層上形成第三n型半導(dǎo)體層的工序；在該第三n 型半導(dǎo)體層表面的所希望的區(qū)域注入第三p型雜質(zhì)，在該第三p型雜質(zhì)區(qū) 域的外側(cè)注入第二導(dǎo)電區(qū)域形成雜質(zhì)的工序；通過(guò)熱處理擴(kuò)散所述第一 p 型雜質(zhì)~第三p型雜質(zhì)及第 一導(dǎo)電區(qū)域形成雜質(zhì)、第二導(dǎo)電區(qū)域形成雜質(zhì)， 并分別形成如下區(qū)域的工序以從所述第一 n型半導(dǎo)體層到達(dá)所述半導(dǎo)體 基板的深度而被埋入的n型雜質(zhì)區(qū)域、以從所述第二 n型半導(dǎo)體層到達(dá)所 述第一 n型半導(dǎo)體層的深度而被埋入的高濃度的第一 p型雜質(zhì)區(qū)域、以從 所述第三n型半導(dǎo)體層到達(dá)所述第二n型半導(dǎo)體層的深度而被埋入的第二p 型雜質(zhì)區(qū)域、設(shè)置在所述第三n型半導(dǎo)體層并與所述第二 p型雜質(zhì)區(qū)域相 接的第三p型雜質(zhì)區(qū)域、在所述第二及第三p型雜質(zhì)區(qū)域的外側(cè)從所述第 三n型半導(dǎo)體層表面到達(dá)所述第一 p型雜質(zhì)區(qū)域的導(dǎo)電區(qū)域；在所述第三p 型雜質(zhì)區(qū)域表面形成絕緣柵型半導(dǎo)體元件區(qū)域的工序；形成與所述絕緣柵 型半導(dǎo)體元件區(qū)域連接的第 一 電極及第二電極，與所述導(dǎo)電區(qū)域連接的第 三電才及的工序。
根據(jù)本發(fā)明，能夠得到以下效果。
第一，通過(guò)構(gòu)成為由第二 p型雜質(zhì)區(qū)域和第三p型雜質(zhì)區(qū)域這兩層形 成現(xiàn)有的p型阱區(qū)域，使第二p型雜質(zhì)區(qū)域和第三p型雜質(zhì)區(qū)域重合，并 補(bǔ)償?shù)谌齪型雜質(zhì)區(qū)域底部附近的低濃度雜質(zhì)區(qū)域，從而能夠使p型阱區(qū)
域的雜質(zhì)濃度分布曲線大致均勻。
由此，在漏極向上結(jié)構(gòu)的電流路徑中，可以抑制電阻的增加，降低接 通電阻。
第二，由于從p型阱區(qū)域到高濃度的第一 p型雜質(zhì)區(qū)域可以得到雜質(zhì) 濃度緩慢增加的雜質(zhì)濃度分布曲線，所以可以提高p型阱區(qū)域底部的雜質(zhì) 濃度，得到雜質(zhì)濃度大致均勻的p型阱區(qū)域。
即，由于從表面到所希望的深度可以得到雜質(zhì)濃度大致均勻的p型阱 區(qū)域，能夠形成比現(xiàn)有p型阱區(qū)域更深的p型阱區(qū)域，所以可以確保用于 確保耐壓的足夠的雜質(zhì)濃度和深度，可以進(jìn)一步提高耐壓。具體而言，可 以實(shí)現(xiàn)耐壓為20V 100V左右的p溝道型的溝槽結(jié)構(gòu)的MOSFET。
第三，由于p型阱區(qū)域的雜質(zhì)濃度可以大致均勻且l^深地形成，所以有助于降低接通電阻。
第四，由于可以抑制第一p型雜質(zhì)區(qū)域的擴(kuò)散，因此也可以抑制基板水平方向的擴(kuò)散(橫向擴(kuò)散)，實(shí)現(xiàn)半導(dǎo)體裝置的小型化。
另夕卜，根據(jù)本發(fā)明的制造方法，由于通過(guò)分別在表面層積離子注入了 p
型雜質(zhì)的n型半導(dǎo)體層，可以形成構(gòu)成p型阱區(qū)域的第二p型雜質(zhì)區(qū)域和第三p型雜質(zhì)區(qū)域，所以可以在從表面難以離子注入的深區(qū)域補(bǔ)償p型阱區(qū)域底部的雜質(zhì)濃度。
p型阱區(qū)域底部的低濃度區(qū)域具有即使為高離子注入能量(例如1000KeV )也難以注入的程度的深度(例如4|um 5)^m )。在本實(shí)施例中，層積表面注入了 p型雜質(zhì)的n型半導(dǎo)體層，在上方和下方擴(kuò)散p型雜質(zhì)而可以形成p型阱區(qū)域，所以能夠不向深區(qū)域進(jìn)行離子注入而提高p型阱區(qū)域底部的雜質(zhì)濃度。


圖1是說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的剖面圖2是本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的雜質(zhì)濃度分布曲線；
圖3(A) ~ (B)是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的
制造方法的剖面圖4(A) ~ (B)是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的
制造方法的剖面圖5(A) ~ (C)是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的
制造方法的剖面圖6是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的制造方法的剖
面圖7是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的制造方法的剖面圖8 (A) ~ (B)是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的制造方法的剖面圖9(A) ~ (B)是用于說(shuō)明本發(fā)明實(shí)施例的絕緣柵型半導(dǎo)體裝置的制造方法的剖面圖IO是說(shuō)明現(xiàn)有的絕緣柵型半導(dǎo)體裝置的剖面圖。附圖標(biāo)記說(shuō)明
11p型半導(dǎo)體硅基板21第一n型半導(dǎo)體層
22第二n型半導(dǎo)體層23第三n型半導(dǎo)體層
31n型雜質(zhì)區(qū)域41第一p型雜質(zhì)區(qū)域
42第二p型雜質(zhì)區(qū)域43第三p型雜質(zhì)區(qū)域
44導(dǎo)電區(qū)域53護(hù)圈
54溝道層57溝槽
61柵極氧化膜63柵極電極
64體區(qū)域65源極區(qū)域
66層間絕緣膜67源極電極
68漏極電極110半導(dǎo)體基板
111、,112 n-型半導(dǎo)體層113p+型雜質(zhì)區(qū)域
114源極區(qū)域115溝槽
116柵極絕緣膜117柵極電極
118層間絕緣膜119導(dǎo)電區(qū)域
120源極電極121溝道層
126漏才及電^LW、W' p型阱區(qū)域
E、E' 元件區(qū)域
具體實(shí)施例方式
參照?qǐng)D1至9詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
本發(fā)明的絕緣柵型半導(dǎo)體裝置構(gòu)成為具有p型半導(dǎo)體基板、第一 n 型半導(dǎo)體層、第二n型半導(dǎo)體層、第三n型半導(dǎo)體層、高濃度n型雜質(zhì)區(qū) 域、第一p型雜質(zhì)區(qū)域、第二p型雜質(zhì)區(qū)域、第三p型雜質(zhì)區(qū)域、絕緣柵 型半導(dǎo)體元件區(qū)域、導(dǎo)電區(qū)域、第一電極、第二電極、第三電極。
p型(p-型)半導(dǎo)體硅基板11的雜質(zhì)濃度為1.0E15- 1.0E16cmJ左右。 本實(shí)施例的MOSFET是將漏極電極與源極電極設(shè)置在同一主面的、所謂的 漏極向上結(jié)構(gòu)，p型半導(dǎo)體硅基板11是接地電位。
第一n型半導(dǎo)體層21、第二n型半導(dǎo)體層22、第三n型半導(dǎo)體層23 作為一例，是雜質(zhì)濃度分別為4.0E15cm-3 (電阻率-1.2Q'cm)左右，厚度 例如分別為6pm、 7pm 10jLim、 6jim ~ lO(im左右的外延層。在p型半導(dǎo)體硅基板11上設(shè)置第一 n型半導(dǎo)體層21,在第一 n型半導(dǎo) 體層21上設(shè)置第二 n型半導(dǎo)體層22,在第二 n型半導(dǎo)體層22上設(shè)置第三 n型半導(dǎo)體層23。
高濃度的n型(n+型)雜質(zhì)區(qū)域31以從第一n型半導(dǎo)體層21到達(dá)p 型半導(dǎo)體硅基板11的深度而被埋入。n型雜質(zhì)區(qū)域31是在第一n型半導(dǎo)體 層21和p型半導(dǎo)體硅基板11的界面(p型半導(dǎo)體硅基板11表面)擴(kuò)散了 雜質(zhì)(例如銻(Sb))的區(qū)域，雜質(zhì)濃度為1.0E19cn^左右。n型雜質(zhì)區(qū)域 31也在第一p型半導(dǎo)體層21側(cè)向上方擴(kuò)散。
第一p型(p+型)雜質(zhì)區(qū)域以從第二n型半導(dǎo)體層22到達(dá)第一n型半 導(dǎo)體層21的深度而被埋入。第一p型雜質(zhì)區(qū)域41是在第一n型半導(dǎo)體層 21和第二n型半導(dǎo)體層22的界面(第一n型半導(dǎo)體層21表面)高濃度地 擴(kuò)散了雜質(zhì)(硼(B))的區(qū)域，雜質(zhì)濃度例如為1.0E18cm-3左右。第一 p 型雜質(zhì)區(qū)域41也在第二n型半導(dǎo)體層22側(cè)向上方擴(kuò)散。通過(guò)n型雜質(zhì)區(qū) 域31，防止第一p型雜質(zhì)區(qū)域41的下方朝p型半導(dǎo)體硅基板11過(guò)度擴(kuò)散。
另外，n型雜質(zhì)區(qū)域31可以防止由接地電位的p型半導(dǎo)體石圭基板11及 與其相比電位(漏極電位)高的第一p型雜質(zhì)區(qū)域41和它們所夾持的第一 n型半導(dǎo)體層21產(chǎn)生的寄生雙極性動(dòng)作(寄生/《一 求一 ，動(dòng)作)。
第二 p型(p-型)雜質(zhì)區(qū)域42以從第三n型半導(dǎo)體層23到達(dá)第二 n 型半導(dǎo)體層22的深度而被埋入。第二p型雜質(zhì)區(qū)域42是在第二n型半導(dǎo) 體層22和第三n型半導(dǎo)體層23的界面(第二n型半導(dǎo)體層22表面)低濃 度地?cái)U(kuò)散了雜質(zhì)(硼)的區(qū)域，雜質(zhì)濃度例如為1.0E16cn^左右。p型雜質(zhì) 區(qū)域42也在第三n型半導(dǎo)體層23側(cè)向上方擴(kuò)散。
第三p型(p-型)雜質(zhì)區(qū)域43設(shè)置在第三n型半導(dǎo)體層23。第三p型 雜質(zhì)區(qū)域43是在第三n型半導(dǎo)體層23表面低濃度地?cái)U(kuò)散了雜質(zhì)(硼，雜 質(zhì)濃度例如為1.0E16cn^左右)的區(qū)域。第三p型雜質(zhì)區(qū)域43的底部與第 二p型雜質(zhì)區(qū)域42的上部相接。
由第二p型雜質(zhì)區(qū)域42和第三p型雜質(zhì)區(qū)域43形成p型阱區(qū)域W。 第二 p型雜質(zhì)區(qū)域42的上面與第三p型雜質(zhì)區(qū)域43相接，底面與第一 p 型雜質(zhì)區(qū)域41相接。通過(guò)第二 p型雜質(zhì)區(qū)域42, p型阱區(qū)域W底部的p 型雜質(zhì)濃度的降低被抑制。
另外，p型阱區(qū)域W與第一p型雜質(zhì)區(qū)域41 一起構(gòu)成形成在元件區(qū)域E的MOSFET的漏極區(qū)域。
導(dǎo)電區(qū)域44設(shè)置在p型阱區(qū)域W的外側(cè)，是具有深度為從第三n型半導(dǎo)體層23表面到達(dá)第一p型雜質(zhì)區(qū)域41的高濃度的p型(p+型)雜質(zhì)區(qū)域。導(dǎo)電區(qū)域44成為與構(gòu)成漏極區(qū)域的第一 p型雜質(zhì)區(qū)域41連接并將其引出到第三n型半導(dǎo)體層23表面的導(dǎo)電路徑。導(dǎo)電區(qū)域44的雜質(zhì)濃度例如為1.0E18cm—3左右。
在p型阱區(qū)域W的表面(第二 p型雜質(zhì)區(qū)域42表面)形成元件區(qū)域E。在元件區(qū)域E例如形成溝槽結(jié)構(gòu)的MOSFET。
MOSFET將p型阱區(qū)域W和第一p型雜質(zhì)區(qū)域41作為漏極區(qū)域，并在第三p型雜質(zhì)區(qū)域43表面設(shè)置作為n型雜質(zhì)區(qū)域的溝道層54。在溝道層54的外周設(shè)置擴(kuò)散了高濃度n型雜質(zhì)的護(hù)圈53。向元件區(qū)域E施加反向偏壓的情況下，護(hù)圏53緩和從溝道層54向第三p型半導(dǎo)體層區(qū)域43擴(kuò)展的耗盡層端部的曲率。另外，本實(shí)施方式的元件區(qū)域E是指MOSFET的形成區(qū)域，以到護(hù)圈53的區(qū)域作為該區(qū)域。
溝槽57貫通溝道層54直至到達(dá)第三p型雜質(zhì)區(qū)域43。通常，溝槽57在第三n型半導(dǎo)體層23表面圖案中構(gòu)圖為格子狀或帶狀。
在溝槽57的內(nèi)壁設(shè)置柵極氧化膜61。柵極氧化膜61的膜厚根據(jù)MOSFET的驅(qū)動(dòng)電壓而設(shè)為數(shù)百A左右。另夕卜，在溝槽57內(nèi)部埋設(shè)導(dǎo)電材料來(lái)設(shè)置柵極電極63。導(dǎo)電材料例如為多晶硅，為了謀求低電阻化，例如在該多晶硅中導(dǎo)入p型雜質(zhì)。
源極區(qū)域65是在與溝槽57鄰接的溝道層54表面注入了高濃度的p型雜質(zhì)的擴(kuò)散區(qū)域。另外，在鄰接的源極區(qū)域65之間的溝道層54表面，設(shè)置高濃度的n型雜質(zhì)的擴(kuò)散區(qū)域即體區(qū)域64,使基板的電位穩(wěn)定。由此，由鄰接的溝槽57包圍的部分成為MOS晶體管的一個(gè)單元，多個(gè)這樣單元聚集而構(gòu)成MOSFET的元件區(qū)域E。
柵極電極63上由層間絕緣膜66覆蓋。源極電極67是將鋁(Al)等金屬層構(gòu)圖為所希望的形狀的金屬電極。源極電極67覆蓋在元件區(qū)域E上而設(shè)置，經(jīng)由層間絕緣膜66之間的接觸孔與源極區(qū)域65及體區(qū)域64連接。
柵極電極63利用多晶硅層等導(dǎo)電材料5)出到元件區(qū)域E外的第三n型半導(dǎo)體層23上，并與柵極焊盤(pán)電極(未圖示)連接。
漏極區(qū)域68與源極電極67設(shè)置在同 一主面?zhèn)龋c導(dǎo)電區(qū)域44接觸。圖2是表示本實(shí)施例的從第三雜質(zhì)區(qū)域43表面到p型半導(dǎo)體硅基板11 的雜質(zhì)濃度分布曲線的圖。實(shí)線是本實(shí)施例的雜質(zhì)濃度分布曲線，為了進(jìn) 行比較，以虛線表示現(xiàn)有結(jié)構(gòu)中的基板的雜質(zhì)濃度分布曲線。
橫軸是距離第三n型半導(dǎo)體層23表面的深度，縱軸是第一 p型雜質(zhì)區(qū) 域41、 p型阱區(qū)域W (第二p型雜質(zhì)區(qū)域42和第三p型雜質(zhì)區(qū)域43)、 n 型雜質(zhì)區(qū)域31及p型半導(dǎo)體硅基板11的雜質(zhì)濃度。
在現(xiàn)有結(jié)構(gòu)中，在p型阱區(qū)域W'的底部，雜質(zhì)濃度降低，例如在距離 表面4.5pm左右的深度降低到lE14cn^左右。確保規(guī)定耐壓的p型阱區(qū)域 的雜質(zhì)濃度需要為例如1E16cm-s左右。另外，為了確保耐壓，需要在p型 阱區(qū)域內(nèi)擴(kuò)展足夠的耗盡層。
但是，在圖2所示的現(xiàn)有結(jié)構(gòu)的情況下，僅在從表面至2iim左右的深 度能夠得到所希望的雜質(zhì)濃度。
另一方面，為了補(bǔ)償雜質(zhì)的低濃度區(qū)域L (圓圏部分)，也可考慮通過(guò) 熱處理使高濃度雜質(zhì)區(qū)域即p型埋入?yún)^(qū)域向上方擴(kuò)散的方法。但是，盡管 通過(guò)上方擴(kuò)散可以補(bǔ)償雜質(zhì)濃度的急劇降低，但由于形成埋入?yún)^(qū)域的硼的 擴(kuò)散系數(shù)大，高濃度雜質(zhì)區(qū)域過(guò)度爬升，其結(jié)果是，存在能夠確保所希望 的耐壓的雜質(zhì)濃度的區(qū)域變窄的問(wèn)題。
另外，為了補(bǔ)償雜質(zhì)濃度的降低，也可考慮在低濃度區(qū)域L進(jìn)行離子 注入，但存在如下問(wèn)題即使在例如距離表面4.5pm的深度使用高加速能 量也難以進(jìn)行離子注入。
本實(shí)施例中，在第一p型雜質(zhì)區(qū)域41 (相當(dāng)于現(xiàn)有的埋入?yún)^(qū)域113) 上設(shè)置第二p型雜質(zhì)區(qū)域42,在其上設(shè)置第三p型雜質(zhì)區(qū)域43,由兩者形 成p型阱區(qū)域W,通過(guò)第二 p型雜質(zhì)區(qū)域42能夠補(bǔ)償?shù)谌齪型雜質(zhì)區(qū)域43 (相當(dāng)于現(xiàn)有的p型阱區(qū)域W')底部的雜質(zhì)濃度的降低。
因此，根據(jù)本實(shí)施例，如實(shí)線所示，從表面到深度6pm左右，可以將
中大致平的形狀)。由此，可以確保用于確保耐壓的足夠且大致均勻的雜質(zhì)
濃度和p型阱區(qū)域W的深度，可以進(jìn)一步提高耐壓。
參照?qǐng)D3 圖9,說(shuō)明本發(fā)明的絕緣柵型半導(dǎo)體裝置的制造方法。 第一工序(圖3):準(zhǔn)備p型半導(dǎo)體基板，在表面擴(kuò)散高濃度n型雜質(zhì)，
并在所述半導(dǎo)體基板上形成第一 n型半導(dǎo)體層的工序。準(zhǔn)備p型半導(dǎo)體硅基板ll(雜質(zhì)濃度為1.0E15cm-3 ~ 1.0E16cn^左右)， 在表面設(shè)置所希望的區(qū)域開(kāi)口的掩模，并導(dǎo)入高濃度(1.0E19cn^左右)的 n型雜質(zhì)(例如銻(Sb)) 31'(圖3 (A))。
之后，進(jìn)行雜質(zhì)的擴(kuò)散而形成n型雜質(zhì)區(qū)域31'。進(jìn)一步，在p型半導(dǎo) 體硅基板11上例如通過(guò)外延生長(zhǎng)等形成第一n型半導(dǎo)體層21。第一n型半 導(dǎo)體層21的雜質(zhì)濃度例如為4.0E15cm^左右(電阻率=1.2Q.cm),厚度例 如為6jim。 n型雜質(zhì)31'向上方和下方稍孩i擴(kuò)散(圖3 (B))。
第二工序(圖4):在第一n型半導(dǎo)體層表面注入高濃度的第一p型雜 質(zhì)，在所述第一n型半導(dǎo)體層上形成第二n型半導(dǎo)體層的工序。
在第一n型半導(dǎo)體層21的表面形成400A左右的熱氧化膜(未圖示)， 設(shè)置所希望的區(qū)域開(kāi)口的掩模M,并離子注入高濃度(1.0E18cn^左右)的 第一p型雜質(zhì)(例如硼)41'。離子注入條件例如是劑量為lE15cm-2，注入 能量為160KeV (圖4 ( A))。
之后，在第一n型半導(dǎo)體層21上例如通過(guò)外延生長(zhǎng)等形成第二n型半 導(dǎo)體層22。第二n型半導(dǎo)體層22的雜質(zhì)濃度例如為4.0E15cn^左右(電阻 率二1.2Q.cm)，厚度例如為7pm~ 10|im。第一 p型雜質(zhì)41'向上方和下方稍 微擴(kuò)散(圖4(B))。
第三工序(圖5):在第二n型半導(dǎo)體層表面注入第二p型雜質(zhì)，在第 二 p型雜質(zhì)區(qū)域的外側(cè)注入第一導(dǎo)電區(qū)域形成雜質(zhì)，在第二 n型半導(dǎo)體層 上形成第三n型半導(dǎo)體層的工序。
在第二 n型半導(dǎo)體層22的表面形成400A左右的熱氧化膜(未圖示)， 分別設(shè)置所希望的區(qū)域開(kāi)口的新掩模，離子注入雜質(zhì)濃度為1.0E16cn^左 右的第二 p型雜質(zhì)(例如硼)42'。離子注入條件是劑量為1.0E13cm-2，注 入能量例如為160KeV (圖5 ( A))。
另外，在第二p型雜質(zhì)42'的注入?yún)^(qū)域的外側(cè)，離子注入p型第一導(dǎo)電 區(qū)域形成雜質(zhì)(例如硼)441'。離子注入條件例如是劑量為lE15cm-2，注入 能量為160KeV (圖5 (B))。
之后，在第二 n型半導(dǎo)體層22上例如通過(guò)外延生長(zhǎng)等形成第三n型半 導(dǎo)體層23。第三n型半導(dǎo)體層23的雜質(zhì)濃度例如為傘0E15cm^左右(電阻 率二1.2Q.cm),厚度例如為6~ 10(im。第二p型雜質(zhì)42'、第一導(dǎo)電區(qū)域形 成雜質(zhì)441'向上方和下方稍微擴(kuò)散(圖5 (C))。第四工序(圖6):在第三n型半導(dǎo)體層表面的所希望的區(qū)域注入第三p型雜質(zhì)，在第三p型雜質(zhì)區(qū)域的外側(cè)注入第二導(dǎo)電區(qū)域形成雜質(zhì)的工序。
在第三n型半導(dǎo)體層23的表面形成400A左右的熱氧化膜(未圖示)，設(shè)置所希望的區(qū)域開(kāi)口的新掩模，離子注入雜質(zhì)濃度為1.0E16cm-3左右的第三p型雜質(zhì)(例如硼)43'。離子注入條件例如是劑量為1.0E13cm-2，注入能量為160KeV。
另外，在第三p型雜質(zhì)43'的注入?yún)^(qū)域的外側(cè)，離子注入高濃度(1.0E18cm-s左右)的p型第二導(dǎo)電區(qū)域形成雜質(zhì)442'。離子注入條件例如是劑量為1.0E15cm—2,注入能量為160KeV。
第五工序(圖7):通過(guò)熱處理擴(kuò)散第一p型雜質(zhì) 第三p型雜質(zhì)、第一導(dǎo)電區(qū)域形成雜質(zhì)及第二導(dǎo)電區(qū)域形成雜質(zhì)，分別形成以下區(qū)域的工序以從第一 n型半導(dǎo)體層到達(dá)半導(dǎo)體基板的深度而被埋入的n型雜質(zhì)區(qū)域；以從第二 n型半導(dǎo)體層到達(dá)第一 n型半導(dǎo)體層的深度而被埋入的高濃度的第一 p型雜質(zhì)區(qū)域；以從第三n型半導(dǎo)體層到達(dá)第二 n型半導(dǎo)體層的深度而被埋入的第二p型雜質(zhì)區(qū)域；設(shè)置在第三n型半導(dǎo)體層并與第二p型雜質(zhì)區(qū)域相接的第三p型雜質(zhì)區(qū)域；在第二及第三p型雜質(zhì)區(qū)域的外側(cè)從第三n型半導(dǎo)體層表面到達(dá)第一 p型雜質(zhì)區(qū)域的導(dǎo)電區(qū)域。
進(jìn)行熱處理(例如1230°C、 4小時(shí))，分別擴(kuò)散注入的第一 p型雜質(zhì)41'、第二p型雜質(zhì)42'、第三p型雜質(zhì)43'、第四p型雜質(zhì)44，。由此，分別形成n型雜質(zhì)區(qū)域31、第一p型雜質(zhì)區(qū)域41、第二p型雜質(zhì)區(qū)域42、第三p型雜質(zhì)區(qū)域43。另外，擴(kuò)散第一導(dǎo)電區(qū)域形成雜質(zhì)441'和第二導(dǎo)電區(qū)域形成雜質(zhì)442'。向上下擴(kuò)散的兩個(gè)區(qū)域的一部分重疊，形成從第三n型半導(dǎo)體層23表面到達(dá)第一 p型雜質(zhì)區(qū)域41的導(dǎo)電區(qū)域44。
n型雜質(zhì)區(qū)域31以從第一n型半導(dǎo)體層21到達(dá)p型半導(dǎo)體硅基板11
的深度而被埋入，并抑制寄生雙極性動(dòng)作。
第一p型雜質(zhì)區(qū)域41以從第二n型半導(dǎo)體層22到達(dá)第一n型半導(dǎo)體層21的深度而被埋入，第二 p型雜質(zhì)區(qū)域42以從第三n型半導(dǎo)體層23到達(dá)第二n型半導(dǎo)體層22的深度而被埋入。另外，第三p型雜質(zhì)區(qū)域"設(shè)置在第三n型半導(dǎo)體層23,其底部與第二 p型雜質(zhì)區(qū)域42相接。
由第二 p型雜質(zhì)區(qū)域42和第三p型雜質(zhì)區(qū)域43形成p型阱區(qū)域W。另夕卜，第一p型雜質(zhì)區(qū)域41與p型阱區(qū)域W—起構(gòu)成之后形成的MOSFET的漏極區(qū)域。
在第二p型雜質(zhì)區(qū)域42和第三p型雜質(zhì)區(qū)域43的外側(cè)形成的導(dǎo)電區(qū)域 44成為將漏極電流引出到基板表面的導(dǎo)電路徑。
這樣，在本實(shí)施例中，將形成p型阱層W的n型半導(dǎo)體層分為第二n 型半導(dǎo)體層22和第三n型半導(dǎo)體層23,在第二 n型半導(dǎo)體層22表面注入 第二 p型雜質(zhì)42',在第三n型半導(dǎo)體層23表面注入第三p型雜質(zhì)43'。
然后，通過(guò)熱處理使它們擴(kuò)散，從而由第二p型雜質(zhì)42'和第三p型雜 質(zhì)43'形成p型阱區(qū)域。在第三p型雜質(zhì)區(qū)域43和第一 p型雜質(zhì)區(qū)域41之 間，能夠形成與它們的上部和下部重疊的第二p型雜質(zhì)區(qū)域42，所以能夠 抑制阱層W底部的雜質(zhì)濃度的降低。
進(jìn)一步，由于通過(guò)一次熱處理能夠同時(shí)形成各個(gè)區(qū)域，所以可以謀求 縮短制造工序及制造工序所需的時(shí)間。由于能夠減少制造工序中的全部的 熱處理，因此高濃度的第一p型雜質(zhì)區(qū)域41的擴(kuò)散^^抑制。即，能夠抑制 在基板水平方向的擴(kuò)散(橫向擴(kuò)散)，能夠縮小半導(dǎo)體裝置的尺寸。
第六工序(圖8):在第三p型雜質(zhì)區(qū)域表面形成絕緣柵型半導(dǎo)體元件 區(qū)域的工序。
在p型阱區(qū)域W (第三p型雜質(zhì)區(qū)域43 )的表面設(shè)置氧化膜(未圖示) 等構(gòu)成的掩模，注入并擴(kuò)散高濃度(1.0E17cn^左右)的n型雜質(zhì)而形成護(hù) 圈53。另外，在護(hù)圈53的內(nèi)側(cè)注入n型雜質(zhì)(例如磷(P))(例如劑量 1.0E13cm^左右、注入能量140KeV)后，進(jìn)行擴(kuò)散而形成溝道層54 (雜 質(zhì)濃度2.0E16cm-"(圖8 (A))。
在元件區(qū)域周邊形成LOCOS氧化膜55后，在整個(gè)面上通過(guò)CVD法生 成NSG (Non-doped Silicate Glass:未摻雜硅玻璃)的CVD氧化膜，設(shè)置 所希望的開(kāi)口部并形成用于形成溝槽的掩模，通過(guò)CF類和HBr類氣體干蝕 刻基板。由此，形成貫通溝道層54直至到達(dá)第三p型雜質(zhì)區(qū)域43的溝槽 57。
進(jìn)行模擬氧化(夕、'S—酸化)而在溝槽57內(nèi)壁和溝道層54表面形成 模擬氧化膜(未圖示)，除去干蝕刻時(shí)的蝕刻損傷。利用氫氟酸等氧化膜蝕 刻劑同時(shí)除去通過(guò)該模擬氧化而形成的模擬氧化膜和CVD氧化膜。由此， 能夠形成穩(wěn)定的柵極氧化膜。另外，通過(guò)在高溫下進(jìn)行熱氧化，可以在溝 槽57開(kāi)口部倒圓角，也具有避免在溝槽57開(kāi)口部的電場(chǎng)集中的效果。之后，形成柵極氧化膜61。即，將整個(gè)面熱氧化，根據(jù)閾值形成膜厚為數(shù)百A的
柵極氧化膜61。
進(jìn)一步，在整個(gè)面堆積非摻雜的多晶硅層(未圖示)，注入并擴(kuò)散(雜 質(zhì)濃度lE19cn^左右)的p型雜質(zhì)(硼等)來(lái)謀求高導(dǎo)電率。另外，也 可以堆積預(yù)先摻雜了 p型雜質(zhì)的多晶硅層。以無(wú)掩模的方式干蝕刻在整個(gè) 面上堆積的多晶硅層，并由埋入到溝槽57內(nèi)的多晶硅層形成柵極電極63 (圖8 (B))。
之后，分別設(shè)置新的抗蝕劑掩模(未圖示)，選擇性地進(jìn)行p型雜質(zhì)(例 如硼)的離子注入和n型雜質(zhì)(例如砷)的離子注入。
之后，通過(guò)CVD法在整個(gè)面堆積BPSG (Boron Phosphorus Silicate Glass:硼磷硅玻璃)層66a，在基板表面擴(kuò)散注入的p型雜質(zhì)和n型雜質(zhì)， 在與溝槽57鄰接的溝道層54表面形成p+型源極區(qū)域65,在相鄰的源極區(qū) 域65之間的基板表面形成n型體區(qū)域64 (圖9 (A))。
利用抗蝕劑掩模蝕刻BPSG膜66a,至少在柵極電極63上剩余層間絕 緣膜66。絕緣膜66覆蓋溝槽57開(kāi)口部，例如設(shè)l為8000A左右的厚度(圖 9 (B))。
第七工序形成與絕緣柵型半導(dǎo)體元件區(qū)域連接的第一電極及第二電 極、與導(dǎo)電區(qū)域連接的第三電極的工序。
之后，在整個(gè)面濺射金屬層(例如Al/Si層)。膜厚例如為2(im左右。 金屬層構(gòu)圖為所希望的配線形狀，形成與源極區(qū)域65連接的源極電極67。
另外，形成與導(dǎo)電區(qū)域44接觸的漏極電極68。另外，在此省略圖示， 但與柵極電極63連接的柵極焊盤(pán)電極也通過(guò)同一金屬層的構(gòu)圖而形成。由 此，得到圖l所示的最終結(jié)構(gòu)。
權(quán)利要求
1. 一種絕緣柵型半導(dǎo)體裝置，其特征在于，具有p型半導(dǎo)體基板；設(shè)置在該半導(dǎo)體基板上的第一n型半導(dǎo)體層；設(shè)置在該第一n型半導(dǎo)體層上的第二n型半導(dǎo)體層；設(shè)置在該第二n型半導(dǎo)體層上的第三n型半導(dǎo)體層；以從所述第一n型半導(dǎo)體層到達(dá)所述半導(dǎo)體基板的深度而被埋入的高濃度n型雜質(zhì)區(qū)域；以從所述第二n型半導(dǎo)體層到達(dá)所述第一n型半導(dǎo)體層的深度而被埋入的高濃度的第一p型雜質(zhì)區(qū)域；以從所述第三n型半導(dǎo)體層到達(dá)所述第二n型半導(dǎo)體層的深度而被埋入的第二p型雜質(zhì)區(qū)域；設(shè)置在所述第三n型半導(dǎo)體層且與所述第二p型雜質(zhì)區(qū)域相接的第三p型雜質(zhì)區(qū)域；設(shè)置在所述第三p型雜質(zhì)區(qū)域表面的絕緣柵型半導(dǎo)體元件區(qū)域；在所述第二p型雜質(zhì)區(qū)域及第三p型雜質(zhì)區(qū)域的外側(cè)，設(shè)置深度為所述第三半導(dǎo)體層表面到達(dá)所述第一p型雜質(zhì)區(qū)域的導(dǎo)電區(qū)域；與所述絕緣柵型半導(dǎo)體元件區(qū)域連接的第一電極及第二電極；與所述導(dǎo)電區(qū)域連接的第三電極。
2. 如權(quán)利要求1所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述第二 p型雜質(zhì)區(qū)域和所述第三P型雜質(zhì)區(qū)域，相比所述第一p型雜質(zhì)區(qū)域，雜質(zhì) 濃度為低濃度。
3. 如權(quán)利要求2所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述第二 p型雜質(zhì)區(qū)域和所述第三p型雜質(zhì)區(qū)域具有相同的雜質(zhì)濃度。
4. 如權(quán)利要求1所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述第二 p型雜質(zhì)區(qū)域與所述第一 p型雜質(zhì)區(qū)域相接。
5. —種絕緣柵型半導(dǎo)體裝置的制造方法，其特征在于，具有以下工序 準(zhǔn)備p型半導(dǎo)體基板，在表面擴(kuò)散高濃度的n型雜質(zhì)，并在所述半導(dǎo)體基板上形成第一n型半導(dǎo)體層的工序；在該第一n型半導(dǎo)體層表面注入高濃度的第一p型雜質(zhì)，在所述第一n型半導(dǎo)體層上形成第二 n型半導(dǎo)體層的工序；在該第二 n型半導(dǎo)體層表面注入第二 p型雜質(zhì)，在該第二 p型雜質(zhì)區(qū) 域的外側(cè)注入第一導(dǎo)電區(qū)域形成雜質(zhì)，在所述第二 n型半導(dǎo)體層上形成第 三n型半導(dǎo)體層的工序；在該第三n型半導(dǎo)體層表面的所希望的區(qū)域注入第三p型雜質(zhì)，在該 第三p型雜質(zhì)區(qū)域的外側(cè)注入第二導(dǎo)電區(qū)域形成雜質(zhì)的工序；通過(guò)熱處理擴(kuò)散所述第一 p型雜質(zhì)-第三p型雜質(zhì)及第一導(dǎo)電區(qū)域形 成雜質(zhì)、第二導(dǎo)電區(qū)域形成雜質(zhì)，并分別形成如下區(qū)域的工序以從所迷 第一 n型半導(dǎo)體層到達(dá)所述半導(dǎo)體基板的深度而被埋入的n型雜質(zhì)區(qū)域； 以從所述第二 n型半導(dǎo)體層到達(dá)所述第一 n型半導(dǎo)體層的深度而被埋入的 高濃度的第一 p型雜質(zhì)區(qū)域；以從所述第三n型半導(dǎo)體層到達(dá)所述第二 n 型半導(dǎo)體層的深度而被埋入的第二 p型雜質(zhì)區(qū)域；設(shè)置在所述第三n型半 導(dǎo)體層并與所述第二p型雜質(zhì)區(qū)域相接的第三p型雜質(zhì)區(qū)域；在所述第二p型雜質(zhì)區(qū)域及第三p型雜質(zhì)區(qū)域的外側(cè)，從所述第三n型半導(dǎo)體層表面到 達(dá)所述第一 p型雜質(zhì)區(qū)域的導(dǎo)電區(qū)域；在所述第三p型雜質(zhì)區(qū)域表面形成絕緣柵型半導(dǎo)體元件區(qū)域的工序；形成與所述絕緣柵型半導(dǎo)體元件區(qū)域連接的第一電極及第二電極，與 所述導(dǎo)電區(qū)域連接的第三電極的工序。
6. 如權(quán)利要求5所述的絕緣柵型半導(dǎo)體裝置的制造方法，其特征在于， 所述第二 p型雜質(zhì)區(qū)域和所述第三p型雜質(zhì)區(qū)域，相比所述第一 p型雜質(zhì) 區(qū)域，雜質(zhì)濃度形成為低濃度。
7. 如權(quán)利要求6所述的絕緣柵型半導(dǎo)體裝置的制造方法，其特征在于， 所述第二 p型雜質(zhì)區(qū)域和所述第三p型雜質(zhì)區(qū)域形成為相同的雜質(zhì)濃度。
8. 如權(quán)利要求5所述的絕緣柵型半導(dǎo)體裝置的制造方法，其特征在于， 所述第二 p型雜質(zhì)區(qū)域與所述第一 p型雜質(zhì)區(qū)域相接。
全文摘要
本發(fā)明涉及一種絕緣柵型半導(dǎo)體裝置及其制造方法。形成有絕緣柵型半導(dǎo)體元件的阱區(qū)域是擴(kuò)散區(qū)域，越在其底部，雜質(zhì)濃度變得越低，存在電阻增加的問(wèn)題。因此，特別是在漏極向上結(jié)構(gòu)的絕緣柵型半導(dǎo)體元件中存在接通電阻增加的問(wèn)題。通過(guò)層積兩個(gè)p型雜質(zhì)區(qū)域而構(gòu)成p型阱區(qū)域。各p型雜質(zhì)區(qū)域依次層積在表面注入了p型雜質(zhì)的n型半導(dǎo)體層，通過(guò)熱處理同時(shí)擴(kuò)散而構(gòu)成p型阱區(qū)域。由此，能夠得到直到所希望的深度雜質(zhì)濃度都大致均勻的p型阱區(qū)域，該雜質(zhì)濃度為用于確保所希望的耐壓的足夠的雜質(zhì)濃度。
文檔編號(hào)H01L29/36GK101533855SQ200910128528
公開(kāi)日2009年9月16日 申請(qǐng)日期2009年3月16日 優(yōu)先權(quán)日2008年3月14日
發(fā)明者宮原正二, 須磨大地 申請(qǐng)人:三洋電機(jī)株式會(huì)社;三洋半導(dǎo)體株式會(huì)社