專利名稱：將去耦電容包含至半導(dǎo)體電路的方法及半導(dǎo)體電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體電路工藝技術(shù)，特別是有關(guān)于具有去耦電容 的半導(dǎo)體電路與制造方法。
背景技術(shù)：
由于半導(dǎo)體工藝的持續(xù)發(fā)展，采用低電壓設(shè)計(jì)以減小對(duì)應(yīng)的電源消耗以及采用具有較小尺寸規(guī)格(form factor)的晶體管已成為電路設(shè) 計(jì)的基本需求。由于半導(dǎo)體工藝技術(shù)的發(fā)展，半導(dǎo)體器件的柵極氧化 層厚度已經(jīng)不斷地被減小。在半導(dǎo)體電路中，可能存在多個(gè)解耦合(decoupling)電容器。這些 去耦電容是用于減少非預(yù)期的電路電源噪聲(power noise)以及解決現(xiàn) 代半導(dǎo)體電路中的動(dòng)態(tài)電壓降(IRdrops)問題。通常，在不同設(shè)計(jì)需求 下，去耦電容形成的電路結(jié)構(gòu)可以是不同的，其中一種最常見的技術(shù) 是在電5^的兩電源墊(power pads)間應(yīng)用金屬氧4b物半導(dǎo)體電容。請(qǐng)參考圖1，圖1是顯示具有去耦電容110的典型電路系統(tǒng)100 的方框圖。去耦電容110是用于保護(hù)子電路120免受由電源墊(例如 VDD)產(chǎn)生的上述電壓降及噪聲的影響。舉例說明，如果去耦電容110 是金屬氧化物半導(dǎo)體電容，去耦電容110的柵極耦接至電源墊VDD， 去耦電容110的源極與漏極均耦接至另一個(gè)電源墊GND。通過將去耦電容110應(yīng)用于電路系統(tǒng)100中，當(dāng)子電路120附近 存在電壓降，去耦電容110可迅速補(bǔ)償此非預(yù)期的電壓降，以保護(hù)子 電路120，使其免受影響。另外，去耦電容110進(jìn)一步保護(hù)子電路120, 使其遠(yuǎn)離非預(yù)期的電源噪聲。工藝，其中所述工藝通常與半導(dǎo)體電路中核心器件的工藝一致。但是， 在0.13|nm工藝或更加先進(jìn)的半導(dǎo)體工藝中，使用具有較薄柵極氧化層 的晶體管作為去耦電容將導(dǎo)致半 4currents》
有時(shí)去耦電容可占用半導(dǎo)體電路20%或更多的區(qū)域，顯然使用具 有先進(jìn)工藝(例如:0.13pm工藝)的去耦電容必然會(huì)引起半導(dǎo)體電路中 出現(xiàn)過度的非預(yù)期的漏電流，使電路效能劣化。
由上述問題可見，對(duì)于改善半導(dǎo)體電路中去耦電容的配置來說， 仍然有相當(dāng)大的改進(jìn)空間。

發(fā)明內(nèi)容
因此，為有效解決以上所述的技術(shù)問題，本發(fā)明提供了以下技術(shù) 方案。
本發(fā)明提供了一種將去耦電容包含至半導(dǎo)體電路的方法，半導(dǎo)體 電路中具有至少一邏輯電路，包含將第一去耦電容與第二去耦電容 分別設(shè)置于邏輯電路周圍的第一區(qū)域與第二區(qū)域中，其中第一去耦電 容的柵極氧化層厚度不同于第二去耦電容的柵極氧化層厚度。
本發(fā)明提供了一種半導(dǎo)體電路，包含至少一邏輯電路；第一去 耦電容，設(shè)置于邏輯電路周圍的第一區(qū)域中；以及第二去耦電容，設(shè) 置于邏輯電路周圍的第二區(qū)域中，其中，第一去耦電容的柵極氧化層 厚度不同于第二去耦電容的柵極氧化層厚度。
電路，可減輕或消除非預(yù)期的電壓降，另外也減小了半導(dǎo)體電路的電 源噪聲。


圖1是具有去耦電容的典型電路系統(tǒng)的方框圖。
圖2是依據(jù)本發(fā)明一實(shí)施例的半導(dǎo)體電路的方框圖。
圖3是依據(jù)本發(fā)明另一實(shí)施例的半導(dǎo)體電路的方框圖。
圖4是依據(jù)本發(fā)明一實(shí)施例的將去耦電容包含至半導(dǎo)體電路的流程圖。
具體實(shí)施例方式
本發(fā)明的目的是提供一種將去耦電容包含至半導(dǎo)體電路的方法，
5其中半導(dǎo)體電路中具有至少一邏輯電路；以及提供一種半導(dǎo)體電路， 以減少電路電源噪聲及改善動(dòng)態(tài)電壓降，以此解決上述背景技術(shù)中的 技術(shù)問題。
請(qǐng)參考圖2，圖2是依據(jù)本發(fā)明一實(shí)施例的半導(dǎo)體電路200的方 框圖。如圖2所示，在本實(shí)施例中，半導(dǎo)體電路200包含但不限于多 個(gè)邏輯電路210(例如半導(dǎo)體電路200的子電3各)，至少一第一去耦電 容220，以及至少一第二去耦電容230，其中第一去耦電容220設(shè)置于 邏輯電路210周圍(around)的第一區(qū)域225中，相應(yīng)地，第二去耦電容 230設(shè)置于邏輯電路210周圍的第二區(qū)域235中。
應(yīng)注意的是，不但第一去耦電容220可被設(shè)置于第一區(qū)域225, 而且第二去耦電容230也可被設(shè)置于第一區(qū)域225。同樣地，不但第 二去耦電容230可被設(shè)置于第二區(qū)域235,而且第一去耦電容220也 可被設(shè)置于第二區(qū)域235。沒有必要將去耦電容設(shè)置于特定區(qū)域中。 具有不同柵極氧化層厚度的去耦電容可被設(shè)置于同一區(qū)域中。另 一方 面，第一區(qū)域225可被視為是設(shè)置第一去耦電容220的區(qū)域，而第二 區(qū)域235可被視為是設(shè)置第二去耦電容230的區(qū)域。因此，不僅是第 一區(qū)域225與第二區(qū)域235中的一者可定義于邏輯電路210之間或圍 繞邏輯電路210,而且第一區(qū)域225與第二區(qū)域235兩者均可定義于 邏輯電路210之間或圍繞邏輯電路210。
在本實(shí)施例中，半導(dǎo)體電路200中的去耦電容具有不同的柵極氧 化層，舉例來說，與傳統(tǒng)的使用具有相同柵極氧化層的去耦電容的半 導(dǎo)體電路(也就是說傳統(tǒng)的集成電路)相比較，第一去耦電容220的 柵極氧化層厚度大于第二去耦電容230的柵極氧化層厚度。但是，以 上并非是對(duì)本發(fā)明的限制。在本發(fā)明的另 一實(shí)施例中，半導(dǎo)體電路200 中的邏輯電路210周圍具有不同柵極氧化層厚度的去耦電容(例如， 第一去耦電容220與第二去耦電容230 )。
在其它實(shí)施例中，半導(dǎo)體電路200可使用具有各種不同柵極氧化 層的去耦電容。也就是說，依據(jù)設(shè)計(jì)上的考慮，在圖2中的半導(dǎo)體電 路200中使用具有兩種以上的不同厚度的去耦電容是可行的。備選設(shè) 計(jì)也符合本發(fā)明的精神且應(yīng)屬于本發(fā)明的范圍。
請(qǐng)參考圖2，在本發(fā)明的實(shí)施例中，在邏輯電路210周圍存在一些空間(如圖2所示)，這些空間依據(jù)其面積大小至少被分為第一區(qū)域 225與第二區(qū)域235。在本實(shí)施例中，較大空間的區(qū)域可定義為第一區(qū) 域225,以及4交小空間的區(qū)域可定義為第二區(qū)域235。
另外，應(yīng)注意具有不同柵極氧化層厚度的去耦電容可被設(shè)置于相 同的區(qū)域中。不但第一去耦電容220可被設(shè)置于第一區(qū)域225,而且 第二去耦電容230也可被設(shè)置于第一區(qū)域225。同樣地，不但第二去 耦電容230可被設(shè)置于第二區(qū)域235,而且第一去耦電容220也可—皮 設(shè)置于第二區(qū)域235。另一方面，第一區(qū)域225可被視為是設(shè)置第一 去耦電容220的區(qū)域，而第二區(qū)域235可被視為是設(shè)置第二去耦電容 230的區(qū)域。因此，不僅是第一區(qū)域225與第二區(qū)域235中的一者定 義于邏輯電路210之間或圍繞邏輯電路210,而且第一區(qū)域225與第 二區(qū)域235兩者均可定義于邏輯電路210之間或圍繞邏輯電路210。 除此之外，設(shè)置去耦電容的順序不受限制。
另外，因?yàn)榈谝蝗ヱ铍娙?20與第二去耦電容230可以用于穩(wěn)定 每一邏輯電路210的供應(yīng)電壓，第一去耦電容220與第二去耦電容230 可作為填充(filler)電容器。
通常，半導(dǎo)體電路200中的輸入/輸出器件(圖中未示)符合一種工 藝，且此工藝不同于半導(dǎo)體電路中的核心器件的工藝。
舉例說明，半導(dǎo)體電路中使用輸入/輸出器件工藝(I/O device process)臺(tái)勺器<牛具有t匕7吏用才亥心、器Y牛工藝(core device process ) 6々器 件厚的柵極氧化層。如上所述，與第二去耦電容230的柵極氧化層相 比較，第一去耦電容220具有較厚的柵極氧化層。因此，半導(dǎo)體電路 200可使用符合輸入/輸出器件工藝的器件來作為第一去耦電容220, 以及使用符合核心器件工藝的器件來作為第二去耦電容230。也就是 說，第一去耦電容220是通過輸入/輸出器件工藝制造，第二去耦電容 230是通過核心器件工藝制造。
需注意的是，以上描述僅為說明本發(fā)明，其并非用以限定本發(fā)明。 對(duì)第一去耦電容220與第二去耦電容230的選擇可根據(jù)不同的設(shè)計(jì)需 求而有所不同。符合本發(fā)明精神的可選設(shè)計(jì)均應(yīng)屬于本發(fā)明的范圍。
在電路設(shè)計(jì)期間，使用具有較厚的柵極氧化層的去耦電容(例如 第一去耦電容220)在減少非預(yù)期的漏電流的同時(shí)也可產(chǎn)生較大的動(dòng)態(tài)電壓降。詳細(xì)來說，以使用輸入/輸出器件工藝的器件來實(shí)現(xiàn)第一去耦
電容220及使用核心器件工藝的器件來實(shí)現(xiàn)第二去耦電容230為例，第 二去耦電容230的電容值可能是第一去耦電容220的好幾倍，而在同一 時(shí)間，對(duì)應(yīng)第一去耦電容220的漏電流比對(duì)應(yīng)第二去耦電容230的漏電 流小五個(gè)數(shù)量級(jí)。
換句話說，傳統(tǒng)的應(yīng)用具有較薄柵極氧化層的去耦電容(例如第 二去耦電容230)在半導(dǎo)體電路中，將會(huì)引起過度的非預(yù)期的漏電流的 問題。另一方面，應(yīng)用具有較厚柵極氧化層的去耦電容(例如第一去 耦電容220)在半導(dǎo)體電路中，將會(huì)引起較大的動(dòng)態(tài)電壓降。
基于上述原因，本發(fā)明的半導(dǎo)體電路200應(yīng)用具有不同柵極氧化 層的去耦電容來減少過度的漏電流并同時(shí)維持可接受的動(dòng)態(tài)電壓降。
請(qǐng)參考圖3，圖3是依據(jù)本發(fā)明另一實(shí)施例的半導(dǎo)體電路300的 方框圖。如圖3所示，半導(dǎo)體電路300包含第一邏輯電路312與第二 邏輯電路314，假設(shè)在實(shí)施例中第 一邏輯電^各312對(duì)漏電流的敏感性 能高于第二邏輯電路314,為了保護(hù)第一邏輯電路312不受損壞，接 近于第一邏輯電路312的區(qū)域?qū)⒈淮_定為第一區(qū)域225(如圖3所示)。 接著，第一去耦電容220將設(shè)置于第一區(qū)域225,其中第一去耦電容 220的柵極氧化層厚度大于第二去耦電容230的柵極氧化層厚度。
在本實(shí)施例中，因?yàn)榈诙壿嬰娐?14對(duì)漏電流的敏感性能低于 第 一邏輯電路312，所以第二邏輯電路314周圍的區(qū)域?qū)皮確定為第 二區(qū)域235,以相應(yīng)地設(shè)置第二去耦電容230。因?yàn)樯衔囊褳榈谝蝗ヱ?電容220與第二去耦電容230作了詳細(xì)描述，更多的說明將省略以求 簡(jiǎn)潔。
請(qǐng)同時(shí)參考圖2與圖4。圖4是依據(jù)本發(fā)明一實(shí)施例的將去耦電 容包含至半導(dǎo)體電路200的流程圖。請(qǐng)注意，如果結(jié)果是大致相同， 并不限制圖4所示的執(zhí)行步驟的順序。
步驟302:將第一去耦電容220設(shè)置于半導(dǎo)體電路200的第 一 區(qū) 域225中，第一區(qū)域225圍繞于邏輯電路210(如圖2、圖3所示)；
步驟304:將第二去耦電容230設(shè)置于半導(dǎo)體電路200的第二區(qū) 域235中，第二區(qū)域235圍繞于邏輯電路210(如圖2、圖3所示)，其 中第一去耦電容220的柵極氧化層厚度不同于第二去耦電容230的柵極氧化層厚度。
在其它實(shí)施例中，設(shè)置具有不同柵極氧化層的第三去耦電容或第四去耦電容的步驟同樣可結(jié)合于圖4所示的方法中。這些備選設(shè)計(jì)均符合本發(fā)明的精神且也應(yīng)屬于本發(fā)明的范圍。
在本實(shí)施例中，第一區(qū)域225不小于第二區(qū)域235，并且可先于第二去耦電容230設(shè)置第一去耦電容220。以上僅用于說明本發(fā)明，其并非用以限定本發(fā)明。
也就是說，在本發(fā)明的其它實(shí)施例中，第一區(qū)域225的大小等于第二區(qū)域235的大小，或第一區(qū)域225小于第二區(qū)域235。具有不同大小的第一區(qū)域225與第二區(qū)域235僅用于說明本發(fā)明，其并非用以限定本發(fā)明。
另外，在將具有較薄的柵極氧化層的去耦電容設(shè)置于可用的較小區(qū)域中的操作之前，不需完成將具有較厚的柵極氧化層的去耦電容設(shè)置于可用的較大區(qū)域中的操作。而且，在本發(fā)明其它實(shí)施例中，依據(jù)不同的設(shè)計(jì)需求，也可將具有較厚的柵極氧化層的去耦電容設(shè)置于較小區(qū)域中，而將具有較薄的柵極氧化層的去耦電容設(shè)置于較大區(qū)域中。
另外，在本發(fā)明中，因?yàn)榈谝蝗ヱ铍娙?20與第二去耦電容230是可以穩(wěn)定每一邏輯電路210的供應(yīng)電壓，第一去耦電容220與第二去耦電容230可作為填充電容器。
由于半導(dǎo)體電路200中的輸入/輸出器件(圖中未示)的工藝不同于半導(dǎo)體電路中的核心器件的工藝，以及與使用核心器件工藝的器件相比較，半導(dǎo)體電路(200， 300)中的使用輸入/輸出器件工藝的器件具有較厚的柵極氧化層。本發(fā)明的半導(dǎo)體電路(例如半導(dǎo)體電路200及300)
可使用符合輸入/輸出器件工藝的器件來作為第一去耦電容220,以及使用符合核心器件工藝的器件來作為第二去耦電容230。因?yàn)樯衔囊褳榈谝蝗ヱ铍娙?20與第二去耦電容230作了詳細(xì)描述，因此省略更多的說明。
此外，當(dāng)特定邏輯電路(例如圖3中的第一邏輯電路312)對(duì)漏電流的敏感性能高于其它邏輯電路時(shí)，最接近于特定邏輯電路的區(qū)域?qū)⒈幌鄳?yīng)地確定為第一區(qū)域(例如第一區(qū)域225)。因?yàn)樯衔囊炎髁讼嚓P(guān)說明，因此省略更多的說明。也就是說，對(duì)于任一半導(dǎo)體電路及制造方法來說，如果具備或使用了不止一種的柵極氧化層，則此半導(dǎo)體電路及制造方法將屬于本發(fā)明要求保護(hù)的范圍內(nèi)。
通過使用多個(gè)不同柵極氧化層的去耦電容，可減輕或消除非預(yù)期的電壓降，同時(shí)也減小了半導(dǎo)體電路的電源噪聲。
簡(jiǎn)而言之，本發(fā)明提供一種用于將去耦電容(例如第一去耦電容220與第二去耦電容230)包含至半導(dǎo)體電路的方法及其半導(dǎo)體電路。因?yàn)榕c具有較薄柵極氧化層的去耦電容(例如第二去耦電容230)相比較，具有較厚柵極氧化層的去耦電容(例如第一去耦電容220)具有更好的漏電流寸生能(leakage performance)以及較佳的暫態(tài)時(shí)間(transienttime)。因此，使用本發(fā)明的半導(dǎo)體電路，可解決上述背景技術(shù)中先進(jìn)工藝產(chǎn)生的過度漏電流等問題。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的技術(shù)人員，在不脫離本發(fā)明的范圍內(nèi)，可以做一些改動(dòng)，因此本發(fā)明的保護(hù)范圍應(yīng)與權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種將去耦電容包含至半導(dǎo)體電路的方法，該半導(dǎo)體電路具有至少一邏輯電路，該方法包含將第一去耦電容與第二去耦電容分別設(shè)置于該至少一邏輯電路周圍的第一區(qū)域與第二區(qū)域中，其中該第一去耦電容的柵極氧化層厚度不同于該第二去耦電容的柵極氧化層厚度。
2. 根據(jù)權(quán)利要求1所述的將去耦電容包含至半導(dǎo)體電路的方法， 其特征在于，該第 一去耦電容的柵極氧化層厚度大于該第二去耦電容 的柵極氧化層厚度，以及該第 一 區(qū)域不小于該第二區(qū)域。
3. 根據(jù)權(quán)利要求1所述的將去耦電容包含至半導(dǎo)體電路的方法， 其特征在于，該第一去耦電容是通過輸入/輸出器件工藝制造，該第二 去耦電容是通過核心器件工藝制造，以及該第 一 區(qū)域不小于該第二區(qū) 域。
4. 根據(jù)權(quán)利要求1所述的將去耦電容包含至半導(dǎo)體電路的方法， 其特征在于，該第一去耦電容與該第二去耦電容中至少一者是填充電谷為。
5. 根據(jù)權(quán)利要求1所述的將去耦電容包含至半導(dǎo)體電路的方法， 其特征在于，該邏輯電3各對(duì)漏電流壽文感，該第 一去耦電容的4冊(cè)極氧化 層厚度大于該第二去耦電容的柵極氧化層厚度，以及該第一區(qū)域比該 第二區(qū)域更接近該邏輯電路。
6. —種半導(dǎo)體電路，包含 至少一邏輯電路；第一去耦電容，設(shè)置于該至少一邏輯電路周圍的第一區(qū)域中；以及第二去耦電容，設(shè)置于該至少一邏輯電路周圍的第二區(qū)域中， 其中，該第 一去耦電容的柵極氧化層厚度不同于該第二去耦電容 的柵極氧化層厚度。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體電路，其特征在于，該第一去耦 電容的柵極氧化層厚度大于該第二去耦電容的柵極氧化層厚度，以及該第 一 區(qū)域不小于該第二區(qū)域。
8. 根據(jù)權(quán)利要求6所述的半導(dǎo)體電路，其特征在于，該第一去耦 電容是通過輸入/輸出器件工藝制造，該第二去耦電容是通過核心器件 工藝制造，以及該第一區(qū)域不小于該第二區(qū)域。
9. 根據(jù)權(quán)利要求6所述的半導(dǎo)體電路，其特征在于，該第一去耦電容與該第二去耦電容中至少一者是填充電容器。
10. 根據(jù)權(quán)利要求6所述的半導(dǎo)體電路，其特征在于，該邏輯電 路對(duì)漏電流敏感，該第 一 去耦電容的 一冊(cè)極氧化層厚度大于該第二去耦 電容的柵極氧化層厚度，以及該第 一 區(qū)域比該第二區(qū)域更接近該邏輯 電路。
全文摘要
本發(fā)明提供了一種將去耦電容包含至半導(dǎo)體電路的方法及半導(dǎo)體電路。半導(dǎo)體電路具有至少一邏輯電路，將去耦電容包含至半導(dǎo)體電路的方法包含將第一去耦電容與第二去耦電容分別設(shè)置于邏輯電路周圍的第一區(qū)域與第二區(qū)域中，其中第一去耦電容的柵極氧化層厚度不同于第二去耦電容的柵極氧化層厚度。本發(fā)明提供的用于將去耦電容包含至半導(dǎo)體電路的方法及半導(dǎo)體電路，可減輕或消除非預(yù)期的電壓降，另外也減小了半導(dǎo)體電路的電源噪聲。
文檔編號(hào)H01L27/088GK101677084SQ20091013006
公開日2010年3月24日 申請(qǐng)日期2009年4月3日 優(yōu)先權(quán)日2008年9月17日
發(fā)明者張?zhí)聿? 楊明宗, 簡(jiǎn)丞星, 蕭欣欣, 道 鄭 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司