非易失性半導體存儲器件的制作方法

文檔序號：6934980閱讀：161來源：國知局

專利名稱：非易失性半導體存儲器件的制作方法
技術領域：
本發(fā)明是有關一種非易失性半導體存儲器件，特別是關于一種適用于包含在控制
柵電極的側壁經(jīng)由絕緣膜形成存儲器柵電極的存儲單元的非易失性半導體存儲器件的有效技術。
背景技術：
在日本公開特許公報特開2006-49737號公報(專利文獻1)中公開了一種技術，其在提高半導體器件的性能的同時提高制造成品率。具體來說，存儲單元被配置成多個陣列狀，在第一方向(x方向)排列的存儲單元的選擇柵電極通過選擇柵極線連接，存儲器柵電極通過存儲器柵極線連接。經(jīng)由源極區(qū)域鄰接的存儲單元的存儲器柵電極各自連接的存儲器柵極線彼此沒有電連接。選擇柵極線具有在第一方向(x方向)上延伸的第一部分和一端連接到第一部分而在第二方向(y方向)上延伸的第二部分。存儲器柵極線經(jīng)由絕緣膜在選擇柵極線的側壁上形成，從選擇柵極線的第二部分上到元件隔離區(qū)上具有在第一方向(x方向)上延伸的接觸部，經(jīng)由填埋了在接觸部上形成的接觸窗的插頭來與布線連接。
在日本公開特許公報特開2006-54292號公報(專利文獻2)中公開了一種技術，其在標準CMOS邏輯處理中削減用來混載非揮發(fā)存儲器所需的追加光罩張數(shù)而能夠謀求縮短制造期間與降低成本。具體來說就是，利用側壁結構，在柵電極被硅物化的分裂柵型存儲單元中，與選擇柵電極鄰接配置孤立的補助圖案。在兩者的間隙填充側壁柵極的多晶硅對自我整合地形成的布線部取得接觸孔(contact)。由于接觸孔可以與補助圖案及元件隔離區(qū)重迭，所以在考慮占有面積上時可實現(xiàn)設計最優(yōu)化。在日本公開特許公報特開2007-189063號公報(專利文獻3)中公開了一種技術，其提供了能夠謀求擴大工藝裕度(process margin)的半導體存儲器件與該器件的制造方法的技術。具體來說，構成存儲器柵極布線等的多晶硅膜，形成與從位于控制柵極布線的其中一個側面上的部分朝向與所述控制柵極布線所在一側相反的一側延伸的部分，該部分即為焊墊部(pad)。并形成接觸窗(contact hole)以使所述焊墊部露出。使得位于控制柵極布線的其中一個側面上的多晶硅膜的部分的高度在控制柵極布線的高度以下，并使得構成存儲器柵極布線等的多晶硅膜不與控制柵極布線平面性地重迭。
《專利文獻1》日本公開特許公報特開2006-49737號公報
《專利文獻2》日本公開特許公報特開2006-54292號公報
《專利文獻3》日本公開特許公報特開2007-189063號公報

發(fā)明內(nèi)容
作為能夠電性寫入及刪除的非易失性半導體存儲器件，EEPROM(Elec-tricallyErasable and Programmable Read OnlyMemory :電子可程序化的只讀存儲器)和閃存被廣泛使用?，F(xiàn)在被廣泛使用的EEPROM和閃存所代表的這些非易失性半導體存儲器件(存儲器)，在MOS(Metal Oxide Semiconductor :金屬氧化物半導體)晶體管的柵電極下，具有被氧化硅膜包圍的導電性的懸浮柵電極和陷阱(trap)性絕緣膜等電荷積蓄膜，利用因在懸浮柵電極和陷阱性絕緣膜的電荷積蓄狀態(tài)的不同而晶體管的閾值不同來存儲信息。
所述陷阱性絕緣膜是指具有能夠積蓄電荷的陷阱能級(tr即level)的絕緣膜，能夠舉出氮化硅膜等作為一例。在具有陷阱性絕緣膜的非易失性半導體存儲器件中，通過對陷阱性絕緣膜的電荷注入及放出來使MOS晶體管的閾值移位、并作為存儲單元產(chǎn)生動作。像這樣的以陷阱性絕緣膜作為電荷積蓄膜的非易失性半導體存儲器件稱為MONOS (Metal Oxide Nitride Oxide Semiconductor)型晶體管，與在電荷積蓄膜使用導電性的懸浮柵電極的情況相比，由于在離散性的陷阱能級積蓄電荷，因此數(shù)據(jù)保持的可靠性良好。并且，由于數(shù)據(jù)保持的可靠性良好，所以能夠?qū)⑾葳逍越^緣膜上下的氧化硅膜的薄膜厚度薄膜化，具有能夠使得寫入及刪除動作時低電壓化等優(yōu)點。作為MONOS型晶體管的一例，有分裂柵型(split-gate)晶體管。所述分裂柵型晶體管具有如下結構，即在控制柵電極的側壁經(jīng)由絕緣膜形成側壁(sidewall)形狀的存儲器柵電極。在非易失性半導體存儲器件中，在存儲單元采用上述的分裂柵型晶體管，采取將所述存儲單元陣列狀配置的結構。具體來說就是，如果說明非易失性半導體存儲器件的布置的一部分，例如，第一存儲單元陣列區(qū)域、供電區(qū)域和第二存儲單元陣列區(qū)域沿著第一方向(x方向)并列。此時，例如以夾在第一存儲單元陣列區(qū)域和第二存儲單元陣列區(qū)域的方式來配置供電區(qū)域。供電區(qū)域是用來向在存儲單元陣列區(qū)域形成的存儲單元供給電壓的區(qū) 域。具體地說就是，成為用來向構成存儲單元的分裂柵型晶體管的控制柵電極和存儲器柵電極供給電壓的區(qū)域。以下說明有關上述的第一存儲單元陣列區(qū)域、第二存儲單元陣列區(qū)域和供電區(qū)域的結構。首先，沿著第一方向(x方向)形成從第一存儲單元陣列區(qū)域向供電區(qū)域延伸的第一控制柵電極。并且，配置有沿著第一方向(x方向)延伸到供電區(qū)域內(nèi)且與第一控制柵電極電連接的臺座部。并且，配置有沿著第一方向(x方向)從供電區(qū)域向第二存儲單元陣列區(qū)域延伸并且在供電區(qū)域內(nèi)與臺座部電連接的第二控制柵電極。此時，第一控制柵電極、臺座部和第二控制柵電極被配置成一直線狀。在被配置成一直線狀的第一控制柵電極、臺座部和第二控制柵電極各自的側壁經(jīng)由絕緣膜形成有在第一方向(x方向)延伸的側壁 (sidewall)狀的存儲器柵電極。以下說明此時，在供電區(qū)域中，向存儲器柵電極供給電壓的結構。在供電區(qū)域中，存儲器柵電極被形成在臺座部的側壁。在所述存儲器柵電極電連接有供電布線。供電布線具體地說就是其一端搭上臺座部上，從所述一端向臺座部的側壁延長進而將另一端向成為臺座部的基礎的半導體襯底空出的空間拉出的方式沿著第二方向(y方向)來加以形成。由此，供電布線將與在臺座部的側壁形成的存儲器柵電極電連接。并且，供電布線在配置于半導體襯底空出的空間的另一端與插頭連接而與上層的布線連接。由此，可經(jīng)由供電布線來向存儲器柵電極供給電壓。所述供電布線是加工構成存儲器柵電極的多晶硅膜而形成。換句話說就是，存儲器柵電極在形成了控制柵電極(包含臺座部)的半導體襯底上經(jīng)由絕緣膜形成多晶硅膜，通過對所述多晶硅膜進行異向性蝕刻，在控制柵電極(包含臺座部)側壁作為側壁 (sidewall)而形成。形成這樣的存儲器柵電極的過程中同時也形成供電布線。換句話說就是在供電區(qū)域中，向構成存儲器柵電極的多晶硅膜實施供電布線的圖案化的狀態(tài)下來進行蝕刻。由此，在供電區(qū)域中，在臺座部的側壁形成側壁(sidewall)狀的存儲器柵電極，同時可由與構成所述存儲器柵電極的多晶硅膜相同的多晶硅膜來形成供電布線。
對供電布線的圖案化是在多晶硅膜上形成抗蝕膜之后、對所述抗蝕膜采用微影技術圖案化，并進行以圖案化后的抗蝕膜為光罩的蝕刻。供電布線的一端搭上臺座部，并且另一端被配置在成為臺座部的基礎的半導體襯底上，所以供電布線成為跨越因臺座部造成的段差的上下來形成。因此，用來形成供電布線的抗蝕膜也將在因臺座部造成的段差上被圖案化。這一點意味著如果對抗蝕膜進行曝光處理時，將難以對在段差的上下形成的抗蝕膜的雙方對準焦點。換句話說就是，臺座部的高度與控制柵電極的高度相同，都有著較高的高度，因此將大于使曝光光成像的成像光學系的焦點深度。為此，如果對在臺座部上形成的抗蝕膜對準焦點，則與在半導體襯底(基礎)上形成的抗蝕膜焦點將無法對準，相反地，如果將焦點對準半導體襯底(基礎)上形成的抗蝕膜，對臺座上形成的抗蝕膜則焦點將無法對準。此時，在焦點不一致或模糊的狀態(tài)下對抗蝕膜進行圖案化之后，以所述圖案的抗蝕膜做為光罩來對多晶硅膜進行蝕刻。如此一來，將無法正常進行以抗蝕膜作為光罩的對多晶硅膜的圖案化，從而產(chǎn)生加工多晶硅膜所獲得的供電布線的形狀不良。例如，在半導體襯底(基礎)上的供電布線的另一端被去除了超過必要部分后的結果，將成為與應該在供電布線的另一端連接的插頭無法連接的狀態(tài)。換句話說就是，由于供電布線的形狀不良，將在供電布線和插頭之間產(chǎn)生連接不良。如果供電布線和插頭成為非導通，則將變成無法從外部經(jīng)由供電布線來對存儲器柵電極供給電壓。換句話說就是將變成無法對存儲器柵電極供給電壓而無法向存儲單元進行數(shù)據(jù)的寫入或是刪除，從而降低非易失性半導體存儲器件的可靠性。本發(fā)明的目的在于提供能夠提高非易失性半導體存儲器件的可靠性的技術，特別
是提供一種能夠確實地對分裂柵型晶體管的存儲器柵電極進行供電的技術。本發(fā)明的所述內(nèi)容及所述內(nèi)容以外的目的和新特征在本說明書的描述及附圖說
明中寫明。下面簡要說明關于本專利申請書中所公開的發(fā)明中具有代表性的實施方式的概要。根據(jù)具有代表性的實施方式所制造的非易失性半導體存儲器件，在半導體襯底具備第一存儲單元陣列區(qū)域、第二存儲單元陣列區(qū)域、由上述第一存儲單元陣列區(qū)域和上述第二存儲單元陣列區(qū)域所夾的供電區(qū)域；其中，上述第一存儲單元陣列區(qū)域、上述第二存儲單元陣列區(qū)域及上述供電區(qū)域并列在第一方向上。并且，具有(a)沿著上述第一方向從上述第一存儲單元陣列區(qū)域延伸到上述供電區(qū)域并且在上述供電區(qū)域內(nèi)具有第一終端部的第一控制柵電極，(b)在上述第一控制柵電極的側壁經(jīng)由第一絕緣膜而形成并且在上述第一方向上延伸的第一存儲器柵電極。還具有(C)沿著上述第一方向從上述第二存儲單元陣列區(qū)域延伸到上述供電區(qū)域并且在上述供電區(qū)域內(nèi)具有第二終端部的第二控制柵電極， (d)在上述第二控制柵電極的側壁經(jīng)由第二絕緣膜形成并且在上述第一方向上延伸的第二
7存儲器柵電極。此時，上述第一控制柵電極和上述第二控制柵電極被配置成一直線狀并且將上述第一終端部和上述第二終端部隔開來配置。其中，非易失性半導體存儲器件具備 (e)供電布線，其一端配置于上述第一終端部上并且另一端配置于上述第二終端部上，(f) 與上述供電布線電連接的插頭。并且，上述供電布線是將形成上述第一存儲器柵電極及上述第二存儲器柵電極的第一導體膜進行加工而形成，并且經(jīng)由上述供電布線上述第一存儲器柵電極和上述第二存儲器柵電極電連接。并且，經(jīng)由上述供電布線來對上述第一存儲器柵電極及上述第二存儲器柵電極施加規(guī)定電壓。

圖1是示出本案發(fā)明人研究的比較例中的非易失性半導體存儲器件的布置結構圖。圖2是沿圖1的A-A線切斷的剖面圖。圖3是沿圖1的B-B線切斷的剖面圖。圖4是示出比較例中的非易失性半導體存儲器件制作工藝的剖面圖。圖5是示出接著圖4的非易失性半導體存儲器件制作工藝的剖面圖。圖6是示出接著圖5的非易失性半導體存儲器件制作工藝的剖面圖。圖7是示出接著圖6的非易失性半導體存儲器件制作工藝的剖面圖。圖8是示出接著圖7的非易失性半導體存儲器件制作工藝的剖面圖。圖9是示出接著圖8的非易失性半導體存儲器件制作工藝的剖面圖。圖10是示出接著圖9的非易失性半導體存儲器件制作工藝的剖面圖。圖11是示出接著圖10的非易失性半導體存儲器件制作工藝的剖面圖。圖12是示出本發(fā)明的實施方式1中的非易失性半導體存儲器件的布置結構圖。圖13是沿圖12的A-A線切斷的剖面圖。圖14是沿圖12的B-B線切斷的剖面圖。圖15是示出本發(fā)明的實施方式1中的非易失性半導體存儲器件制作工藝的剖面圖。圖16是示出接著圖15的非易失性半導體存儲器件制作工藝的剖面圖。圖17是示出接著圖16的非易失性半導體存儲器件制作工藝的剖面圖。圖18是示出接著圖17的非易失性半導體存儲器件制作工藝的剖面圖。圖19是示出接著圖18的非易失性半導體存儲器件制作工藝的剖面圖。圖20是示出接著圖19的非易失性半導體存儲器件制作工藝的剖面圖。圖21是示出接著圖20的非易失性半導體存儲器件制作工藝的剖面圖。圖22是示出接著圖21的非易失性半導體存儲器件制作工藝的剖面圖。圖23是示出本發(fā)明的實施方式2中的非易失性半導體存儲器件的布置結構圖。圖24是示出本發(fā)明的實施方式3中的非易失性半導體存儲器件的布置結構圖。圖25是沿圖24的A_A線切斷的剖面圖。圖26是沿圖24的B-B線切斷的剖面圖。圖27是示出本發(fā)明的實施方式4中的非易失性半導體存儲器件的布置結構圖。圖28是示出本發(fā)明的實施方式5中的非易失性半導體存儲器件的布置結構圖。
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圖29是沿圖28的A—A線切斷的剖面圖。
圖30是沿圖28的B—B線切斷的剖面圖。
極呈說明
1S半導體襯底
10氮化硅膜
11氧化硅膜
Actl有源區(qū)域
Act2有源區(qū)域
Act3有源區(qū)域
CG控制柵電極
CGl控制柵電極
CGla控制柵電極
CGlb控制柵電極
CG2控制柵電極
CG2a控制柵電極
CG2b控制柵電極
CN／接觸窗
CNTl接觸窗
CNT2接觸窗
CS硅化鉆膜
DMY虛擬部
[C電荷積蓄膜
[SL供電布線
[SR供電區(qū)域
[Vl電位阻擋膜
[V2電位阻擋膜
[Xl低濃度雜質(zhì)擴散區(qū)域
[X2低濃度雜質(zhì)擴散區(qū)域
FRl抗蝕膜
60X柵極絕緣膜[ooa] IFl氧化硅膜
IF2氮化硅膜
IF3氧化硅膜
工L層間絕緣膜
NCA存儲單元陣列區(qū)域
M[Al存儲單元陣列區(qū)域
NCA2存儲單元陣列區(qū)域
NCA3存儲單元陣列區(qū)域
ND高濃度雜質(zhì)擴散區(qū)域
MG:存儲器柵電極 MGla:存儲器柵電極 MGlb:存儲器柵電極 MG2a:存儲器柵電極 MG2b:存儲器柵電極 MS :高濃度雜質(zhì)擴散區(qū)域 MV :n型半導體區(qū)域 NISO:阱區(qū)分隔層 PED:臺座部 PF1 :多晶硅膜 PF2:多晶硅膜 PLG:插頭 PLG1 :插頭 PLG2 :插頭 PWL:p型阱區(qū) STI :元件隔離區(qū) SW:偵U壁 TE1 :終端部 TE2 :終端部
具體實施例方式
下面簡要說明關于本專利申請書中所公開的發(fā)明中根據(jù)具有代表性的實施方式所得到的效果。能夠提高非易失性半導體存儲器件的可靠性。特別是能確實地進行對分裂柵型晶體管的存儲器柵電極的供電。在以下實施方式中，為了方便，在必要時將幾個部分或?qū)嵤┓绞椒指顏碚f明，除了需要特別說明的以外，這些都不是彼此獨立且無關系的，而是與其它一部分或者全部的變形例、詳細內(nèi)容及補充說明等相互關聯(lián)的。另外，在以下實施方式中提及要素數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)時，除了特別說明及原理上已經(jīng)明確限定了特定的數(shù)量等除外，所述的特定數(shù)并非指固定的數(shù)量，而是可大于等于該特定數(shù)或可小于等于該特定數(shù)。而且，在以下實施方式中，除了特別說明及原理上已經(jīng)明確了是必要時除外，所述的構成要素(包括要素步驟等)也并非是必須的要素。同樣地，在以下實施方式中提及的構成要素等的形狀、位置關系等時，除了特別說明時及原理上已經(jīng)明確了并非如此時，實質(zhì)上包括與所述形狀等相近或者類似的。同理，所述的數(shù)值及范圍也同樣包括與其相近的。
以下根據(jù)附圖詳細說明本發(fā)明的實施方式。為了說明實施方式的所有圖中，原則上對具有同一功能的構件采用同一符號，省略掉重復的說明。另外，在除了需要特別說明的以外，對具有同一或同樣的部分原則上不進行重復說明。另外，在實施方式所用的圖中，為了使圖面簡單易懂，有時會省略掉剖面圖的剖面線或者給平面圖加上剖面線。
(實施方式l) 首先，在說明本實施方式1的半導體器件之前，參照附圖(圖1 圖11)說明本案發(fā)明人所研討的技術(比較例)。具體地說就是在說明比較例的結構之后，說明制造所述結構的制作工藝的同時說明比較例的課題。圖1是示出比較例中的非易失性半導體存儲器件的布置結構的一部分的平面圖。如圖l所示，比較例中的非易失性半導體存儲器件，例如沿著X軸方向配置了存儲單元陣列區(qū)域MCA1和存儲單元陣列區(qū)域MCA2，以被夾在所述存儲單元陣列區(qū)域MCA1和存儲單元陣列區(qū)域MCA2之間的方式配置了供電區(qū)域(shunt分流區(qū)域)ESR。存儲單元陣列區(qū)域MCA1、 MCA2是存儲單元形成為陣列狀的區(qū)域，供電區(qū)域ESR是用來向存儲單元陣列區(qū)域MCA1、 MCA2供給電壓的區(qū)域。換句話說，由于向存儲單元進行寫入動作、刪除動作及讀出動作時，必須施加規(guī)定電壓，因此，為了在進行這些動作時向存儲單元供給規(guī)定的電壓，設置了供電區(qū)域ESR。下面說明上述的比較例中的存儲單元陣列區(qū)域MCA1、存儲單元陣列區(qū)域MCA2和供電區(qū)域ESR的結構。首先，在存儲單元陣列區(qū)域MCA1形成有根據(jù)元件隔離區(qū)STI所分隔的有源區(qū)域Actl，并在所述有源區(qū)域Actl形成有多個存儲單元。同樣地，在存儲單元陣列區(qū)域MCA2也形成有根據(jù)元件隔離區(qū)STI分隔的有源區(qū)域Act2，在所述有源區(qū)域Act2形成有多個存儲單元。另一方面，在整個供電區(qū)域ESR的半導體襯底內(nèi)，元件隔離區(qū)STI被整面形成。形成有控制柵電極CG1，其沿著X軸方向從存儲單元陣列區(qū)域MCA1延伸到供電區(qū) 域ESR上。并且，配置臺座部PED，其沿著X軸方向上延伸到供電區(qū)域ESR內(nèi)并與控制柵電極CG1電連接。而且，還配置有控制柵電極CG2，其沿著X軸方向從供電區(qū)域ESR延伸到存儲單元陣列區(qū)域MCA2上、并在供電區(qū)域ESR內(nèi)與臺座部PED電連接。此時，控制柵電極 CG1、臺座部PED和控制柵電極CG2被配置成一直線狀。在被配置成一直線狀的控制柵電極 CG1、臺座部PED和控制柵電極CG2各自的側壁上經(jīng)由絕緣膜形成了在X軸方向上延伸的側壁(sidewall)狀的存儲器柵電極MG。以下說明此時的在供電區(qū)域ESR中向存儲器柵電極MG供給電壓的結構。在供電區(qū)域ESR中，存儲器柵電極MG形成于臺座部PED的側壁。在所述存儲器柵電極MG電連接了供電布線ESL。具體地說就是供電布線ESL的一端搭在臺座部PED上，從所述一端朝向臺座部PED的側壁延伸，而且，沿著y軸方向來形成以使另一端朝向成為臺座部PED的基座的半導體襯底空出的空間拉出。由此，供電布線ESL將與在臺座部PED的側壁形成的存儲器柵電極MG電連接。并且，供電布線ESL與通過配置在半導體襯底空出的空間的另一端與插頭PLG2連接而與上層布線連接。另外，供電布線ESL的寬度大于側壁(sidewall)狀的存儲器柵電極MG的寬度(存儲器柵電極MG的柵極長方向的長度)。換句話說就是，供電布線 ESL是具有比在存儲單元陣列區(qū)域MCA所使用的存儲器柵電極MG寬度更大的區(qū)域。更具體來說就是，以大于插頭PLG1直徑的寬度來形成。由此，能夠經(jīng)由供電布線ESL來向存儲器柵電極MG供給電壓。并且，控制柵電極CG1、 CG2將能夠通過抵達臺座部PED的插頭PLG1 來供給電壓。比較例中的非易失性半導體存儲器件的布置結構如上所述。下面，說明有關在圖 1所示的存儲單元陣列區(qū)域MCA1、 MCA2所形成的存儲單元的結構、以及在供電區(qū)域ESR形成的供電布線ESL的結構。圖2是沿圖1的A-A線切斷的剖面圖，是表示存儲單元的結構圖。其中，雖然說明了比較例的存儲單元的結構，但是，存儲單元的結構是與后述的本實施方式1的存儲單元為同樣結構。因此，在本說明書中雖然是作為比較例說明存儲單元的結構，但是，圖2所示的存儲單元的結構及動作，也可說是在本實施方式l的存儲單元的結構及動作。換句話說，比較例和本實施方式1的不同之處，并非在于存儲單元的結構，而是在于向存儲單元供給電壓的供電區(qū)域ESR的結構。如圖2所示，在存儲單元形成區(qū)域中，在半導體襯底1S上形成由n型半導體區(qū)域構成的阱區(qū)(well)分隔層NISO，在所述阱區(qū)分隔層NISO上形成p型阱區(qū)PWL。并且，在所述P型阱區(qū)PWL上形成存儲單元。所述存儲單元由選擇存儲單元的選擇部和存儲信息的存儲部構成。首先，說明有關選擇存儲單元的選擇部的結構。存儲單元具有在半導體襯底 lS(p型阱區(qū)PWL)上形成的柵極絕緣膜GOX，在所述柵極絕緣膜GOX上形成控制柵電極(控制電極)CG。柵極絕緣膜G0X例如由氧化硅膜形成，控制柵電極CG例如由在多晶硅膜PF1 和在多晶硅膜PF1上形成的硅化鈷(cobalt silicide)膜CS形成。硅化鈷膜CS是為了用于控制柵電極CG的低電阻化而形成的。所述控制柵電極CG具有選擇存儲單元的功能。換言之就是，通過控制柵電極CG選擇特定的存儲單元，并向所選擇的存儲單元進行寫入動作、刪除動作或是讀出動作。另外，本實施方式中，作為硅化物膜雖然僅舉出了硅化鈷膜CS 的例子，但是，并不僅限于此，也能夠使用硅化鎳(nickel silicide)或硅化鉑(Platinum silicide)等其它膜。下面說明中的硅化鈷膜CS時也是同樣。其次，說明有關存儲單元的存儲部的結構。在控制柵電極CG—側的側壁經(jīng)由由絕緣膜構成的層疊膜形成存儲器柵電極MG。存儲器柵電極MG具有在控制柵電極CG —側的側壁形成的側壁(sidewall)狀的形狀，由在多晶硅膜PF2和在多晶硅膜PF2上形成的硅化鈷膜CS形成。硅化鈷膜CS是為了用于存儲器柵電極MG的低電阻化而形成的。
控制柵電極CG和存儲器柵電極MG之間、以及存儲器柵電極MG和半導體襯底1S 之間形成層疊膜。所述層疊膜由在半導體襯底1S上形成的電位阻擋膜EV1、在電位阻擋膜 EV1上形成的電荷積蓄膜EC、以及在電荷積蓄膜EC上形成的電位阻擋膜EV2構成。電位阻擋膜EV1例如由氧化硅膜IF1形成，作為與存儲器柵電極MG半導體襯底1S之間形成的柵極絕緣膜發(fā)揮作用。由所述氧化硅膜IF1構成的電位阻擋膜也具有作為通道絕緣膜的功能。例如存儲單元的存儲部，由于從半導體襯底1S經(jīng)由電位阻擋膜EV1向電荷積蓄膜EC注入電子或向電荷積蓄膜EC注入空穴來進行信息的存儲和刪除，電位阻擋膜EV1也作為通道絕緣膜發(fā)揮作用。再者，所述電位阻擋膜EV1，并不限定為氧化硅膜，也可以以導入氮的氧化硅膜來形成。并且，在所述電位阻擋膜EV1上形成的電荷積蓄膜EC，具有積蓄電荷的功能。具體地地說就是，在本比較例中，由氮化硅膜IF2來形成電荷積蓄膜EC。在本比較例的存儲單元的存儲部中，根據(jù)是否在電荷積蓄膜EC積蓄有電荷，經(jīng)由控制流過存儲器柵電極MG底下的半導體襯底IS內(nèi)的電流來存儲信息。換句話說就是根據(jù)在電荷積蓄膜EC是否有積蓄電荷，利用流過存儲器柵電極MG底下的半導體襯底IS內(nèi)的電流的閾值電壓的變化而存儲信息。本比較例中，作為電荷積蓄膜EC使用具有陷阱能級的絕緣膜。氮化硅膜IF2能夠
12作為具有所述陷阱能級的絕緣膜的一例，但是，并不僅限于氮化硅膜IF2，也可以使用介電常數(shù)高于氮化硅膜的高介電常數(shù)膜，例如氧化鋁膜(氧化鋁)、氧化鉿膜或是氧化鉭膜等。如果使用具有陷阱能級的絕緣膜作為電荷積蓄膜EC，電荷將為在絕緣膜所形成的陷阱能級捕陷。如上所述，經(jīng)由在陷阱能級捕陷電荷，將電荷積蓄在絕緣膜中。作為電荷積蓄膜EC向來主要使用多晶硅膜，作為電荷積蓄膜EC使用多晶硅膜時，如果包圍電荷積蓄膜EC的電位阻擋膜EV1或是電位阻擋膜EV2的任何地方的一部分有所缺陷，由于電荷積蓄膜EC為導體膜(conductor film)，可能因發(fā)生異常漏電流而使在電荷積蓄膜EC所積蓄的電荷完全流失。其中，作為電荷積蓄膜EC，向來使用了絕緣體的氮化硅膜IF2。此時，有助于數(shù)據(jù) 儲存的電荷將被積蓄到存在于氮化硅膜IF2中的離散的陷阱能級(捕陷準位)。因此，即使包圍電荷積蓄膜EC的電位阻擋膜EV1和電位阻擋膜EV2中的一部分產(chǎn)生缺陷，由于電荷被積蓄在電荷積蓄膜EC的離散性的陷阱能級，因此將不會產(chǎn)生所有的電荷從電荷積蓄膜EC 流失。因此，能夠提高的數(shù)據(jù)保持的可靠性。基于這樣的理由，作為電荷積蓄膜EC并不僅限于氮化硅膜IF2，經(jīng)由使用類似離散性的陷阱能級之類的膜，將能夠提高數(shù)據(jù)保持的可靠性。并且，在本比較例中，作為電荷積蓄膜EC使用數(shù)據(jù)保持特性良好的氮化硅膜IF2。為此，將能夠使得防止電荷從電荷積蓄膜EC的流出所設置的電位阻擋膜EV1及電位阻擋膜EV2的薄膜厚度變薄。由此，也將有的一個優(yōu)點是能夠使得驅(qū)動存儲單元的電壓低電壓化。并且，作為電荷積蓄膜EC，可以使用將硅形成為多個粒狀的硅及奈米點(silicon nanodot)。其次，在控制柵電極CG的側壁當中，在其中一側形成有存儲器柵電極MG，但是，在另外一側形成有由氧化硅膜構成的側壁SW。同樣地，存儲器柵電極MG的側壁當中，其中一側形成有控制柵電極CG，另外一側也形成有由氧化硅膜構成的側壁SW。
在半導體襯底1S內(nèi)，與控制柵電極CG整合形成了 n型半導體區(qū)域MV，并且，在位于側壁SW的正下面的半導體襯底1S內(nèi)，形成有n型半導體區(qū)域的一對淺的低濃度雜質(zhì)擴散區(qū)域EX1、 EX2，在鄰接這一對淺的低濃度雜質(zhì)擴散區(qū)域EX1、 EX2的外側區(qū)域形成有一對深的高濃度雜質(zhì)擴散區(qū)域MS、MD。所述深的高濃度雜質(zhì)擴散區(qū)域MS、MD也是n型半導體區(qū) 域，在高濃度雜質(zhì)擴散區(qū)域MS、MD表面形成有硅化鈷膜CS。通過一對低濃度雜質(zhì)擴散區(qū)域 EX1、EX2和一對高濃度雜質(zhì)擴散區(qū)域MS、MD，將形成存儲單元的源極區(qū)域或是漏極區(qū)域。經(jīng) 由以低濃度雜質(zhì)擴散區(qū)域EX1 、EX2和高濃度雜質(zhì)擴散區(qū)域MS、MD來形成源極區(qū)域和漏極區(qū) 域，將能夠使得源極區(qū)域和漏極區(qū)域為LDD(Lightly Doped Drain :輕摻雜漏極)結構。其中，將柵極絕緣膜G0X、以及在柵極絕緣膜G0X上形成的控制柵電極CG、以及上述的源極區(qū) 域和漏極區(qū)域所構成的晶體管稱為選擇晶體管。另一方面，由電位阻擋膜EV1、電荷積蓄膜 EC及電位阻擋膜EV2構成的層疊膜、以及在所述層疊膜上形成的存儲器柵電極MG、上述的源極區(qū)域和漏極區(qū)域所構成的晶體管稱為內(nèi)存晶體管。由此，存儲單元的選擇部由選擇晶體管構成，存儲單元的存儲部由內(nèi)存晶體管構成。如上所述來構成存儲單元。
接著，說明與存儲單元連接的布線結構。在存儲單元上，以覆蓋存儲單元的方式形成有由氮化硅膜10及氧化硅膜11構成的層間絕緣膜IL。在所述層間絕緣膜IL上，形成有貫通層間絕緣膜IL并抵達構成源極區(qū)域和漏極區(qū)域的硅化鈷膜CS的接觸窗CNT。在接觸窗CNT內(nèi)部，形成有作為阻擋導體膜的鈦/氮化鈦膜，以填埋接觸窗CNT的方式形成鎢膜。如上所述，經(jīng)由在接觸窗CNT填埋鈦/氮化鈦膜及鎢膜來形成導電性的插頭PLG。并且，雖然在圖2中沒有示出，但實際上在層間絕緣膜IL上形成有布線，且所述布線和插頭PLG電連接。布線例如由鈦/氮化鈦膜、鋁膜及鈦/氮化鈦膜的層疊膜形成。
在本比較例的存儲單元為如上所述的結構，以下說明有關存儲單元的動作。其中，使對控制柵電極CG施加的電壓為Vcg、對存儲器柵電極MG施加的電壓為Vmg。而且，使得對源極區(qū)域和漏極區(qū)域所施加的電壓分別為Vs、Vd，對半導體襯底lS(p型阱區(qū)PWL)施加的電壓為Vb。對電荷積蓄膜，即氮化硅膜的電子注入定義為"寫入"、對氮化硅膜的空穴(孔) 的注入定義為"刪除"。首先，說明有關寫入動作。通過被稱為所謂源極側注入方式的熱電子寫入來進行寫入動作。作為寫入電壓，例如使得對源極區(qū)域施加的電壓Vs為6V，對存儲器柵電極MG施加的電壓Vmg為12V，對控制柵電極CG施加的電壓Vcg為1. 5V。并且，使得對漏極區(qū)域施加的電壓Vd控制成寫入時的通道電流為某個設定值。此時的電壓Vd是根據(jù)信道電流的設定值與具有控制柵電極CG的選擇晶體管的閾值電壓來決定，例如為1V左右。對p型阱區(qū) PWL(半導體襯底1S)施加的電壓Vb為0V。下面舉出施加這樣的電壓進行寫入動作時的電荷運動。如上所述，經(jīng)由在對源極區(qū)域施加的電壓Vs和對漏極區(qū)域施加的電壓Vd之間給予電位差，電子(elevtron)沿著源極區(qū)域和漏極區(qū)域之間形成的信道區(qū)域流動。沿著信道區(qū)域流動的電子，在控制柵電極CG 和存儲器柵電極MG的境界附近下的信道區(qū)域(源極區(qū)域和漏極區(qū)域之間)被加速成為熱電子(hot electron)。并且，根據(jù)對存儲器柵電極MG施加的正電壓(Vmg = 12V)的垂直方向電場，在存儲器柵電極MG底下的氮化硅膜(電荷積蓄膜EC)中注入了熱電子。注入的熱電子為氮化硅膜中的陷阱能級捕陷，結果，電子被積蓄到氮化硅膜并使得內(nèi)存晶體管的閾值電壓上升。如上所述地進行了寫入動作。接著，說明有關刪除動作。刪除動作例如通過使用了帶間穿隧現(xiàn)象的BTBT(Band to Band Tunneling :帶對帶穿隧)刪除來進行。在BTBT刪除中，例如使對存儲器柵電極MG 施加的電壓Vmg為_6￥、對源極區(qū)域施加的電壓Vs為6V、對控制柵電極CG施加的電壓Vcg 為OV、對漏極區(qū)域施加的電壓為0V。由此，根據(jù)在源極區(qū)域和存儲器柵電極之間施加的電壓，在源極區(qū)域端部因帶間穿隧現(xiàn)象生成的空穴，經(jīng)由對源極區(qū)域施加的高電壓被加速成為熱孔。并且，熱孔的一部分為存儲器柵電極MG施加的負電壓拉近，并被注入到氮化硅膜中。注入的熱孔為氮化硅膜內(nèi)的陷阱能級捕陷，內(nèi)存晶體管的閾值電壓下降。如上所述地進行了刪除動作。其次，說明有關讀出的動作。讀出是使對漏極區(qū)域施加的電壓Vd為Vdd(l. 5V)、對源極區(qū)域施加的電壓Vs為0V、對控制柵電極CG施加的電壓Vcg為Vdd(l. 5V)、對存儲器柵電極MG施加的電壓Vmg為Vdd(1.5V)，流入與寫入時反方向的電流來進行(寫入)。將對漏極區(qū)域施加的電壓Vd和對源極區(qū)域施加的電壓Vs替換，分別為0V、1. 5V，也可以是與寫入時的電流方向相同地進行讀出。此時，存儲單元為寫入狀態(tài)、且閾值電壓高的情況下，電流不流向存儲單元。另一方面，存儲單元為刪除狀態(tài)、而閾值電壓低時，電流流向存儲單元。
如上所述，能夠通過查出是否有電流流向存儲單元來判別存儲單元是在寫入狀態(tài) 或是刪除狀態(tài)。具體來說，通過讀出放大器來查出是否有電流流向存儲單元。例如，為了查出是否有電流流向存儲單元，使用基準電流(reference current)。換句話說，如果存儲單
14元為刪除狀態(tài)時，讀出時的讀出電流流動，將所述讀出電流和基準電流加以比較?；鶞孰娏?設定為低于刪除狀態(tài)的讀出電流，將讀出電流和基準電流加以比較的結果，讀出電流大于基準電流下，則判斷存儲單元為刪除狀態(tài)。另一方面，如果存儲單元為寫入狀態(tài)時，則讀出電流不流動。換句話說就是將讀出電流和基準電流進行比較，當讀出電流小于基準電流時，則判斷存儲單元為寫入狀態(tài)。如上所述，能夠進行讀出的動作。接著，說明本比較例中有關在供電區(qū)域ESR形成的供電布線ESL的結構。圖3是沿圖1的B-B線切斷的剖面圖，是表示供電布線ESL的結構圖。如圖3所示，在半導體襯底1S上形成有元件隔離區(qū)STI，在所述元件隔離區(qū)STI上經(jīng)由柵極絕緣膜G0X形成臺座部 PED。臺座部PED是由與存儲單元的控制柵電極CG(參照圖2)同層的膜來形成，具體地說就是由多晶硅膜PF1和硅化鈷膜CS的層疊膜構成。并且，從臺座部PED到下層的半導體襯底1S上形成有供電布線ESL。供電布線ESL 是經(jīng)由由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3構成的層疊膜、具體地說就是形成為一端搭在臺座部PED上并從該端向著臺座部PED的側壁延伸，并且另一端向成為臺座部PED 的基礎的半導體襯底1S空出的空間拉出。供電布線ESL由和圖2所示的存儲單元的存儲器柵電極MG和同層的膜來形成，具體地說就是由多晶硅膜PF2、與在所述多晶硅膜PF2上形成的硅化鈷膜CS構成。此時，如圖1所示，存儲器柵電極MG在臺座部PED的側壁形成，在存儲器柵電極MG與供電布線ESL電連接。在供電布線ESL的側壁形成有側壁SW，在包含所述供電布線ESL上的半導體襯底1S上形成了層間絕緣膜IL。層間絕緣膜IL由氮化硅膜 10和氧化硅膜11的層疊膜構成。所述層間絕緣膜IL上形成有貫通層間絕緣膜IL的接觸窗CNT2，通過用導電材料填埋所述接觸窗CNT2來形成插頭PLG2。供電布線ESL在被配置在半導體襯底1S空出的空間的另一端，與所述插頭PLG2連接而與上層的布線連接。由此，可通過供電布線ESL對存儲器柵電極MG供給電壓。如上所述，在比較例中的供電布線ESL 是沿著半導體襯底1S和臺座部PED的段差而形成，因此產(chǎn)生以下的問題。有關此問題點，以制造供電布線ESL的制作工藝為例來做說明。圖4 圖ll是說明比較例中的供電布線ESL的制作工藝圖，所述供電布線ESL是利用形成在存儲單元陣列區(qū)域所形成的存儲單元的制作工藝來加以形成。圖4 圖11中，在左側區(qū)域示出存儲單元陣列區(qū)域MCA，而在右側區(qū)域示出供電區(qū)域ESR。
首先，如圖4所示，準備由導入了硼(B)等p型雜質(zhì)的單結晶硅構成的半導體襯底 1S。此時，半導體襯底1S成為大體上為圓盤狀的半導體晶圓的狀態(tài)。并且，在半導體襯底 1S的供電區(qū)域ESR形成元件隔離區(qū)STI。接著，在存儲單元陣列區(qū)域MCA的半導體襯底1S內(nèi)導入雜質(zhì)而形成阱區(qū)分隔層 NIS0。阱區(qū)分隔層NISO經(jīng)由在半導體襯底lS內(nèi)導入磷和砷等n型雜質(zhì)來形成。并且，在半導體襯底1S導入雜質(zhì)形成p型阱區(qū)PWL。 p型阱區(qū)PWL例如通過離子植入法在半導體襯底1S導入硼等p型雜質(zhì)加以形成。其次，如圖5所示，在半導體襯底1S上形成柵極絕緣膜G0X。柵極絕緣膜G0X例如能夠以氧化硅膜形成、或者例如使用熱氧化法來形成。并且，在柵極絕緣膜G0X上形成多晶硅膜PF1。多晶硅膜PF1例如能夠使用CVD法來形成。其后，使用微影技術及離子植入法來在多晶硅膜PF1中導入磷和砷等n型雜質(zhì)。接著，如圖6所示，以圖案化后的抗蝕膜為光罩進行蝕刻來加工多晶硅膜PF1，在存儲單元陣列區(qū)域MCA形成控制柵電極CG，在供電區(qū)域ESR形成臺座部PED。如上所述，在存儲單元陣列區(qū)域MCA形成的控制柵電極CG和在供電區(qū)域ESR形成的臺座部PED，通過加工同樣的多晶硅膜PF1來形成。此時，在供電區(qū)域ESR中，在形成有臺座部PED的區(qū)域和沒形成有臺座部PED的區(qū)域之間產(chǎn)生段差。其后，在存儲單元陣列區(qū)域MCA中，采用微影技術及離子植入法，形成n型半導體區(qū)域MV。此后，如圖7所示，在半導體襯底IS上形成由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3構成的層疊膜，在所述層疊膜上形成多晶硅膜PF2。此時，供電區(qū)域ESR中，反映了臺座部PED所帶來的段差并形成了層疊膜和多晶硅膜PF2。接著，如圖8所示，半導體襯底IS上涂布抗蝕膜FR1之后，對所述抗蝕膜FR1進行圖案化。此時，在供電區(qū)域ESR中形成有供電布線的區(qū)域?qū)⒈豢刮g膜FR1覆蓋。其中，供電布線以一端搭上臺座部PED而另一端被配置在成為臺座部PED的基礎的半導體襯底1S上的方式，供電布線跨越因臺座部PED造成的段差的上下來形成。因此，用來形成供電布線的抗蝕膜FR1也將因臺座部PED造成的段差上被圖案化。這意味著在對抗蝕膜FR1進行曝光處理時，對在段差的上下形成的抗蝕膜FR1雙方聚焦將變得困難。換句話說就是，臺座部PED的高度與控制柵電極CG的高度相同，有著較高的高度，因此將比使曝光光成像的成像光學系的焦點深度大。為此，如過與在臺座部PED上形成的抗蝕膜FR1的焦點對準，則將與在半導體襯底(基礎)上形成的抗蝕膜FR1焦點不合，相反地，如果與在半導體襯底(基礎)上形成的抗蝕膜FR1焦點對準則將與在臺座部PED上形成的抗蝕膜焦點變得不合。因此，為了使焦點散焦為最低限度，設定成使得曝光光的焦點對準段差的中間。但是，即使如上所述進行調(diào)整焦點位置，在臺座部PED上形成的抗蝕膜FR1和在半導體襯底IS上形成的抗蝕膜FR1由于焦點并未對準，因此，在散焦的狀態(tài)下進行曝光。此時，如果對抗蝕膜FR1進行曝光及顯像處理，如圖8所示，將產(chǎn)生以下現(xiàn)象，即原本應為抗蝕膜FR1所覆蓋的區(qū)域(圖8中虛線所示部分)的抗蝕膜FR1被去除的現(xiàn)象，由于跨越因臺座部PED所造成的段差形成的抗蝕膜FR1，將無法以覆蓋應該形成的供電布線的整體的方式來被圖案化(如圖8實線所示)。并且，如圖9所示，以這樣的圖案化的抗蝕膜FR1為光罩來對作為基礎膜的多晶硅膜PF2及層疊膜(氧化硅膜IF1、氮化硅膜IF2、氧化硅膜IF3)進行蝕刻。如此一來，在供電區(qū)域ESR中，形成由多晶硅膜PF2構成的供電布線ESL。但是，此時所形成的供電布線ESL，如上所述由于抗蝕膜FR1未被正常進行圖案化的結果，被形成為比設計值收縮的狀態(tài)。
另一方面，在存儲單元陣列區(qū)域MCA，經(jīng)由對多晶硅膜PF2及層疊膜(氧化硅膜 IF1、氮化硅膜IF2、氧化硅膜IF3)進行蝕刻，在控制柵電極CG的側壁隔著層疊膜形成側壁 (sidewall)狀的存儲器柵電極MG。并且，供電布線ESL以大于側壁(sidewall)狀的存儲器柵電極MG的寬度(存儲器柵電極MG的柵極長方向的長度)的寬度加以形成。換句話說就是，供電布線ESL是具有大于在存儲單元陣列區(qū)域MCA使用的存儲器柵電極MG的寬度的區(qū)域。更具體來說就是，以大于插頭PLG1直徑的寬度來形成。這一點在之后的實施方式中也是同樣的。并且，此時，雖然層疊膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3構成，但是，這些膜中，例如氧化硅膜IF1成為電位阻擋膜EV1 、氮化硅膜IF2成為電荷積蓄膜EC。并且，氧化硅膜IF3成為電位阻擋膜EV2。再者，如果對多晶硅膜PF2及層疊膜進行異向性蝕刻，
16在控制柵電極CG兩側側壁將形成存儲器柵電極MG，此后，通過使用微影技術及蝕刻技術，將在控制柵電極CG —側的側壁形成的存儲器柵電極MG加以去除。其次，如圖10所示，通過使用微影技術及離子植入法，在存儲單元陣列區(qū)域MCA形
成整合到控制柵電極CG和存儲器柵電極MG的淺的低濃度雜質(zhì)擴散區(qū)域EX1、EX2。淺的低
濃度雜質(zhì)擴散區(qū)域EX1、 EX2是導入了磷和砷等n型雜質(zhì)的n型半導體區(qū)域。其后，在半導體襯底IS上形成氧化硅膜。氧化硅膜例如能夠使用CVD法來形成。
并且，經(jīng)由將氧化硅膜進行異向性蝕刻來形成側壁SW。在存儲單元陣列區(qū)域MCA中，在控制
柵電極CG的側壁及存儲器柵電極MG的側壁形成了側壁SW。同樣地，在供電區(qū)域ESR中，在
供電布線ESL兩端部的側壁形成了側壁SW。接著，通過使用微影技術及離子植入法，在存儲單元陣列區(qū)域MCA形成整合到側壁SW的深的高濃度雜質(zhì)擴散區(qū)域MS、 MD。深的高濃度雜質(zhì)擴散區(qū)域MS、 MD是導入了磷和砷等n型雜質(zhì)的n型半導體區(qū)域。其次，在半導體襯底1S上形成鈷膜之后，通過實施熱處理，在存儲單元陣列區(qū)域 MCA中，使構成控制柵電極CG及存儲器柵電極MG的多晶硅膜PF1、PF2與鈷膜進行反應，從而形成硅化鈷膜CS。由此，控制柵電極CG及存儲器柵電極MG將各自成為多晶硅膜PF1 、PF2 和硅化鈷膜CS的迭層結構。同樣地，即使在高濃度雜質(zhì)擴散區(qū)域MS、 MD表面中，硅和鈷膜也進行反應而形成硅化鈷膜CS。另一方面，在供電區(qū)域ESR中，在構成供電布線ESL的多晶硅膜PF2的表面也形成硅化鈷膜CS。由此，供電布線ESL將成為由多晶硅膜PF2和硅化鈷膜CS所構成。
如上所述，將能夠在半導體襯底1S的存儲單元陣列區(qū)域MCA形成多個存儲單元、而在供電區(qū)域ESR形成供電布線ESL。其次，參照圖11說明有關布線制作工藝。如圖11所示，在半導體襯底1S的主面上形成層間絕緣膜IL。所述層間絕緣膜IL例如由氮化硅膜10和氧化硅膜11形成。此后，例如使用CMP(ChemicalMechanical Polishing :化學機械研磨)法對層間絕緣膜IL的表面進行平坦化。接著，使用微影技術及蝕刻法技術在層間絕緣膜IL形成接觸窗。例如在存儲單元陣列區(qū)域MCA形成接觸窗CNT，在供電區(qū)域ESR形成接觸窗CNT2。其后，在包含接觸窗CNT、CNT2底面及內(nèi)壁的層間絕緣膜IL上形成鈦/氮化鈦膜。鈦/氮化鈦膜是由鈦膜和氮化鈦膜的層疊膜構成，例如通過濺射法來形成。并且，以填埋接觸窗CNT、CNT2的方式在半導體襯底1S主面的整面形成鎢膜。所述鎢膜例如能夠使用CVD 法來形成。并且，例如以CMP法來去除層間絕緣膜IL上形成的不要的鈦/氮化鈦膜及鎢膜，能夠能形成插頭PLG及插頭PLG2。其中，如果著眼于供電區(qū)域ESR，一般結構為將插頭PLG2形成為與供電布線ESL連接，但如上所述，由于供電布線ESL收縮形成的結果，將有可能導致出現(xiàn)供電布線ESL和插頭PLG2無法電連接的情況。此時，如果供電布線ESL和插頭PLG2成為非導通，將變得無法從外部經(jīng)由供電布線ESL來對存儲器柵電極MG供給電壓。換句話說，由于無法向存儲器柵電極MG供給電壓，即因此將變得無法向存儲單元進行數(shù)據(jù)的寫入或是進行刪除，因此產(chǎn)生使非易失性半導體存儲器件的可靠性降低的問題。如同上所述，在比較例中，由于跨越臺座部PED與半導體襯底1S之間的段差來形成供電布線ESL，因此，必然地將成為跨越段差來對抗蝕膜FR1進行圖案化。結果使得對在段差上下形成的抗蝕膜FR1雙方對準曝光光的焦點變得困難，并產(chǎn)生抗蝕膜FR1的形狀不良。因此，在形狀不良的抗蝕膜FR1對多晶硅膜PF2進行圖案化，將造成加工多晶硅膜PF2 而形成的供電布線ESL的收縮。所述結果使供電布線ESL和插頭PLG2成為電性非導通的狀態(tài)，而將變得無法經(jīng)由供電布線ESL來向存儲器柵電極MG供給電壓。
其中，本實施方式1的目的在于通過提供一種技術，該技術能夠確實地對分裂柵型晶體管的存儲器柵電極進行供電，從而能夠提高非易失性半導體存儲器件的可靠性。以下說明有關實現(xiàn)這一目的本實施方式1的技術思想。圖12是表示本實施方式1中的非易失性半導體存儲器件的布置結構圖。如圖12 所示，本實施方式1中的非易失性半導體存儲器件沿著X軸方向(第一方向)并列配置有存儲單元陣列區(qū)域MCA1、 MCA2、 MCA3，以被夾在存儲單元陣列區(qū)域MCA1和存儲單元陣列區(qū) 域MCA2之間或是被夾在存儲單元陣列區(qū)域MCA1和存儲單元陣列區(qū)域MCA3之間的方式來配置供電區(qū)域ESR。存儲單元陣列區(qū)域MCA1、 MCA2、 MCA3是多個存儲單元形成為陣列狀的區(qū)域，供電區(qū)域ESR是用來向存儲單元陣列區(qū)域MCA1、MCA2、MCA3供給電壓的區(qū)域。換句話說，由于在向存儲單元進行寫入動作、刪除動作及讀出動作時必須施加規(guī)定的電壓，因此，為了在進行這些動作時向存儲單元供給規(guī)定的電壓，而設置了供電區(qū)域ESR。以下說明有關上述本實施方式1的存儲單元陣列區(qū)域MCA1、MCA2、MCA3和供電區(qū) 域ESR的結構。首先，存儲單元陣列區(qū)域MCA1、MCA2、MCA3具有同樣的結構。具體來說就是，在存儲單元陣列區(qū)域MCAl，形成有以元件隔離區(qū)STI分隔的有源區(qū)域Actl，在所述有源區(qū)域Actl形成有多個存儲單元。同樣地，在存儲單元陣列區(qū)域MCA2，形成有以元件隔離區(qū) STI分隔的有源區(qū)域Act2，在所述有源區(qū)域Act2形成有多個存儲單元。并且，在存儲單元陣列區(qū)域MCA3也形成有以元件隔離區(qū)STI分隔的有源區(qū)域Act3，在所述有源區(qū)域Act3形成有多個存儲單元。另一方面，跨越供電區(qū)域ESR的半導體襯底內(nèi)，在一面上形成元件隔離區(qū)STI。接著，說明著眼于存儲單元陣列區(qū)域MCA1 、 MCA2和被存儲單元陣列區(qū)域MCA1 、 MCA2所夾的供電區(qū)域的布置結構。如圖12所示，形成有沿著X軸方向從存儲單元陣列區(qū)域 MCA1延伸到供電區(qū)域ESR的控制柵電極CGla。并且，在存儲單元陣列區(qū)域MCA1內(nèi)于X軸方向上延伸的控制柵電極CGla在供電區(qū)域ESR內(nèi)與終端部TEl連接。換句話說就是，控制柵電極CGla在供電區(qū)域ESR內(nèi)為終端。位于供電區(qū)域ESR的終端部TE1的y軸方向的寬度大于控制柵電極CGla的寬度。所述終端部TE1與插頭PLG1電連接，經(jīng)由所述插頭PLG1 向控制柵電極CGla供給規(guī)定的電壓。而且，還形成有沿著X軸方向從存儲單元陣列區(qū)域MCA2延伸到供電區(qū)域ESR的控制柵電極CG2a。并且，在存儲單元陣列區(qū)域MCA2內(nèi)的X軸方向上延伸的控制柵電極CG2a，在供電區(qū)域ESR內(nèi)與終端部TE2連接。位于供電區(qū)域ESR的終端部TE2的y軸方向的寬度大于控制柵電極CG2a的寬度。在所述終端部TE2電連接有插頭PLG1，經(jīng)由所述插頭PLG1 向控制柵電極CG2a供給規(guī)定的電壓。此時，控制柵電極CGla和控制柵電極CG2a被配置成為一直線狀。在成一直線狀配置的控制柵電極CGla的側壁隔著絕緣膜形成有沿著X軸方向上延伸的側壁(sidewall)狀的存儲器柵電極MGla。同樣地，在控制柵電極CG2a的側壁隔著絕緣膜形成有沿著X軸方向上延伸的側壁(sidewall)狀的存儲器柵電極MG2a。在控制柵電極CG la的側壁形成的存儲器柵電極MGla也形成在終端部TEl的側壁，形成為包圍住終端部TEl周圍。同樣地，在控制柵電極CG2a的側壁形成的存儲器柵電極MG2a，也形成在終端部TE2側壁，并形成為包圍住終端部TE2周圍的方式。其次，在存儲單元陣列區(qū)域MCA1中，控制柵電極CGlb在X軸方向上延伸并與在X 軸方向上延伸的控制柵電極CGla鄰接且平行，并且，配置有臺座部PED，其沿著X軸方向在供電區(qū)域ESR內(nèi)延伸并且與控制柵電極CGlb電連接。并且，配置有控制柵電極CG2b，其沿 X軸方向從供電區(qū)域ESR延伸到存儲單元陣列區(qū)域MCA2上并且與供電區(qū)域ESR內(nèi)的臺座部 PED電連接。此時，控制柵電極CGlb和臺座部PED和控制柵電極CG2b被配置成一直線狀。在配置成一直線狀的控制柵電極CGlb、臺座部PED和控制柵電極CG2b的各自的側壁，隔著絕緣膜形成有沿X軸方向上延伸的側壁(sidewall)狀的存儲器柵電極MGlb和存儲器柵電極MG2b。在臺座部PED電連接有插頭PLG1，經(jīng)由所述插頭PLG1向控制柵電極CGlb和控制柵電極CG2b供給規(guī)定的電壓。在存儲單元陣列區(qū)域MCA1內(nèi)交替配置有控制柵電極CGla和控制柵電極CGlb，多個存儲單元以陣列狀來形成。于此，控制柵電極CGla和控制柵電極CGlb在存儲單元陣列區(qū) 域MCA1內(nèi)結構上沒有不同，在與存儲單元陣列區(qū)域MCA1鄰接的供電區(qū)域ESR的結構不同。換句話說，控制柵電極CGla是在供電區(qū)域ESR中與終端部TE1連接的結構，對此，控制柵電極CGlb是在供電區(qū)域ESR中與臺座部PED連接的結構。為此，本實施方式1中，將在存儲單元陣列區(qū)域MCA1內(nèi)并行配置的控制柵電極區(qū)分為控制柵電極CGla和控制柵電極CGlb。
但如圖12所示，在配置于存儲單元陣列區(qū)域MCA1左側的供電區(qū)域ESR中，如上所述，控制柵電極CGla構成為與終端部TE1連接，控制柵電極CGlb構成為與臺座部PED連接。相對于此，在配置于存儲單元陣列區(qū)域MCA1右側的供電區(qū)域ESR中，相反地，控制柵電極CGla構成為與臺座部連接，控制柵電極CGlb構成為與終端部連接。
其次，說明有關本實施方式1的特征。如圖12所示，在供電區(qū)域ESR中，終端部 TE1和終端部TE2之間形成有虛擬(dummy)部DMY。使得所述虛擬部DMY的高度與終端部 TE1和終端部TE2的高度大體上相等。并且，終端部TE1、虛擬部DMY和終端部TE2被配置在一直線上，從終端部TE1上經(jīng)由虛擬部DMY上跨到終端部TE2上形成供電布線ESL。因此，供電布線ESL與在終端部TE1側壁形成的存儲器柵電極MGla電連接、并且與在終端部TE2 側壁形成的存儲器柵電極MG2a電連接。換句話說就是，存儲器柵電極MGla和存儲器柵電極MG2a經(jīng)由供電布線ESL電連接。并且，供電布線ESL形成在虛擬部DMY上，在所述虛擬部DMY上插頭PLG2電連接到供電布線ESL。由此，從插頭PLG2向供電布線ESL供給電壓，向供電布線ESL供給的供給電壓被供給到與供電布線ESL電連接的存儲器柵電極MGla和存儲器柵電極MG2a。換句話說就是，經(jīng)由供電布線ESL能夠向存儲器柵電極MGla和存儲器柵電極MG2a供給規(guī)定的電壓。本實施方式1的特征在于供電布線ESL的布置結構。如圖12所示，在本實施方式 1中的供電布線ESL，將供電布線ESL的一端配置于終端部TE1上，并且將另一端配置在終端部TE2上，而且，將供電布線ESL的中央部配置在虛擬部DMY上。由此，能夠以同樣的高度來形成供電布線ESL的大部分。換句話說就是，由于終端部TE1和終端部TE2、以及虛擬部
19DMY大體上是同樣高度，從終端部TE1上經(jīng)由虛擬部DMY上配置到終端部TE2上的供電布線 ESL的大部分將形成為同樣高度。如上所述，經(jīng)由使供電布線ESL的大部分為同樣高度，將供電布線ESL圖案化時使用的抗蝕膜的高度也成為一定。所述結果，將能夠消除對抗蝕膜實施曝光處理時的焦點偏差，抑制抗蝕膜的形狀不良。因此，能夠形成反映了正常的供電布線ESL形狀的抗蝕膜，而能夠來對供電布線ESL正常進行圖案化。為此，將能夠使得供電布線ESL和插頭PLG2確實進行電連接，并確實進行對分裂柵型晶體管的存儲器柵電極MGla、 MG2a的供電。換句話說，根據(jù)本實施方式l將能夠提高非易失性半導體存儲器件的可靠性。
下面說明有關供電布線ESL的詳細結構。圖13是沿圖12的A-A線切斷的剖面圖。如圖13所示，在半導體襯底1S形成有元件隔離區(qū)STI，在所述元件隔離區(qū)STI上經(jīng)由柵極絕緣膜GOX形成有終端部TE1、終端部TE2以及虛擬部DMY。此時，虛擬部DMY位于終端部TE1及終端部TE2之間。換句話說就是，虛擬部DMY是與控制柵電極CGla和控制柵電極CG2a沒有電連接的區(qū)域。終端部TE1 、終端部TE2和虛擬部DMY是由相同的多晶硅膜PF1 形成，在終端部TE1和終端部TE2之間設置虛擬部DMY。使終端部TE1、終端部TE2及虛擬部DMY以大體上相同的高度來形成，構成終端部TE1、終端部TE2及虛擬部DMY的多晶硅膜 PF1是與構成如圖12所示的控制柵電極CGla和控制柵電極CG2a的膜同樣的膜。另外，在構成終端部TE1和終端部TE2的多晶硅膜PF1的表面形成有硅化鈷膜CS。
如圖13所示，從終端部TE1隔著虛擬部DMY跨越終端部TE2形成了供電布線ESL。具體來說，是通過終端部TE1的表面一部分和側面之后、從元件隔離區(qū)STI上覆蓋虛擬部 DMY的側面和表面、并且從元件隔離區(qū)STI上經(jīng)過終端部TE2的側面和表面的一部分形成層疊膜，在所述層疊膜上形成供電布線ESL。層疊膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3構成。另一方面，供電布線ESL由多晶硅膜PF2、和在所述多晶硅膜PF2的表面形成的硅化鈷膜CS形成。構成供電布線ESL的多晶硅膜PF2是與構成如圖12所示的存儲器柵電極MGla和存儲器柵電極MG2a的膜同樣的膜。如上所述，在本實施方式1中，供電布線ESL的一端配置到終端部TE1上，并且另一端配置到終端部TE2上。而且，供電布線ESL的中央部配置到虛擬部DMY上。因此，由于供電布線ESL的大部分配置在終端部TE1、終端部TE2及虛擬部DMY上，因此供電布線ESL 的大部分將維持相同的高度。此時，如圖13所示，在終端部TE1和虛擬部DMY之間的區(qū)域、以及終端部TE2和虛擬部DMY之間的區(qū)域中，供電布線ESL將成為配置在元件隔離區(qū)STI上。換句話說就是，本實施方式1中的供電布線ESL的大部分的區(qū)域配置在相同高度的終端部TE1、終端部TE2及虛擬部DMY上，但是，供電布線ESL的一部分將成為配置在元件隔離區(qū)STI上。換句話說就是，配置在元件隔離區(qū)STI上的供電布線ESL的一部分，與配置在終端部TE1、終端部TE2及虛擬部DMY上的供電布線ESL的大部分之間產(chǎn)生段差。但是，配置在元件隔離區(qū)STI上的供電布線ESL的一部分是非常窄的區(qū)域，因此不會產(chǎn)生問題。產(chǎn)生段差的供電布線ESL的一部分是非常窄的區(qū)域，在對供電布線ESL進行圖案化時，在多晶硅膜PF2上形成的抗蝕膜可不反映大致的所述段差而形成。換句話說就是，用來形成供電布線ESL的抗蝕膜的形狀，將成為反映配置在終端部TE1、終端部TE2及虛擬部DMY上的多晶硅膜PF2的平坦性的形狀。為此，對抗蝕膜實施曝光處理時將能夠抑制焦點偏差。在本實施方式l中重點在于構成為使供電布線ESL的兩端部的高度相同。由此，將能夠抑制在供電布線ESL兩端部產(chǎn)生段差。如比較例中所說明的，如果在供電布線ESL 的兩端部上產(chǎn)生段差，在對供電布線ESL進行圖案化時所使用的抗蝕膜也反映了段差的形狀。為此，將無法正常進行抗蝕膜的圖案化，供電布線ESL的兩端部將收縮。換句話說就是，供電布線ESL的收縮，如果在供電布線ESL兩端部產(chǎn)生段差則把它當作問題而將容易明顯化，如果在供電布線ESL的兩端部以外的地方，即使產(chǎn)生一些段差也難以引起供電布線ESL 的收縮，從而不會造成明顯的問題。于此，本實施方式1中，將供電布線ESL兩端部為同樣高度。結果在供電布線ESL兩端部實施曝光處理時能夠抑制曝光光的焦點偏差，正常地來形成抗蝕膜。這一點意味著不產(chǎn)生供電布線ESL的收縮而能夠?qū)╇姴季€ESL進行正常地圖案化。并且，本實施方式1中，使供電布線ESL的兩端部為同樣高度，并且在供電布線ESL 的中央部形成與兩端部同樣高度的虛擬部匿Y。由此，能夠使得供電布線ESL的大部分為同樣高度，所以對供電布線ESL進行圖案化時所使用的抗蝕膜的高度也更為固定。此結果，將消除在對抗蝕膜實施曝光處理時的焦點偏差，從而能夠抑制抗蝕膜的形狀不良。因此，能夠形成反映了正常的供電布線ESL的形狀的抗蝕膜，從而能夠?qū)╇姴季€ESL進行正常的圖案化。其次，如圖13所示，在供電布線ESL兩側的側壁形成有側壁SW，以覆蓋所述供電布線ESL、終端部TE1及終端部TE2的方式形成有層間絕緣膜IL。層間絕緣膜IL例如由氮化硅膜IO和氧化硅膜11構成。并且，在所述層間絕緣膜IL形成有抵達終端部TE1和終端部 TE2的接觸窗CNT1，在所述接觸窗CNT1填埋有由鈦/氮化鈦膜及鎢膜構成的導電材料形成的插頭PLG1。所述插頭PLG1與圖標中被省略的布線連接，經(jīng)由插頭PLG1向終端部TE1和終端部TE2供給電壓。從終端部TE1與如圖12所示的控制柵電極CGla電連接，終端部TE2 與如圖12所示的控制柵電極CG2a電連接，所以，從插頭PLG1經(jīng)由終端部TE1向控制柵電極CGla供給電壓，從插頭PLGl經(jīng)由終端部TE2向控制柵電極CG2a供給電壓。
并且，如圖13所示，在層間絕緣膜IL形成有抵達供電布線ESL的接觸窗CNT2，在所述接觸窗CNT2填埋有由鈦/氮化鈦膜及鎢膜構成的導電材料形成的插頭PLG2。所述插頭PLG2與未圖標中被省略的布線連接，經(jīng)由插頭PLG2向供電布線ESL供給電壓。供電布線ESL與如圖12所示的存儲器柵電極MGla和存儲器柵電極MG2a電連接，所以從插頭PLG2 經(jīng)由供電布線ESL向存儲器柵電極MGla和存儲器柵電極MG2a供給電壓。
特別是，在本實施方式l中所示的是為了使插頭PLG2連接于供電布線ESL的中央部。換句話說，也可說是插頭PLG2是形成在配置于供電布線ESL中央部下配置的虛擬部 DMY上。由此，則能夠確實將供電布線ESL和插頭PLG2電連接。例如，如果為供電布線ESL 端部連接插頭PLG2和供電布線ESL的結構，插頭PLG2在供電布線ESL的長度方向發(fā)生位置偏移時，供電布線ESL和插頭PLG2成為非導通的可能性變高。對此，如為在供電布線ESL 中央部與插頭PLG2連接的結構，即使插頭PLG2在供電布線ESL的長度方向偏離也能確保供電布線ESL和插頭PLG2的導通狀態(tài)。換句話說就是，經(jīng)由在供電布線ESL中央部的虛擬部DMY上形成插頭PLG2，將能夠確保對于插頭PLG2位置偏差的范圍(margin)。
接著，圖14是沿圖12的B-B線切斷的剖面圖。如圖14所示，在半導體襯底1S上形成元件隔離區(qū)STI，并在所述元件隔離區(qū)STI上經(jīng)由柵極絕緣膜G0X形成了臺座部PED和虛擬部DMY。虛擬部DMY設置在如圖14所示的兩側的臺座部PED之間。所述臺座部PED和虛擬部DMY是通過加工相同的多晶硅膜PF1來形成。并且，臺座部PED由所述多晶硅膜PF1和在多晶硅膜PF1表面形成的硅化鈷膜CS構成，虛擬部DMY由多晶硅膜PF1構成。構成臺座部PED及虛擬部DMY的多晶硅膜PF1是與構成如圖12所示的控制柵電極CGlb和控制柵電極CG2b的膜同樣的膜。在臺座部PED的側壁和虛擬部DMY的側壁，隔著層疊膜形成有多晶硅膜PF2。此時，層疊膜由氧化硅膜IF1和氮化硅膜IF2和氧化硅膜IF3構成。并且，在虛擬部DMY上隔著上述的層疊膜配置有供電布線ESL。所述供電布線ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化鈷膜CS形成。換句話說就是虛擬部DMY是并未分別與半導體襯底lS、控制柵電極CGlb、控制柵電極CG2b、存儲器柵電極MGla、以及存儲器柵電極MG2a電連接的區(qū)域，其為浮動 (floating)的狀態(tài)。包含臺座部PED上及供電布線ESL上的半導體襯底IS上形成有層間絕緣膜IL。層間絕緣膜IL由氮化硅膜10和氧化硅膜11形成。并且，形成有貫通所述層間絕緣膜IL 并抵達供電布線ESL的接觸窗CNT2，在所述接觸窗CNT2形成有填埋了由鈦/氮化鈦膜及鎢膜構成的導電材料并形成插頭PLG2。在所述插頭PLG2與圖標中被省略的布線連接，通過插頭PLG2向供電布線ESL供給電壓。供電布線ESL與如圖12所示的存儲器柵電極MGla和存儲器柵電極MG2a電連接，因此從插頭PLG2經(jīng)由供電布線ESL向側壁(sidewall)形狀的存儲器柵電極MGla和存儲器柵電極MG2a供給電壓。本實施方式1中的非易失性半導體存儲器件的結構如上所述，下面說明其特征。換句話說就是，如圖12及圖13所示，在本實施方式1中，供電布線ESL的一端配置在終端部TE1上，并且供電布線ESL的另一端配置在終端部TE2上，而且，將供電布線ESL的中央部配置在虛擬部DMY上。由此，供電布線ESL的大部分形成為同樣高度。這一點是本實施方式l的明顯特征。通過使供電布線ESL的大部分為同樣高度，對供電布線ESL進行圖案化時所使用的抗蝕膜的高度也成為一定。結果將消除在對抗蝕膜實施曝光處理時的焦點偏差，從而能夠抑制抗蝕膜的形狀不良。因此，能夠形成反映了正常的供電布線ESL的形狀的抗蝕膜，能夠?qū)⒐╇姴季€ESL正常地進行圖案化。為此，將能夠使得供電布線ESL和插頭PLG2確實地進行電連接，從而能夠確實地對分裂柵型晶體管的存儲器柵電極MGla、 MG2a供電。
而且，本實施方式l中，經(jīng)由如圖12所示的布置結構，將能夠獲得如以下所示的顯著效果。如圖12所示，在存儲單元陣列區(qū)域MCA1形成的存儲器柵電極MGla、和在存儲單元陣列區(qū)域MCA2形成的存儲器柵電極MG2a，經(jīng)由供電布線ESL電連接。通過重復所述結構，與存儲器柵電極MGla和存儲器柵電極MG2a配置成一直線狀的其它存儲器柵電極也以供電布線來連接。換句話說就是，在圖12中，雖然圖示有用供電布線ESL連接存儲器柵電極MGla和存儲器柵電極MG2a，但是，例如與存儲器柵電極MGla配置成一直線狀的其它存儲器柵電極也通過其它的供電布線電連接。從這一點看，以如圖12所示的布置結構，被配置成一直線狀配置的存儲器柵電極，在多處與供電布線連接而互相電連接。因此，即使連接配置成一直線狀的存儲器柵電極之間的一條供電布線與插頭成為非導通，只要與其它供電布線當中的至少一條與插頭導通，則能夠?qū)ε渲贸梢恢本€狀的所有的存儲器柵電極供給電壓。這意味著對于與供電布線連接的插頭的不良的容許范圍變大。如上所述，如果根據(jù)圖 12所示的布置結構，將能夠獲得提高非易失性半導體存儲器件的可靠性的顯著效果。
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其次，參照

有關本實施方式1中的非易失性半導體存儲器件的制造方法。圖15 圖22是用來說明在本實施方式1中的供電布線ESL的制作工藝圖，所述供電布線ESL是利用在存儲單元陣列區(qū)域形成的存儲單元的制作工藝來加以形成。圖15 圖 22中，在左側區(qū)域示出存儲單元陣列區(qū)域MCA，在右側區(qū)域示出供電區(qū)域ESR。
首先，如圖15所示，準備由導入了硼(B)等p型雜質(zhì)的硅單結晶的半導體襯底lS。此時，半導體襯底IS大體上為圓盤狀的半導體晶圓的狀態(tài)。并且，在半導體襯底IS的供電區(qū)域ESR形成元件隔離區(qū)STI。元件隔離區(qū)STI是設置用來使得元件互相不干涉。所述元件隔離區(qū)STI，能夠使用例如LOCOS (local Oxidation of silicon :硅局部氧化)法和 STI (shallow trench isolation :淺溝渠隔離)法形成。例如，在STI法中，按如下所述來形成元件隔離區(qū)STI。換句話說就是，在半導體襯底IS使用微影技術及蝕刻技術形成元件分隔溝。并且，在半導體襯底IS上形成氧化硅膜來填埋元件分隔溝，之后，通過化學機械研磨法(CMP :chemical mechanical polishing)去除半導體襯底IS上不要的氧化硅膜。由此，能夠形成僅在單元分隔溝內(nèi)填埋有氧化硅膜的元件隔離區(qū)STI。接著，在存儲單元陣列區(qū)域MCA的半導體襯底IS內(nèi)導入雜質(zhì)并形成阱區(qū)分隔層 NIS0。阱區(qū)分隔層NISO是通過在半導體襯底lS內(nèi)導入磷和砷等n型雜質(zhì)來形成。并且，在半導體襯底IS導入雜質(zhì)并形成p型阱區(qū)PWL。 p型阱區(qū)PWL例如通過離子植入法在半導體襯底IS導入硼等p型雜質(zhì)來形成。其次，如圖16所示，在半導體襯底IS上形成柵極絕緣膜G0X。柵極絕緣膜GOX例如能夠由氧化硅膜形成，如使用熱氧化法來形成。但是，柵極絕緣膜GOX并非僅限定于氧化硅膜而是能夠進行種種變更，例如，可以以氮氧化硅膜(SiON)來作為柵極絕緣膜GOX。換句話說，也可以是在柵極絕緣膜GOX與半導體襯底IS界面使氮偏析的結構。與氧化硅膜相比，氮氧化硅膜抑制膜中的界面準位的發(fā)生、或是降低電子陷阱(trap)的效果較好。因此，能夠提高柵極絕緣膜GOX的熱載子抗性及提高絕緣抗性。并且，與氧化硅膜相比，雜質(zhì)難以貫通氮氧化硅膜。為此，通過在柵極絕緣膜GOX使用氮氧化硅膜，將能夠抑制由于柵電極中的雜質(zhì)擴散到半導體襯底IS —側所引起的閾值電壓的變動。例如，在NO、 N02或是NH3等含有氮的氣氛中對半導體襯底1S進行熱處理即可形成氮氧化硅膜。并且，在半導體襯底IS的表面形成由氧化硅膜構成的柵極絕緣膜GOX之后，在含氮的氣氛中對半導體襯底IS進行熱處理，使得柵極絕緣膜GOX與半導體襯底IS的界面對氮進行偏析也能夠獲得同樣的效果。
并且，柵極絕緣膜GOX例如也可以由比氧化硅膜介電常數(shù)高的高介電常數(shù)膜來形成。以前，由于從絕緣抗性高，硅-氧化硅界面的電性及物性的穩(wěn)定性等良好的這一觀點來看，氧化硅膜被作為柵極絕緣膜使用G0X。但是，隨著元件的細微化，有關柵極絕緣膜 GOX的薄膜厚度也被要求極薄化。如上所述，使用薄的氧化硅膜作為柵極絕緣膜GOX時，流過MISFET的信道的電子將穿過以氧化硅膜形成的障壁流向柵電極，產(chǎn)生所謂的通道電流 (channel current)。其中，通過使用介電常數(shù)高于氧化硅膜的材料，即使容量相同，也開始使用能夠增加物理性薄膜厚度的高介電常數(shù)膜。如果通過高介電常數(shù)膜，即使使得容量相同也能夠增加物理性薄膜厚度，因此能夠降低漏電流。特別是，雖然氮化硅膜是介電常數(shù)高于氧化硅膜的膜，但是，在本實施方式1中，最好是使用介電常數(shù)高于所述氮化硅膜的高介電常數(shù)膜。
例如，作為介電常數(shù)高于氮化硅膜的高介電常數(shù)膜，雖然使用了鉿氧化物之一的氧化鉿膜(Hf02膜)，也能改為氧化鉿膜，使用HfA10x膜、HfON膜、HfSiO膜、HfSiON膜(鉿膜)，HfA10膜之類的鉿類絕緣膜。而且，對這些鉿類絕緣膜也能使用導入了氧化鉭、氧化鈮、氧化鈦、氧化鋯、氧化鑭、氧化釔等氧化物的鉿類絕緣膜。與氧化鉿膜同樣地，由于鉿類絕緣膜的介電常數(shù)高于氧化硅膜和氮氧化硅膜，因此能夠與使用氧化鉿膜的情況獲得同樣效果。其次，在柵極絕緣膜G0X上形成多晶硅膜PF1 。多晶硅膜PF1例如能夠使用CVD法來形成。此后，使用微影技術及離子植入法在多晶硅膜PF1中導入磷和砷等n型雜質(zhì)。
接著，如圖17所示，通過已圖案化的抗蝕膜為光罩的蝕刻法來加工多晶硅膜PF1，在存儲單元陣列區(qū)域MCA形成控制柵電極CG，在供電區(qū)域ESR形成終端部TE1、終端部TE2 以及虛擬部DMY。如上所述，在存儲單元陣列區(qū)域MCA形成的控制柵電極CG、以及在供電區(qū) 域ESR形成的終端部TE1 、終端部TE2和虛擬部DMY，通過加工相同的多晶硅膜PF1來形成。為此，終端部TE1、終端部TE2和虛擬部DMY變得大體高度相同。在供電區(qū)域ESR中，終端部TE1和終端部TE2之間形成虛擬部DMY。為此，產(chǎn)生由于終端部TE1和虛擬部DMY之間的間隙、以及終端部TE2和虛擬部匿Y之間的間隙所帶來的段差。此后，在存儲單元陣列區(qū)域 MCA中，采用微影技術及離子植入法來形成n型半導體區(qū)域MV。此后，如圖18所示，在半導體襯底1S上形成由氧化硅膜IF1 、氮化硅膜IF2及氧化硅膜IF3構成的層疊膜，在所述層疊膜上形成多晶硅膜PF2。此時，在供電區(qū)域ESR中，反映由于終端部TE1和虛擬部DMY之間的間隙所造成的段差、以及反映由于終端部TE2和虛擬部匿Y之間的間隙所造成的段差，并形成層疊膜和多晶硅膜PF2。接著，如圖19所示，在半導體襯底1S上涂布抗蝕膜FR1之后，將所述抗蝕膜FR1 進行圖案化。此時，在供電區(qū)域ESR形成供電布線的區(qū)域為抗蝕膜FR1所覆蓋。其中，將供電布線的一端配置在終端部TE1上，并且將另一端配置在終端部TE2上，而且，使供電布線的中央部配置在虛擬部DMY上。由此，由于供電布線的大部分將成為同樣高度，所以在多晶硅膜PF2上的抗蝕膜FR1將為平坦的形狀。在此，由于終端部TE1和虛擬部DMY之間的間隙、以及終端部TE2和虛擬部DMY之間的間隙是由極小的區(qū)域所構成，為了忠實地反映這些間隙的形狀而不形成抗蝕膜FR1，從而確保了抗蝕膜FR1的平坦性。換句話說就是，通過使供電布線的大部分成為同樣高度，以使得將供電布線圖案化時所使用的抗蝕膜FR1高度也大致一定。結果消除了對抗蝕膜FR1實施曝光處理時的焦點偏差，從而能夠抑制抗蝕膜 FR1的形狀不良。因此，能形成反映了正常的供電布線的形狀的抗蝕膜FR1，如圖20所示通過以所述已圖案化的抗蝕膜FR1為光罩的蝕刻法，能夠?qū)╇姴季€ESL正常地進行圖案化。換句話說就是，以已被圖案化的抗蝕膜FR1為光罩，將作為基礎膜的多晶硅膜PF2及層疊膜 (氧化硅膜IF1、氮化硅膜IF2、氧化硅膜IF3)進行蝕刻。于是，在供電區(qū)域ESR中，形成了由多晶硅膜PF2構成的供電布線ESL。此時形成的供電布線ESL由于抗蝕膜FR1被正常進行了圖案化，因此，以接近設計值的狀態(tài)來正常形成。另一方面，在存儲單元陣列區(qū)域MCA中，通過將多晶硅膜PF2及層疊膜(氧化硅膜 IF1、氮化硅膜IF2、氧化硅膜IF3)進行蝕刻，在控制柵電極CG的側壁隔著層疊膜形成側壁 (sidewall)狀的存儲器柵電極MG。此時，層疊膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜 IF3構成，但是，這些膜中，例如氧化硅膜IF1成為電位阻擋膜EV1，氮化硅膜IF2成為電荷積蓄膜EC。并且，氧化硅膜IF3成為電位阻擋膜EV2。再者，如果將多晶硅膜PF2及層疊膜
24進行異向性蝕刻，在控制柵電極CG兩側的側壁形成存儲器柵電極MG，此后，通過使用微影
技術及蝕刻法技術去除在控制柵電極CG —側的側壁所形成的存儲器柵電極MG。其次，如圖21所示，通過使用微影技術及離子植入法，在存儲單元陣列區(qū)域MCA形
成整合了控制柵電極CG和存儲器柵電極MG的淺的低濃度雜質(zhì)擴散區(qū)域EX1、EX2。淺的低
濃度雜質(zhì)擴散區(qū)域EX1、 EX2是導入磷和砷等n型雜質(zhì)的n型半導體區(qū)域。此后，在半導體襯底1S上形成氧化硅膜。氧化硅膜例如可使用CVD法來形成。并
且，通過將氧化硅膜進行異向性蝕刻來形成側壁SW。在存儲單元陣列區(qū)域MCA中，在控制柵
電極CG的側壁及存儲器柵電極MG的側壁形成側壁SW。同樣地，在供電區(qū)域ESR中，在供電
布線ESL兩端部的側壁來形成側壁SW。使這些側壁SW由氧化硅膜的單層膜形成，但是，并
不僅限于此，例如也可以形成由氮化硅膜和氧化硅膜的層疊膜構成的側壁SW。接著，通過使用微影技術及離子植入法，在存儲單元陣列區(qū)域MCA來形成整合于
側壁SW的深的高濃度雜質(zhì)擴散區(qū)域MS、 MD。深的高濃度雜質(zhì)擴散區(qū)域MS、 MD是導入了磷
和砷等n型雜質(zhì)的n型半導體區(qū)域。由此，通過以淺的低濃度雜質(zhì)擴散區(qū)域EX1、 EX2和深
的高濃度雜質(zhì)擴散區(qū)域MS、 MD來形成存儲單元的源極區(qū)域與漏極區(qū)域。如上所述，通過以
淺的低濃度雜質(zhì)擴散區(qū)域EX1、EX2和深的高濃度雜質(zhì)擴散區(qū)域MS、MD來形成源極區(qū)域及漏
極區(qū)域，能夠使得源極區(qū)域和漏極區(qū)域為LDD (Lightly Doped Drain :輕摻雜漏極)結構。
如上所述，形成了深的高濃度雜質(zhì)擴散區(qū)域MS、 MD之后進行100(TC左右的熱處理。由此，
進行導入的雜質(zhì)的活性化。其次，在半導體襯底1S上形成鈷膜之后，通過實施熱處理，在存儲單元陣列區(qū)域MCA中，使構成控制柵電極CG及存儲器柵電極MG的多晶硅膜PF1、PF2與鈷膜發(fā)生反應，并形成硅化鈷膜CS。由此，控制柵電極CG及存儲器柵電極MG分別為多晶硅膜PF1、PF2和硅化鈷膜CS的迭層構造。同樣地，在高濃度雜質(zhì)擴散區(qū)域MS、MD的表面中硅和鈷膜也發(fā)生反應而形成硅化鈷膜CS。另一方面，在供電區(qū)域ESR中，在構成供電布線ESL的多晶硅膜PF2的表面形成硅化鈷膜CS。由此，供電布線ESL成為由多晶硅膜PF2和硅化鈷膜CS構成。再者，本實施方式1中，雖然為使得硅化鈷膜CS形成的結構，但是，例如也可以為使硅化鎳膜和硅化鈦膜形成以取代硅化鈷膜CS。如上所述，能夠在半導體襯底1S的存儲單元陣列區(qū)域MCA形成多個存儲單元，而在供電區(qū)域ESR形成供電布線ESL。其次，參照圖22來說明有關布線制作工藝。如圖22所示，在半導體襯底1S的主面上形成層間絕緣膜IL。所述層間絕緣膜IL例如由氮化硅膜10和氧化硅膜11來形成。其后，例如使用CMP (Chemical Mechanical Polishing)法來使層間絕緣膜IL的表面平坦化。接著，使用微影技術及蝕刻法技術來在層間絕緣膜IL上形成接觸窗。例如在存儲單元陣列區(qū)域MCA形成接觸窗CNT，在供電區(qū)域ESR形成接觸窗CNT1及接觸窗CNT2。
此后，在包含接觸窗CNT、CNT1、CNT2的底面及內(nèi)壁的層間絕緣膜IL上形成鈦/氮化鈦膜。鈦/氮化鈦膜由鈦膜和氮化鈦膜的層疊膜構成，例如能夠通過使用濺射法來形成。所述鈦/氮化鈦膜例如在防止后道工序填埋的膜的材料的鎢擴散到硅中、即具有所有阻擋性。
25
并且，以將接觸窗CNT、 CNT2填埋的方式來在半導體襯底IS的主面的整面形成鎢膜。所述鎢膜例如能夠通過CVD法加以形成。并且，例如通過CMP法來去除在層間絕緣膜IL上形成的不必要的鈦/氮化鈦膜及鎢膜，能夠形成插頭PLG、插頭PLG1及插頭PLG2。
其次，雖然附圖中沒有示出，在層間絕緣膜IL1及插頭PLG、PLG1、PLG2上依序形成鈦/氮化鈦膜、含銅的鋁膜、鈦/氮化鈦膜。這些膜例如能夠以濺射法形成。接著，使用微影技術及蝕刻技術對這些膜進行圖案化來形成布線。而且，在布線的上層形成布線，在此省略說明。如上所述，最終形成了本實施方式1中的非易失性半導體存儲器件。
(實施方式2) 下面參照附圖來說明實施方式2中的非易失性半導體存儲器件。圖23是表示本實施方式2中的非易失性半導體存儲器件的布置結構圖。本實施方式2和上述實施方式1的不同點在于在供電區(qū)域ESR形成的虛擬部匿Y的尺寸不相同。具體來說，如果比較圖12和圖23，如圖23所示的虛擬部DMY的y軸方向的寬度大于如圖12所示的虛擬部DMY的y軸方向的寬度。如上所述，本實施方式2的特征在于在圖23中，使得虛擬部DMY的y軸方向的寬度大于終端部TE1的y軸方向的寬度和終端部TE2的y軸方向的寬度。
其次，說明有關虛擬部DMY的y軸方向的寬度大于終端部TEl的y軸方向的寬度和終端部TE2的y軸方向的寬度的優(yōu)點。如圖23所示，供電布線ESL配置在終端部TE1 、終端部TE2及虛擬部DMY上。此時，例如考慮供電布線ESL在偏離y軸方向形成的情況。此時，如果虛擬部DMY的y軸方向的寬度小，即使供電布線ESL僅稍微偏離y軸方向時，供電布線ESL的一部分也從虛擬部DMY上偏離。如此一來，可能容易產(chǎn)生供電布線ESL的形狀不良。所以，在本實施方式2中，使得虛擬部DMY的y方向的寬度形成為較大。由此，即使是供電布線ESL在y軸方向少許偏離時，也能夠?qū)⒐╇姴季€ESL配置在虛擬部DMY上。結果使供電布線ESL將能夠在虛擬部DMY上穩(wěn)定地形成，從而能夠抑制供電布線ESL的形狀不良。換句話說就是，根據(jù)本實施方式2，通過增大虛擬部DMY的y軸方向的寬度，將能夠獲得確保在供電布線ESL的y軸方向的對準余地而得到顯著效果。并且，如果增大虛擬部DMY的y軸方向的寬度，將有可能產(chǎn)生與鄰接的臺座部PED接觸，所以如圖23所示，縮小臺座部PED的y軸方向的寬度。
(實施方式3) 在上述實施方式l中，雖然說明了有關在供電區(qū)域ESR形成虛擬部DMY的例子，本實施方式3中，將說明有關在供電區(qū)域ESR不設置虛擬部DMY的例子。圖24是表示本實施方式3中的非易失性半導體存儲器件的布置結構圖。示出本實施方式3中的布置結構的圖24和示出上述實施方式1中的布置結構的圖12在大體上具有相同的結構，但是，在圖24中在供電區(qū)域ESR沒有設置虛擬部匿Y這一點上存在不同。在圖24中，在供電區(qū)域ESR形成有終端部TE1和終端部TE2，配置供電布線ESL使得其一端配置在終端部TE1上，并且另一端配置在終端部TE2上。此時，在供電布線ESL的中央部正下面沒有設置虛擬部。圖25是沿圖24的A_A線切斷的剖面圖。如圖25所示，在半導體襯底1S上形成元件隔離區(qū)STI，在所述元件隔離區(qū)STI上隔著柵極絕緣膜G0X形成有終端部TE1以及終端部TE2。終端部TE1及終端部TE2大體上為相同高度，構成終端部TE1和終端部TE2的多晶硅膜PF1是與構成如圖24所示的控制柵電極CGla和控制柵電極CG2a的膜同樣的膜。再者，在構成終端部TE1和終端部TE2的多晶硅膜PF1的表面形成硅化鈷膜CS。
如圖25所示，從終端部TE1跨越終端部TE2形成有供電布線ESL。具體來說，通過終端部TE1表面的一部分和側面之后，通過元件隔離區(qū)STI上，而且，從元件隔離區(qū)STI上經(jīng)過終端部TE2的側面和表面的一部分形成層疊膜，在所述層疊膜上形成供電布線ESL。層疊膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3構成。另一方面，供電布線ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化鈷膜CS形成。構成供電布線ESL的多晶硅膜PF2是與構成如圖12所示的存儲器柵電極MGla和存儲器柵電極MG2a的膜同樣的膜。
如上所述，在本實施方式3中，供電布線ESL的一端配置在終端部TE1上，并且供電布線ESL的另一端配置在終端部TE2上。另一方面，供電布線ESL的中央部被配置在元件隔離區(qū)STI上。如圖25所示，在供電布線ESL兩側的側壁形成有側壁SW，以覆蓋所述供電布線 ESL以及終端部TE1和終端部TE2的方式來形成層間絕緣膜IL。層間絕緣膜IL例如由氮化硅膜10和氧化硅膜11構成。并且，在所述層間絕緣膜IL形成有抵達終端部TE1和終端部TE2的接觸窗CNT1，在所述接觸窗CNT1形成有由鈦/氮化鈦膜及鎢膜構成的導電材料所填埋的插頭PLG1。所述插頭PLG1與圖中未示出的布線連接，經(jīng)由插頭PLG1來向終端部 TE1和終端部TE2供給電壓。終端部TE1與如圖24所示的控制柵電極CGla電連接，終端部 TE2與如圖24所示的控制柵電極CG2a電連接，所以從插頭PLG1經(jīng)由終端部TE1向控制柵電極CGla供給電壓，從插頭PLGl經(jīng)由終端部TE2向控制柵電極CG2a供給電壓。
而且，如圖25所示，在層間絕緣膜IL形成有抵達供電布線ESL的接觸窗CNT2，在所述接觸窗CNT2填埋有由鈦/氮化鈦膜及鎢膜構成的導電材料并形成的插頭PLG2。所述插頭PLG2與圖中未示出的布線連接，經(jīng)由插頭PLG2向供電布線ESL供給電壓。供電布線 ESL與如圖24所示的存儲器柵電極MGla和存儲器柵電極MG2a電連接，從插頭PLG2經(jīng)由供電布線ESL向存儲器柵電極MGla和存儲器柵電極MG2a供給電壓。其次，圖26是沿圖24的B_B線切斷的剖面圖。如圖26所示，在半導體襯底IS上形成元件隔離區(qū)STI，在所述元件隔離區(qū)STI上隔著柵極絕緣膜G0X形成臺座部PED。所述臺座部PED通過加工多晶硅膜PF1來形成。并且，臺座部PED由所述多晶硅薄膜PF1和在多晶硅膜PF1表面形成的硅化鈷膜CS所構成。構成臺座部PED的多晶硅膜PF1是與如圖 24所示的控制柵電極CGlb和構成控制柵電極CG2b的膜同樣的膜。在臺座部PED的側壁及臺座部PED間的元件隔離區(qū)STI上，隔著層疊膜形成有多晶硅膜PF2。此時，層疊膜由氧化硅膜IF1、氮化硅膜IF2和氧化硅膜IF3構成。在臺座部 PED間的元件隔離區(qū)STI上形成的多晶硅膜PF2構成供電布線ESL，所述供電布線ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化鈷膜CS形成。在包含臺座部PED上及供電布線ESL上的半導體襯底1S上形成層間絕緣膜IL。層間絕緣膜IL由氮化硅膜10和氧化硅膜11形成。并且，形成有貫通所述層間絕緣膜IL并抵達供電布線ESL的接觸窗CNT2，在所述接觸窗CNT2形成有由鈦/氮化鈦膜及鎢膜構成的導電材料填埋形成的插頭PLG2。所述插頭PLG2與圖中未示出的布線連接，經(jīng)由插頭PLG2 向供電布線ESL供給電壓。供電布線ESL與如圖12所示的存儲器柵電極MGla和存儲器柵電極MG2a電連接，因此從插頭PLG2經(jīng)由供電布線ESL向存儲器柵電極MGla和存儲器柵電極MG2a供給電壓。
在本實施方式3中的非易失性半導體存儲器件的結構如上所述，其特征在于供電布線ESL兩端部的高度相同。由此，能夠抑制在供電布線ESL兩端部產(chǎn)生段差。如在比較例中所作的說明，如果在供電布線ESL的兩端部上產(chǎn)生段差，在將供電布線ESL進行圖案化時所使用的抗蝕膜也反映段差的形狀。為此，抗蝕膜的圖案化將不能正常進行，供電布線 ESL的兩端部將收縮。換句話說就是，由于在供電布線ESL的兩端部產(chǎn)生段差，供電布線ESL 的收縮將被作為問題而影響更加明顯，但是即使在供電布線ESL的兩端部以外的地方產(chǎn)生少許的段差也難以發(fā)生供電布線ESL的收縮，因而不會成為明顯的問題。在此，本實施方式 3中，供電布線ESL的兩端部為同樣高度。結果就能夠在供電布線ESL的兩端部中抑制實施曝光處理時曝光光的焦點偏差，以使抗蝕膜正常形成。但是，由于在本實施方式3中，在供電布線ESL的中央部正下面沒設置有虛擬部，如圖25所示，在供電布線ESL的兩端部和中央部將產(chǎn)生段差。此時，使焦點對準到在供電布線ESL的兩端部上所形成的抗蝕膜，并對抗蝕膜進行曝光處理。因此，在供電布線ESL中央部上形成的抗蝕膜有可能發(fā)生焦點偏差。但是，即使對在供電布線ESL中央部上形成的抗蝕膜在焦點偏差的狀態(tài)下進行曝光處理，由于所述抗蝕膜是覆蓋供電布線ESL中央部的膜并不存在大的問題。換句話說就是，如果在供電布線ESL的兩端部產(chǎn)生段差，則由于抗蝕膜的形狀不良造成的供電布線ESL的收縮的問題將變得更加明顯，但是在供電布線ESL的兩端部以外的地方即使產(chǎn)生少許的段差，供電布線ESL的收縮也難以發(fā)生，從而不會引發(fā) 明顯的問題。換句話說就是，在本實施方式3中，因為至少是供電布線ESL兩端部的高度相同的結構，因此能夠以接近于正常的狀態(tài)來對供電布線ESL進行圖案化。為此，按照本實施方式3的方法，將能夠提高非易失性半導體存儲器件的可靠性。
(實施方式4) 在實施方式4中，以在供電布線ESL中央部正下面不設置虛擬部為前提，說明對成為對供電布線ESL進行圖案化時的光罩的抗蝕膜的形狀進行研討的例子。
圖27是表示本實施方式4中的非易失性半導體存儲器件的布置結構圖。在圖27 中，本實施方式4的特征在于供電布線ESL中央部的寬度大于供電布線ESL端部的寬度。具體來說就是，如圖27所示，供電布線ESL的一端配置在終端部TE1上，且另一端配置在終端部TE2上。此時，在供電布線ESL中央部的正下面沒設置有虛擬部。為此，雖然在供電布線ESL的兩端部維持著同樣高度，但是在供電布線ESL兩端部和中央部之間產(chǎn)生段差。
在形成供電布線ESL時，如果將焦點對準在供電布線ESL兩端部上所形成的抗蝕膜來對抗蝕膜進行曝光處理的話，對供電布線ESL中央部上的抗蝕膜將有可能發(fā)生焦點偏差。但是，如在上述實施方式3所做的說明，即使對于在供電布線ESL中央部上形成的抗蝕膜在焦點偏差的狀態(tài)下進行曝光處理，由于所述抗蝕膜是覆蓋供電布線ESL中央部的膜，所以不會引發(fā)大的問題。換句話說就是，由于抗蝕膜的形狀不良造成的供電布線ESL的收縮，在供電布線ESL兩端部的產(chǎn)生段差，則供電布線ESL的收縮將變得更加明顯，但是若是在供電布線ESL兩端部以外的地方多產(chǎn)生少許的段差，供電布線ESL的收縮也將難以發(fā)生，從而不會引發(fā)明顯的問題。在供電布線ESL中央部中，由于焦點偏差造成的抗蝕膜的形狀不良，作為供電布線ESL的收縮并不明顯，但是作為供電布線ESL的寬度(y軸方向的寬度)變小的現(xiàn)象卻很明顯。從這一點來看，在本實施方式4中，以供電布線ESL中央部的寬度(y軸方向的寬度)大于供電布線ESL兩端部的寬度(y軸方向的寬度)的方式來進行圖案化。由此，即使在供電布線ESL的中央部中，發(fā)生由于焦點偏差造成的抗蝕膜的形狀不良，也能夠抑制在供電布線ESL中央部的布線寬度的狹小化。換句話說，由于預先在使供電布線ESL中央部的寬度大于兩端部的寬度的條件下進行圖案化，因此即使產(chǎn)生布線寬度的狹小化，也能夠抑制供電布線ESL中央部的寬度變得窄于供電布線ESL兩端部的寬度。而且，如果使得供電布線ESL中央部的寬度大于供電布線ESL兩端部的寬度則能夠獲得如下所示的效果。換句話說就是，如圖27所示，在本實施方式4中，供電布線ESL中央部起到作為與插頭PLG2連接的區(qū)域的作用。從這一點來看，如果使得供電布線ESL中央部的寬度增大，則將容易地確保與插頭PLG2導通。換句話說就是，若是根據(jù)本實施方式4 通過增大供電布線ESL中央部的寬度，將能夠謀求擴大與插頭PLG2配合余地的顯著效果。根據(jù)本實施方式4所述，結果將能夠提高非易失性半導體存儲器件的可靠性。
(實施方式5) 在本實施方式5中，說明在虛擬部DMY和臺座部PED之間設置供電布線ESL的例子。圖28是表示本實施方式5中的非易失性半導體存儲器件的布置結構圖。示出本實施方式5中的布置結構圖28和示出上述實施方式1中的布置結構圖12大體上具有同樣的結構，但是，圖28中，在供電區(qū)域ESR中，跨越虛擬部DMY和臺座部PED形成有供電布線ESL 的這一點上存在不同。在圖28中，在供電區(qū)域ESR中形成有終端部TE1和終端部TE2，在終端部TE1和終端部TE2之間設置了虛擬部DMY。并且，在終端部TE1、虛擬部DMY及終端部TE2朝著X軸方向并排成一列，并形成了與此列并行的臺座部PED。本實施方式5的特征在于跨越上述的虛擬部DMY和臺座部PED朝著y軸方向配置有供電布線ESL。圖29是沿圖28的A_A線切斷的剖面圖。如圖29所示，在半導體襯底IS上形成元件隔離區(qū)STI，在所述元件隔離區(qū)STI上隔著柵極絕緣膜G0X形成終端部TE1、終端部TE2 和虛擬部DMY。虛擬部DMY設在如圖29所示的終端部TE1和終端部TE2之間。所述終端部TE1、終端部TE2和虛擬部DMY，通過加工同樣的多晶硅膜PF1來形成。并且，終端部TE1 和終端部TE2由所述多晶硅膜PF1和在多晶硅膜PF1表面形成的硅化鈷膜CS構成，虛擬部 DMY由多晶硅膜PF1構成。構成終端部TE1、終端部TE2及虛擬部DMY的多晶硅膜PF1與如圖28所示的構成控制柵電極CGla和結構控制柵電極CG2a的膜為同樣的膜。
在終端部TE1的側壁、終端部TE2側壁和虛擬部DMY的側壁，隔著層疊膜形成有多晶硅膜PF2。此時，層疊膜由氧化硅膜IF1、氮化硅膜IF2和氧化硅膜IF3構成。并且，在虛擬部匿Y上經(jīng)由上述的層疊膜配置有供電布線ESL。所述供電布線ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化鈷膜CS形成。其次，如圖29所示，在供電布線ESL兩側的側壁形成有側壁SW，以覆蓋所述供電布線ESL、終端部TE1及終端部TE2的方式形成層間絕緣膜IL。層間絕緣膜IL例如由氮化硅膜10和氧化硅膜11形成。并且，在所述層間絕緣膜IL形成有抵達終端部TE1和終端部 TE2的接觸窗CNT1，在所述接觸窗CNT1形成有由填埋有鈦/氮化鈦膜及鎢膜構成的導電材料的插頭PLG1。所述插頭PLG1與圖中未示出的布線連接，并經(jīng)由插頭PLG1向終端部TE1 和終端部TE2供給電壓。由于終端部TE1與如圖28所示的控制柵電極CG la電連接，終端部TE2與如圖28所示的控制柵電極CG2a電連接，所以從插頭PLG1經(jīng)由終端部TE1向控制
29柵電極CGla供給電壓，從插頭PLGl經(jīng)由終端部TE2向控制柵電極CG2a供給電壓。
并且，如圖29所示，在層間絕緣膜IL中，形成有抵達供電布線ESL的接觸窗CNT2，在所述接觸窗CNT2形成有由填埋鈦/氮化鈦膜及鎢膜構成的導電材料的插頭PLG2。所述插頭PLG2與圖中未示出的布線連接，經(jīng)由插頭PLG2向供電布線ESL供給電壓。由于供電布線ESL與如圖28所示的存儲器柵電極MGlb和存儲器柵電極MG2b電連接，所以從插頭PLG2 經(jīng)由供電布線ESL向存儲器柵電極MGlb和存儲器柵電極MG2b供給電壓。
圖30是沿圖28的B_B線切斷的剖面圖。如圖30所示，在半導體襯底IS形成元件隔離區(qū)STI，在所述元件隔離區(qū)STI上隔著柵極絕緣膜G0X形成有臺座部PED及虛擬部 DMY。臺座部PED和虛擬部DMY同樣由多晶硅膜PF1形成。臺座部PED及虛擬部DMY以大體上同樣的高度來形成，構成臺座部PED及虛擬部DMY的多晶硅膜PF1是與構成如圖28所示的控制柵電極CGlb和控制柵電極CG2b的膜同樣的膜。臺座部PED的y軸方向的寬度大于控制柵電極CGlb的y軸方向的寬度和控制柵電極CG2b的y軸方向的寬度。
如圖30所示，從臺座部PED跨越到虛擬部DMY來形成供電布線ESL。具體來說，通過臺座部PED表面的一部分和側面之后，以從元件隔離區(qū)STI上覆蓋虛擬部DMY側面和表面的一部分的方式來形成層疊膜，在所述層疊膜上形成供電布線ESL。層疊膜由氧化硅膜 IF 1、氮化硅膜IF2及氧化硅膜IF3構成。另一方面，供電布線ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化鈷膜CS形成。構成供電布線ESL的多晶硅膜PF2是與構成如圖28所示的存儲器柵電極MGlb和存儲器柵電極MG2b的膜同樣的膜。
在包含臺座部PED上及供電布線ESL上的半導體襯底1S上形成層間絕緣膜IL。層間絕緣膜IL由氮化硅膜10和氧化硅膜11構成。并且，形成有貫通所述層間絕緣膜IL 并抵達供電布線ESL的接觸窗CNT2，在所述接觸窗CNT2，填埋了由鈦/氮化鈦膜及鎢膜構成的導電材料來形成插頭PLG2。所述插頭PLG2與圖中未示出的布線連接，經(jīng)由插頭PLG2 向供電布線ESL供給電壓。隔著供電布線在虛擬部DMY上形成插頭PLG2。供電布線ESL與如圖28所示的存儲器柵電極MGlb和存儲器柵電極MG2b電連接，因此從插頭PLG2經(jīng)由供電布線ESL向側壁(sidewall)形狀的存儲器柵電極MGlb和存儲器柵電極MG2b供給電壓。
在本實施方式5中的非易失性半導體存儲器件如上述構成，下面下說明該特征。換句話說就是，如圖28及圖30所示，在本實施方式5中的供電布線ESL的一端配置在臺座部PED上，且另一端配置在虛擬部DMY上。由此，將供電布線ESL的兩端部以同樣的高度來形成。這一點是本實施方式5的明顯特征。通過將供電布線ESL兩端部設為同樣高度，對供電布線ESL進行圖案化時所使用的抗蝕膜的高度也成為一定。結果將能消除對抗蝕膜實施曝光處理時的焦點偏差，并能夠抑制抗蝕膜的形狀不良。因此，能形成反映了正常的供電布線ESL形狀的抗蝕膜，能夠?qū)?電布線ESL正常地進行圖案化。為此，將能夠確實使供電布線ESL和插頭PLG2電連接，并能夠確實地對分裂柵型晶體管的存儲器柵電極MGlb、MG2b進行供電。并且，根據(jù)本實施方式5也將能夠獲得以下所示的效果。例如，在供電布線ESL形成為在X軸方向上延伸時，在y軸方向的偏離使邊距(margin)將變得嚴格。因此，需要確保對y軸方向的邊距，這也意味著調(diào)整在y軸方向排列配置的多個控制柵電極之間的距離。因為調(diào)整在y軸方向排列配置的多個控制柵電極間的距離，不僅是對于供電區(qū)域、對于存儲單元陣列區(qū)域也帶來影響。
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對此，如圖28所示，在本實施方式5中的供電布線ESL跨越虛擬部DMY和臺座部 PED朝著y軸方向形成。因此，如果供電布線ESL產(chǎn)生位置偏差時，對X軸方向的偏差使邊距變得嚴格。為此，需要確保對供電布線ESL的X軸方向配合的余地。這可以通過調(diào)整供電區(qū)域ESR的X軸方向的寬度來使其對應。換句話說就是，僅調(diào)整供電區(qū)域ESR的布置結構就能夠使其對應，而不需要調(diào)整存儲單元陣列區(qū)域的布置結構。因此，能夠獲得以下的顯著效果，即在沒有大幅度變更非易失性半導體存儲器件的布置結構的情況下，即可確保在供電布線ESL的X軸方向上的配合的余地。以上按照實施方式具體地說明了根據(jù)本案發(fā)明人所研發(fā)出的發(fā)明，本發(fā)明并不限于上述的實施方式，在不超出該要旨的范圍能夠進行種種變更，在此不再重復說明。
本發(fā)明能夠廣泛地利用在制造半導體器件的制造業(yè)上。
權利要求
一種非易失性半導體存儲器件，其在半導體襯底上具備第一存儲單元陣列區(qū)域；第二存儲單元陣列區(qū)域；以及由上述第一存儲單元陣列區(qū)域和上述第二存儲單元陣列區(qū)域所夾的供電區(qū)域，且上述第一存儲單元陣列區(qū)域、上述第二存儲單元陣列區(qū)域以及上述供電區(qū)域并列于第一方向上；還具有(a)第一控制柵電極，沿著上述第一方向從上述第一存儲單元陣列區(qū)域延伸到上述供電區(qū)域，并且在上述供電區(qū)域內(nèi)具有第一終端部；(b)第一存儲器柵電極，經(jīng)由第一絕緣膜而形成在上述第一控制柵電極的側壁上且在上述第一方向上延伸；(c)第二控制柵電極，沿著上述第一方向從上述第二存儲單元陣列區(qū)域延伸到上述供電區(qū)域，并且在上述供電區(qū)域內(nèi)具有第二終端部；以及(d)第二存儲器柵電極，經(jīng)由第二絕緣膜而形成在上述第二控制柵電極的側壁上且在上述第一方向上延伸；其中，上述第一控制柵電極和上述第二控制柵電極被配置成一直線狀，并且上述第一終端部和上述第二終端部被隔開而配置；其特征在于，還具有(e)供電布線，一端配置于上述第一終端部上且另一端配置于上述第二終端部上；和(f)與上述供電布線電連接的插頭，其中，上述供電布線是對形成有上述第一存儲器柵電極和上述第二存儲器柵電極的第一導體膜進行加工而形成的，且上述第一存儲器柵電極和上述第二存儲器柵電極經(jīng)由上述供電布線電連接，并經(jīng)由上述供電布線來對上述第一存儲器柵電極和上述第二存儲器柵電極施加規(guī)定電壓。
2. 根據(jù)權利要求1所記載的非易失性半導體存儲器件，其特征在于，在上述第一終端部和上述第二終端部之間形成有虛擬部。
3. 根據(jù)權利要求2所記載的非易失性半導體存儲器件，其特征在于，上述供電布線被配置在上述虛擬部上。
4. 根據(jù)權利要求3所記載的非易失性半導體存儲器件，其特征在于，上述虛擬部的高度與上述第一控制柵電極和上述第二控制柵電極的高度相同。
5. 根據(jù)權利要求4所記載的非易失性半導體存儲器件，其特征在于，上述虛擬部是對形成有上述第一控制柵電極和上述第二控制柵電極的第二導體膜進行加工而形成的。
6. 根據(jù)權利要求3所記載的非易失性半導體存儲器件，其特征在于，經(jīng)由上述供電布線而在上述虛擬部上形成有上述插頭。
7. 根據(jù)權利要求2所記載的非易失性半導體存儲器件，其特征在于，在將與上述第一方向垂直的方向作為第二方向時，上述虛擬部的上述第二方向的寬度大于上述第一終端部的上述第二方向的寬度和上述第二終端部的上述第二方向的寬度。
8. 根據(jù)權利要求1所記載的非易失性半導體存儲器件，其特征在于，在將與上述第一方向垂直的方向作為第二方向時，上述供電布線的中央部中的上述第二方向的寬度大于在上述供電布線的端部中的上述第二方向的寬度。
9. 根據(jù)權利要求1所記載的非易失性半導體存儲器件，其特征在于，上述第一存儲器柵電極和上述第二存儲器柵電極具有側壁形狀。
10. 根據(jù)權利要求1所記載的非易失性半導體存儲器件，其特征在于，在上述第一存儲單元陣列區(qū)域形成的第一存儲單元具有在上述半導體襯底上形成的第一柵極絕緣膜；在上述第一柵極絕緣膜上形成的上述第一控制柵電極；在上述第一控制柵電極的側壁形成的上述第一存儲器柵電極；在上述第一控制柵電極和上述第一存儲器柵電極之間以及在上述第一存儲器柵電極和上述半導體襯底之間形成的上述第一絕緣膜；在上述半導體襯底內(nèi)形成的第一源極區(qū)域；以及在上述半導體襯底內(nèi)形成的第一漏極區(qū)域，在上述第二存儲單元陣列區(qū)域形成的第二存儲單元具有在上述半導體襯底上形成的第二柵極絕緣膜；在上述第二柵極絕緣膜上形成的上述第二控制柵電極；在上述第二控制柵電極的側壁形成的上述第二存儲器柵電極；在上述第二控制柵電極和上述第二存儲器柵電極之間以及在上述第二存儲器柵電極和上述半導體襯底之間形成的上述第二絕緣膜；在上述半導體襯底內(nèi)形成的第二源極區(qū)域；以及在上述半導體襯底內(nèi)形成的第二漏極區(qū)域。
11. 根據(jù)權利要求10所記載的非易失性半導體存儲器件，其特征在于，上述第一絕緣膜和上述第二絕緣膜由層疊膜形成，該層疊膜由第一電位阻擋膜、在上述第一電位阻擋膜上形成的電荷積蓄膜、以及在上述電荷積蓄膜上形成的第二電位阻擋膜構成。
12. 根據(jù)權利要求11所記載的非易失性半導體存儲器件，其特征在于，上述第一電位阻擋膜和上述第二電位阻擋膜由氧化硅膜形成，上述電荷積蓄膜由氮化硅膜形成。
13. 根據(jù)權利要求1所記載的非易失性半導體存儲器件，其特征在于，上述第一導體膜具有多晶硅膜。
14. 根據(jù)權利要求5所記載的非易失性半導體存儲器件，其特征在于，上述第二導體膜具有多晶硅膜。
15. —種非易失性半導體存儲器件，其在半導體襯底上具備第一存儲單元陣列區(qū)域；第二存儲單元陣列區(qū)域；以及由上述第一存儲單元陣列區(qū)域和上述第二存儲單元陣列區(qū)域所夾的供電區(qū)域，且上述第一存儲單元陣列區(qū)域、上述第二存儲單元陣列區(qū)域以及上述供電區(qū)域并列于第一方向上；還具有(a)第一控制柵電極，沿著上述第一方向從上述第一存儲單元陣列區(qū)域延伸到上述供電區(qū)域，(b)臺座部，沿著上述第一方向延伸到在上述供電區(qū) 域內(nèi)延伸并且與上述第一控制柵電極電連接，(c)第二控制柵電極，沿著上述第一方向從上述供電區(qū)域延伸到上述第二存儲單元陣列區(qū)域并且在上述供電區(qū)域內(nèi)與上述臺座部電連接，(d)存儲器柵電極，在配置成一直線狀的上述第一控制柵電極、上述臺座部和上述第二控制柵電極的各自的側壁上經(jīng)由絕緣膜而形成并且在上述第一方向上延伸，以及(e)虛擬部，形成于上述供電區(qū)域且從上述臺座部在與上述第一方向垂直的第二方向一側隔開而配置；其特征在于，還具有(f) 供電布線，一端配置在上述虛擬部上且另一端配置在上述臺座部上；禾口(g) 與上述供電布線電連接的插頭，其中，上述供電布線是對形成有上述存儲器柵電極的第一導體膜進行加工而形成的，而且上述供電布線與上述存儲器柵電極電連接，并經(jīng)由上述供電布線來對上述存儲器柵電極施加規(guī)定電壓。
16. 根據(jù)權利要求15所記載的非易失性半導體存儲器件，其特征在于，當將與上述第一方向垂直的方向作為第二方向時，上述臺座部的上述第二方向的寬度大于上述第一控制柵電極的上述第二方向的寬度和上述第二控制柵電極的上述第二方向的寬度。
17. 根據(jù)權利要求15所記載的非易失性半導體存儲器件，其特征在于，上述臺座部的高度和上述虛擬部的高度相同。
18. 根據(jù)權利要求17所記載的非易失性半導體存儲器件，其特征在于，上述虛擬部和上述臺座部是對形成有上述第一控制柵電極和上述第二控制柵電極的第二導體膜進行加工而形成的。
19. 根據(jù)權利要求15所記載的非易失性半導體存儲器件，其特征在于，經(jīng)由上述供電布線而在上述虛擬部上形成有上述插頭。
20. 根據(jù)權利要求15所記載的非易失性半導體存儲器件，其特征在于，上述存儲器柵電極呈側壁形狀。
全文摘要
本發(fā)明提供一種非易失性半導體存儲器件，該半導體存儲器件使供電布線ESL的一端配置在終端部TE1上，并使另一端配置在終端部TE2上，并且，將供電布線ESL的中央部配置在虛擬部DMY上。換句話說就是，由于終端部TE1和終端部TE2、以及虛擬部DMY是大體上相同的高度，因此，從終端部TE1上經(jīng)由虛擬部DMY上到終端部TE2上所配置的供電布線ESL的大部分被形成為相同高度。采用本發(fā)明，能夠提高非易失性半導體存儲器件的可靠性，特別是能夠?qū)Ψ至褨判途w管的存儲器柵電極確實地進行供電。
文檔編號H01L23/528GK101714559SQ200910148900
公開日2010年5月26日申請日期2009年6月19日優(yōu)先權日2008年9月30日
發(fā)明者岡崎勉, 茶木原啟申請人:株式會社瑞薩科技

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