專利名稱：電路布局結(jié)構(gòu)及縮小集成電路布局的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路布局結(jié)構(gòu)及一種縮小集成電路布局的方法。特別是，本發(fā)明 涉及一種區(qū)域線寬實質(zhì)上不同的電路布局結(jié)構(gòu)，及一種縮小集成電路布局而實質(zhì)上不影響 元件電子特性的方法。
背景技術(shù)：
為了要在有限的芯片面積上容納最多的半導(dǎo)體元件以降低生產(chǎn)制造成本，本領(lǐng)域 中技術(shù)人員紛紛提出多種半導(dǎo)體方法，以使得元件的尺寸越來越小而芯片上的元件密度越 來越大。一方面，當(dāng)元件的尺寸縮小時可以得到更快的操作速度，另一方面，當(dāng)元件的尺寸 縮小時還可以降低元件的操作能耗。于是，縮小集成電路的布局結(jié)構(gòu)成為本領(lǐng)域技術(shù)人員 汲汲營營的重要課題。一般來說，元件尺寸在縮小后即實質(zhì)上改變了集成電路的布局圖案，如此一來，這 使得即使是單純的元件尺寸縮小都會讓縮小前的集成電路布局圖案不再適用而必須重新 設(shè)計。已知集成電路布局圖案的設(shè)計是一種既花錢又耗時的準(zhǔn)備步驟。為了避免重新設(shè)計集成電路布局圖案的各種成本，已知一種直接縮小原始集成電 路布局圖案得到所需縮小尺寸的集成電路布局圖案的方法。然而，由于此等縮小原始集成 電路布局圖案的方法是全面性的縮小元件所有部分的尺寸，所以柵極導(dǎo)體層的尺寸亦同步 縮小。然而，元件的操作特性與柵極導(dǎo)體層的尺寸密切相關(guān)，柵極導(dǎo)體層尺寸的改變意味著 元件的操作特性亦同時受到改變，此等改變甚至偏離原始集成電路的操作特性過多而不再 合用。是以，現(xiàn)行的方法雖然縮小了集成電路布局，但是也實質(zhì)上影響了元件電子特性， 有可能造成元件新的電子特性并不合用。因此亟需一種既能縮小集成電路布局而實質(zhì)上又 不會影響元件電子特性的方法。

發(fā)明內(nèi)容
本發(fā)明即在于提出一種電路布局結(jié)構(gòu)以及一種既能縮小集成電路布局而實質(zhì)上 又不影響元件電子特性的方法。使用本發(fā)明方法，可以一方面視情況縮小集成電路布局的 尺寸，同時又維持元件縮小前的電子特性。本發(fā)明首先提出一種電路布局結(jié)構(gòu)。本發(fā)明的電路布局結(jié)構(gòu)包含基材，其包含第 一區(qū)域與第二區(qū)域，以及一組導(dǎo)線，其包含第一導(dǎo)線與第二導(dǎo)線并通過第一區(qū)域與第二區(qū) 域。第一導(dǎo)線與第二導(dǎo)線間具有可變間隙，并分別在第一區(qū)域上選擇性具有第一區(qū)域線寬 與在第二區(qū)域上選擇性具有第二區(qū)域線寬，同時第一區(qū)域線寬與第二區(qū)域線寬實質(zhì)上不 同。由于第一區(qū)域線寬與第二區(qū)域線寬實質(zhì)上不同，所以既可以在縮小元件必要尺寸的同 時，又可以維持元件原始的電子特性。本發(fā)明其次提出一種縮小集成電路布局而又不實質(zhì)上影響元件電子特性的方法。 首先，提供電路布局，其包含一組導(dǎo)線。導(dǎo)線組中包含第一導(dǎo)線與第二導(dǎo)線并通過第一區(qū)域
4與第二區(qū)域。第一導(dǎo)線與第二導(dǎo)線分別在第一區(qū)域上選擇性具有第一區(qū)域原始線寬、第一 區(qū)域原始間隙與第一區(qū)域原始間距，而又在第二區(qū)域上具有第二區(qū)域原始線寬、第二區(qū)域 原始間隙與第二區(qū)域原始間距。其次，進(jìn)行縮小操作，使得第一導(dǎo)線與第二導(dǎo)線根據(jù)第一區(qū) 域規(guī)則與第二區(qū)域規(guī)則，而分別在第一區(qū)域上選擇性具有第一區(qū)域縮小線寬、第一區(qū)域縮 小間隙與第一區(qū)域縮小間距，又在第二區(qū)域上具有第二區(qū)域原始線寬、第二區(qū)域縮小間隙 與第二區(qū)域縮小間距。優(yōu)選地，第一區(qū)域縮小線寬與第二區(qū)域原始線寬實質(zhì)上不同。


圖1至圖5例示本發(fā)明縮小集成電路布局而又不實質(zhì)上影響元件電子特性的方法 優(yōu)選實施例示意圖。圖6至圖7例示本發(fā)明電路布局結(jié)構(gòu)的優(yōu)選實施例示意圖。附圖標(biāo)記說明100電路布局 101基材110導(dǎo)線組111第一導(dǎo)線112第二導(dǎo)線 121第一區(qū)域122 第二區(qū)域
具體實施例方式本發(fā)明首先提供一種調(diào)整集成電路預(yù)定圖案而又不實質(zhì)上影響所形成的元件電 子特性的方法。圖1至圖5例示本發(fā)明縮小集成電路布局而又不實質(zhì)上影響元件電子特性 的方法優(yōu)選實施例示意圖。首先，如圖1所示，提供預(yù)定形成于半導(dǎo)體晶片上的電路布局 100。電路布局100中的預(yù)定圖案包含一組導(dǎo)線圖形，其可儲存于數(shù)據(jù)庫中。預(yù)定的導(dǎo)線圖 形110，即導(dǎo)線組110，中可以包含化第一導(dǎo)線圖案111與第二導(dǎo)線圖案112，簡稱為第一導(dǎo) 線111與第二導(dǎo)線112。導(dǎo)線組110中的第一導(dǎo)線111與第二導(dǎo)線112分別預(yù)定通過半導(dǎo)體晶片上的第一 區(qū)域121與第二區(qū)域122。第一區(qū)域121可以為絕緣區(qū)，例如淺溝隔離(STI)區(qū)、場氧化層 區(qū)域等，而第二區(qū)域122則可以為有源區(qū)域(activearea)，例如金屬氧化物半導(dǎo)體(MOS) 區(qū)、元件區(qū)域等。當(dāng)?shù)谝粚?dǎo)線111與第二導(dǎo)線112穿過第二區(qū)域122時，位于第二區(qū)域122 內(nèi)的第一導(dǎo)線111與第二導(dǎo)線112即可作為半導(dǎo)體元件(圖未示)的柵極。在圖1中，第一導(dǎo)線111與第二導(dǎo)線112分別在第一區(qū)域121上具有進(jìn)行選擇性 縮小操作前的第一區(qū)域原始線寬(line width)Wl、第一區(qū)域原始間隙(space) Sl與第一區(qū) 域原始間距(pitch)Pl。另外，第一導(dǎo)線111與第二導(dǎo)線112又在第二區(qū)域122上具有第二 區(qū)域原始線寬W2、第二區(qū)域原始間隙S2與第二區(qū)域原始間距P2。線寬、間隙與間距無論是在任何區(qū)域，都會滿足線寬+間隙=間距的關(guān)系。例如， 若間距保持不變，當(dāng)線寬變大，則間隙即會減小。為了后續(xù)的說明方便，在此以0. ISymX 藝為例，而預(yù)先分別假設(shè)Wl為0. 18 μ m、Sl為0. 24 μ m、Pl為0. 42 μ m、W2為0. 18 μ m、S2 為 0. 28 μ m，而 P2 則為 0. 46 μ m。其次，進(jìn)行縮小操作，目的是使得位于第一區(qū)域121與第二區(qū)域122的第一導(dǎo)線 111與第二導(dǎo)線112選擇性分別具有適當(dāng)?shù)某叽?。例如，可于初始?zhǔn)備光掩模圖案，或后續(xù)的光學(xué)近接校正(optical proximity correction, 0PC)時即調(diào)整此預(yù)定形成于半導(dǎo)體晶 片上的電路布局圖案100。一方面，導(dǎo)線縮小的尺寸可以整體上減低集成電路布局的面積以 增加芯片上的元件密度，另一方面，導(dǎo)線不變的尺寸同時又可以維持元件縮小前的電子特 性。此等針對第一導(dǎo)線尺寸與第二導(dǎo)線尺寸的縮小操作，可以根據(jù)視情況需要所預(yù)定的第 一區(qū)域規(guī)則與第二區(qū)域規(guī)則。接下來，根據(jù)所預(yù)定的第一區(qū)域規(guī)則與第二區(qū)域規(guī)則進(jìn)行縮小操作。于是，第一導(dǎo) 線111與第二導(dǎo)線112分別在第一區(qū)域121上選擇性具有第一區(qū)域縮小線寬wl、第一區(qū)域 縮小間隙si與第一區(qū)域縮小間距pl，又在第二區(qū)域122上具有第二區(qū)域原始線寬W2、第二 區(qū)域縮小間隙s2與第二區(qū)域縮小間距p2。由于依據(jù)所預(yù)定的第一區(qū)域規(guī)則與第二區(qū)域規(guī) 則進(jìn)行了縮小操作，通常，第一區(qū)域規(guī)則小于第二區(qū)域規(guī)則，所以第一區(qū)域縮小線寬wl與 第二區(qū)域原始線寬W2會實質(zhì)上不同。例如，第一區(qū)域線寬小于第二區(qū)域線寬，優(yōu)選地，第一 區(qū)域縮小線寬wl小于第二區(qū)域原始線寬W2。在經(jīng)過了縮小操作后，雖然第一區(qū)域縮小線寬Wl因此縮小而小于第一區(qū)域原始 線寬W1，但是攸關(guān)元件操作特性的柵極尺寸，即對應(yīng)于第二區(qū)域122中的第一導(dǎo)線寬與第 二導(dǎo)線寬，也就是第二區(qū)域原始線寬W2，卻故意維持不變，在是能夠保持住元件縮小前的電 子特性。為了說明方便，在此以進(jìn)行比例為90%的縮小操作來做說明，所以wl為0. 162 μ m、 si 為 0· 216 μ m、pl 為 0· 378 μ m、W2 為 0· 18 μ m、s2 為 0. 234 μ m 而 p2 成為 0. 414 μ m。在本發(fā)明第一優(yōu)選實施例中，前述的縮小操作可以包含分別進(jìn)行兩個子步驟初 步縮小操作與放大操作。舉例而言，首先，如圖3所示，進(jìn)行初步縮小操作。此等初步縮小操 作會使得第一導(dǎo)線111與第二導(dǎo)線112的所有線寬、間隙與間距，皆以預(yù)定的等比例縮小， 例如90%。于是，第一導(dǎo)線111與第二導(dǎo)線112會在第一區(qū)域121上選擇性得到第一區(qū)域 縮小線寬wl、第一區(qū)域縮小間隙sl，第一區(qū)域縮小間距pl，而在第二區(qū)域122上得到第二區(qū) 域縮小線寬w2與第二區(qū)域縮小間距p2。接下來，再進(jìn)行放大操作，如圖2所示，而將第二區(qū)域122上的第二區(qū)域縮小線寬 w2回復(fù)到第二區(qū)域原始線寬W2，并因此得到第二區(qū)域縮小間隙s2。在本發(fā)明第二優(yōu)選實施例中，前述的縮小操作可以分別包含進(jìn)行三個子步驟初 步縮小操作、初步放大操作以及修飾縮小操作。舉例而言，首先，如圖3所示，進(jìn)行初步縮小 操作。此等初步縮小操作會使得第一導(dǎo)線111與第二導(dǎo)線112的所有線寬、間隙與間距，皆 以預(yù)定的等比例縮小，例如90%。于是，第一導(dǎo)線111與第二導(dǎo)線112會在第一區(qū)域121上 選擇性得到第一區(qū)域縮小線寬wl、第一區(qū)域縮小間隙sl，第一區(qū)域縮小間距pl，而在第二 區(qū)域122上得到第二區(qū)域縮小線寬w2與第二區(qū)域縮小間距p2。接下來，進(jìn)行初步放大操作，如圖4所示，使得導(dǎo)線組110中第一導(dǎo)線111與第二 導(dǎo)線112的線寬分別回復(fù)到第一區(qū)域原始線寬Wl與第二區(qū)域原始線寬W2。請注意，在此操 作中，第一導(dǎo)線111與第二導(dǎo)線112的間距并不因此初步放大操作而改變，仍然維持為Pl 與P2。然后，如圖2所示，進(jìn)行修飾縮小操作。在第一區(qū)域上121上選擇性進(jìn)行修飾縮小 操作，在是得到第一區(qū)域縮小線寬wl與第一區(qū)域縮小間隙Si。同樣地，在此操作中，第一導(dǎo) 線111與第二導(dǎo)線112的間距并不因此修飾縮小操作而改變，仍然維持為pl與p2。綜上所述，如圖1的預(yù)定形成于半導(dǎo)體晶片上的電路布局圖案100，無論是使用例示于第一優(yōu)選實施例中的方法或是第二優(yōu)選實施例中的方法，最后都會如圖2所示，在第 一區(qū)域121上選擇性得到第一區(qū)域縮小線寬wl、第一區(qū)域縮小間隙sl，第一區(qū)域縮小間距 pl，又在第二區(qū)域122上得到第二區(qū)域原始線寬W2、第二區(qū)域縮小間隙s2與第二區(qū)域縮小 間距P2。故在本發(fā)明的操作步驟之后，盡管縮小了導(dǎo)線組110整體上的尺寸來增加芯片上 的元件密度，但是，第二區(qū)域中不變的原始線寬W2同時又維持了元件縮小前的電子特性。 至此，即可輸出調(diào)整后的電路布局圖案至光掩模上，而得到可用的光掩模。在本發(fā)明實施例中，如圖1所示，由于導(dǎo)線組110在第一區(qū)域121與第二區(qū)域122 分別具有相同的線寬，因此導(dǎo)線組Iio在第一區(qū)域121中可以包含有至少一次的45度轉(zhuǎn) 角。另一方面，在本發(fā)明另一實施例中，如圖5所示，導(dǎo)線組110在第一區(qū)域121中可以包 含有至少一次的90度轉(zhuǎn)角。在本發(fā)明優(yōu)選實施例中，導(dǎo)線組110在第一區(qū)域121中選擇性具有不同的線寬。例 如，請參考圖2，第一導(dǎo)線111與第二導(dǎo)線112在鄰近第二區(qū)域122的第一區(qū)域121中，可以 具有預(yù)定長度L的原始線寬W2。此等預(yù)定長度L可以介于1/3倍至1倍的通道寬度X間。 通道寬度X是由通過第二區(qū)域122的導(dǎo)線組110所決定。優(yōu)選地，預(yù)定長度L可以介于1/2 倍至2/3倍的通道寬度X之間。在經(jīng)過本發(fā)明的縮小集成電路布局而不實質(zhì)上影響元件電子特性的方法后，即可 得到可用的光掩模。使用此光掩模，即可在基材上，配合光致抗蝕劑的曝光、顯影與基材的 蝕刻、沉積，而在基材上形成一種電路布局結(jié)構(gòu)。圖6至圖7例示本發(fā)明電路布局結(jié)構(gòu)的優(yōu) 選實施例示意圖。首先，如圖6所示，本發(fā)明的電路布局結(jié)構(gòu)100預(yù)定形成于基材101上。 基材101通常為半導(dǎo)體基材，例如硅?；?01上可以包含多個不同的區(qū)域，例如第一區(qū)域 121與第二區(qū)域122。第一區(qū)域121可以為絕緣區(qū)，例如淺溝隔離(STI)區(qū)、場氧化層區(qū)域， 而第二區(qū)域122則可以為有源區(qū)域(active area)，例如金屬氧化物半導(dǎo)體(MOS)區(qū)域、元 件區(qū)域等。一組導(dǎo)線110即形成了導(dǎo)線組110，其可以包含第一導(dǎo)線111與第二導(dǎo)線112。第 一導(dǎo)線111與第二導(dǎo)線112可以分別包含適當(dāng)?shù)膶?dǎo)電材料，例如金屬或是經(jīng)摻雜的多晶硅。 導(dǎo)線組110中的第一導(dǎo)線111與第二導(dǎo)線112分別通過第一區(qū)域121與第二區(qū)域122。當(dāng) 第一導(dǎo)線111與第二導(dǎo)線112穿過第二區(qū)域122時，位于第二區(qū)域122內(nèi)的第一導(dǎo)線111 與第二導(dǎo)線112即可視分別為半導(dǎo)體元件(圖未示)的柵極。第一導(dǎo)線111與第二導(dǎo)線112彼此之間，例如，可以分別依據(jù)第一區(qū)域規(guī)則與第二 區(qū)域規(guī)則，而并不完全平行。舉例而言，如果第一區(qū)域規(guī)則不同于第二區(qū)域規(guī)則，則第一導(dǎo) 線111與第二導(dǎo)線112之間存在有可變間隙SO。此外，第一導(dǎo)線111與第二導(dǎo)線112的線寬亦非全然相同。例如，第一導(dǎo)線111與 第二導(dǎo)線112其中的任何一者在第一區(qū)域121上選擇性具有第一區(qū)域線寬wl，而在第二區(qū) 域122上選擇性具有第二區(qū)域線寬W2。第一區(qū)域線寬wl與第二區(qū)域線寬W2實質(zhì)上不同。 優(yōu)選地，第一區(qū)域線寬wl小于第二區(qū)域線寬W2。另一方面，由于可變間隙S0，第一導(dǎo)線111與第二導(dǎo)線112在第一區(qū)域121中可以 選擇性具有第一間隙sl，又在第二區(qū)域122中具有第二間隙s2。此外，第一導(dǎo)線111與第 二導(dǎo)線112在第一區(qū)域121中還可以選擇性具有第一間距pl，又在第二區(qū)域122中具有第 二間距P2。當(dāng)?shù)谝粎^(qū)域規(guī)則不同于第二區(qū)域規(guī)則時，第一間隙sl可以小于第二間隙s2，或
7是，第一間距Pl小于第二間距p2。在本發(fā)明第一實施例中，如圖6所示，導(dǎo)線組110在第一區(qū)域121中可以包含有至 少一次的45度轉(zhuǎn)角。另一方面，在本發(fā)明另一實施例中，如圖5所示，導(dǎo)線組110在第一區(qū) 域121中則可以包含有至少一次的90度轉(zhuǎn)角。在本發(fā)明第二實施例中，導(dǎo)線組110在第一區(qū)域121中選擇性具有不同的線寬。例 如，請參考圖6，第一導(dǎo)線111與第二導(dǎo)線112在鄰近第二區(qū)域122的第一區(qū)域121中，可以 另外具有不同于第一區(qū)域線寬wl的線寬W2。在本發(fā)明第三實施例中，請參考圖7，雖然導(dǎo)線組110在第一區(qū)域121與第二區(qū)域 122中分別具有不同的線寬，但是第一導(dǎo)線111與第二導(dǎo)線112的至少一側(cè)對齊，優(yōu)選地，第 一導(dǎo)線111與第二導(dǎo)線112的外側(cè)彼此對齊。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的等同變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
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權(quán)利要求
一種電路布局結(jié)構(gòu)，包含基材，其包含第一區(qū)域與第二區(qū)域；以及一組導(dǎo)線，其包含第一導(dǎo)線與第二導(dǎo)線并通過該第一區(qū)域與該第二區(qū)域，其中該第一導(dǎo)線與該第二導(dǎo)線間具有可變間隙并分別在該第一區(qū)域上選擇性具有第一區(qū)域線寬與在該第二區(qū)域上選擇性具有第二區(qū)域線寬，使得該第一區(qū)域線寬與該第二區(qū)域線寬實質(zhì)上不同。
2.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該第一區(qū)域為淺溝隔離區(qū)域，而該第二區(qū) 域為有源區(qū)域。
3.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該組導(dǎo)線在該第一區(qū)域中具有45度的轉(zhuǎn)
4.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該組導(dǎo)線在該第一區(qū)域中具有90度的轉(zhuǎn)
5.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該第一區(qū)域線寬小于該第二區(qū)域線寬。
6.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該組導(dǎo)線在鄰近該第二區(qū)域的該第一區(qū)域 中具有該第二線寬。
7.如權(quán)利要求1的電路布局結(jié)構(gòu)，其中該第一導(dǎo)線與該第二導(dǎo)線的至少一側(cè)對齊。
8.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該第一導(dǎo)線與該第二導(dǎo)線在該第一區(qū)域中 選擇性具有第一間隙而在該第二區(qū)域中具有第二間隙，使得該第一間隙小于該第二間隙。
9.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該第一導(dǎo)線與該第二導(dǎo)線在該第一區(qū)域中 選擇性具有第一間距而在該第二區(qū)域中具有第二間距，使得該第一間距小于該第二間距。
10.如權(quán)利要求1所述的電路布局結(jié)構(gòu)，其中該第一導(dǎo)線與該第二導(dǎo)線分別依據(jù)第一 區(qū)域規(guī)則與第二區(qū)域規(guī)則，且該第一區(qū)域規(guī)則不同于該第二區(qū)域規(guī)則。
11.一種縮小集成電路布局而實質(zhì)上不影響元件電子特性的方法，包含提供電路布局，其包含一組導(dǎo)線，該組導(dǎo)線包含第一導(dǎo)線與第二導(dǎo)線并通過第一區(qū)域 與第二區(qū)域，其中該第一導(dǎo)線與該第二導(dǎo)線在該第一區(qū)域上選擇性具有第一區(qū)域原始線 寬、第一區(qū)域原始間隙與第一區(qū)域原始間距，而在該第二區(qū)域上具有第二區(qū)域原始線寬、第 二區(qū)域原始間隙與第二區(qū)域原始間距；以及進(jìn)行縮小操作，使得該第一導(dǎo)線與該第二導(dǎo)線根據(jù)第一區(qū)域規(guī)則與第二區(qū)域規(guī)則，分 別在該第一區(qū)域上選擇性具有第一區(qū)域縮小線寬、第一區(qū)域縮小間隙與第一區(qū)域縮小間 距，而在該第二區(qū)域上具有該第二區(qū)域原始線寬、第二區(qū)域縮小間隙與第二區(qū)域縮小間距， 其中，該第一區(qū)域縮小線寬與該第二區(qū)域原始線寬實質(zhì)上不同。
12.如權(quán)利要求11所述的方法，該縮小操作包含進(jìn)行初步縮小操作，使得該第一導(dǎo)線與該第二導(dǎo)線的所有該線寬、該間隙與該間距，皆 被等比例縮小，而在該第一區(qū)域上選擇性得到該第一區(qū)域縮小線寬、該第一區(qū)域縮小間隙， 該第一區(qū)域縮小間距與在該第二區(qū)域上得到該第二區(qū)域縮小間距；以及對該第一導(dǎo)線與該第二導(dǎo)線進(jìn)行放大操作，而在該第二區(qū)域上得到該第二區(qū)域原始線 寬與該第二區(qū)域縮小間隙。
13.如權(quán)利要求11所述的方法，其中該縮小操作包含進(jìn)行初步縮小操作，使得該第一導(dǎo)線與該第二導(dǎo)線的所有該線寬、該間隙與該間距，皆被等比例縮小；進(jìn)行初步放大操作，使得該組導(dǎo)線具有該第一區(qū)域原始線寬與該第二區(qū)域原始線寬以及進(jìn)行修飾縮小操作，而在該第一區(qū)域上選擇性得到該第一區(qū)域縮小線寬與該第一區(qū)域 縮小間隙。
14.如權(quán)利要求11所述的方法，其中該第一區(qū)域為淺溝隔離區(qū)域，而該第二區(qū)域為有 源區(qū)域。
15.如權(quán)利要求11所述的方法，其中該第一區(qū)域規(guī)則小于該第二區(qū)域規(guī)則。
16.如權(quán)利要求11所述的方法，其中該組導(dǎo)線在該第一區(qū)域中具有45度的轉(zhuǎn)角。
17.如權(quán)利要求11所述的方法，其中該組導(dǎo)線在該第一區(qū)域中具有90度的轉(zhuǎn)角。
18.如權(quán)利要求11所述的方法，其中該第一區(qū)域線寬小于該第二區(qū)域線寬。
19.如權(quán)利要求11所述的方法，其中該組導(dǎo)線在鄰近該第二區(qū)域的該第一區(qū)域中具有 預(yù)定長度的該第二區(qū)域原始線寬。
20.如權(quán)利要求19所述的方法，其中該預(yù)定長度介于1/3倍至1倍的通道寬度之間，該 通道寬度由通過該第二區(qū)域的該組導(dǎo)線所決定。
21.如權(quán)利要求19所述的方法，其中該預(yù)定長度介于1/2倍至2/3倍的通道寬度之間， 該通道寬度由通過該第二區(qū)域的該組導(dǎo)線所決定。
全文摘要
本發(fā)明公開了一種電路布局結(jié)構(gòu)及縮小集成電路布局的方法。一種電路布局結(jié)構(gòu)，具有包含第一區(qū)域與第二區(qū)域的基材，以及包含第一導(dǎo)線與第二導(dǎo)線并分別通過第一區(qū)域與第二區(qū)域的一組導(dǎo)線。其中第一導(dǎo)線與第二導(dǎo)線間具有可變間隙，并分別在第一區(qū)域上選擇性具有第一區(qū)域線寬而在第二區(qū)域上選擇性具有第二區(qū)域線寬，使得第一區(qū)域線寬與第二區(qū)域線寬實質(zhì)上不同。
文檔編號H01L21/768GK101930966SQ20091014996
公開日2010年12月29日 申請日期2009年6月24日 優(yōu)先權(quán)日2009年6月24日
發(fā)明者張獻(xiàn)章 申請人:聯(lián)華電子股份有限公司