專利名稱：半導體器件和制造半導體器件的方法
技術領域：
本發(fā)明涉及半導體器件及其制造方法。更具體地，本發(fā)明涉及具有超 級結結構的半導體器件及其制造方法。
背景技術：
近些年來，對于減小以液晶電視、等離子體電視、有機電致發(fā)光
(EL)電視等為代表的電子設備的厚度和重量的要求不斷增加。伴隨該要 求，對于具有減小的尺寸和提高的性能的電源設備的需求也變得更強烈。 針對該需求，對于功率半導體器件的關注也逐漸集中在實現性能提高上， 諸如更高的耐受電壓、更大的電流、更低的損耗、更高的工作速度以及更 高的擊穿電壓。例如，作為適用于功率電子應用的開關元件，功率金屬氧 化物-半導體場效應晶體管(MOSFET)是已知的。
MOSFET的導通狀態(tài)電阻和耐受電壓嚴重依賴于充當傳導層的N區(qū)中 的雜質濃度。為了降低導通狀態(tài)電阻，可以增大傳導層中的雜質濃度，但 是為了保證期望的耐受電壓，難以將雜質濃度提高到預定值以上。在 MOSFET中，將源區(qū)和漏區(qū)相互連接的半導體區(qū)域通常被稱為漂移區(qū)(漂 移層)。當MOSET處于導通狀態(tài)時，漂移區(qū)形成電流通路，而當 MOSFET處于關斷狀態(tài)時，由從在漂移區(qū)和基區(qū)之間形成的p-n結延伸的 耗盡層來維持MOSET的耐受電壓。
MOSET的導通狀態(tài)電阻取決于傳導層(漂移區(qū))的電阻。為了實現 更低的導通狀態(tài)電阻，可以想到提高漂移區(qū)中的雜質濃度，從而降低漂移 區(qū)的電阻。然而，當漂移區(qū)中的雜質濃度被提高時，耗盡層的延伸將變得 不足，耐受電壓將相應地降低。簡而言之，雖然通過提高漂移區(qū)中的雜質 濃度可以實現更低的電阻，但是因為需要保證期望的耐受電壓，對于雜質 濃度的提高存在極限。因此，在MOSFET中，降低的導通狀態(tài)電阻和提高
6的耐受電壓處于折衷關系，而對于低功耗器件， 一直需要改善這樣的折 衷。
作為突破上述折衷的技術，已知一種稱為多RESURF (降低表面場) 結構或超級結結構(此后，將代表性地使用術語"超級結")的技術。下 面的五個文件被引用作為本發(fā)明的相關技術日本專利公開No. 2002-280555、 2006-005275、 2007-096344、 2007-173418、 2007-116190 (在此被 分別稱為專利文件1-5)。
如專利文件1-5所示，具有超級結結構的漂移區(qū)的MOSFET具有如下 構造柱狀的p型半導體區(qū)域(P區(qū)，p型柱形區(qū)域，p型垂直RESURF 層)和柱狀的n型半導體區(qū)域(N區(qū)，n型柱形區(qū)域，n型垂直RESURF 層)被以交替方式或以島狀形式沿平行半導體襯底表面的方向周期性排 列。具體地，在布置在源電極和漏電極的兩側的半導體層中，MOSFET具 有垂直RESURF結構，其中，p型柱形區(qū)域和n型柱形區(qū)域沿橫向交替地 重復設置。
耐受電壓由從這些半導體區(qū)域形成的p-n結延伸出的耗盡層維持。即 使當由于為了獲得降低的導通狀態(tài)電阻而增大雜質濃度導致耗盡層的延伸 減小時，通過縮窄半導體區(qū)域的寬度，也可以實現半導體區(qū)域的完全耗 盡。在導通狀態(tài)下，傳導層的N區(qū)允許電流流過，而在關斷狀態(tài)下，P區(qū) 和N區(qū)被完全耗盡，從而可以保證耐受電壓。結果，可以實現同時兼具降 低的導通狀態(tài)電阻和提高的耐受電壓的MOSFET。
因此，在超級結結構中，導通狀態(tài)電阻和耐受電壓依賴于各個p型半 導體區(qū)域的寬度和分別被夾在p型半導體區(qū)域之間的各個n型半導體區(qū)域 的寬度。當p型半導體區(qū)域和n型半導體區(qū)域各自的寬度被進一步縮窄 時，n型半導體區(qū)域中的雜質濃度可以被進一步提高，從而可以獲得進一 步降低的導通狀態(tài)電阻和進一步提高的耐受電壓。從此明顯可見，雜質濃 度是決定耐受電壓好導通狀態(tài)電阻的關鍵。
因此，在優(yōu)選實施例中，可能對于進一步提高耐受電壓來說重要的 是，獲得有利的p型半導體區(qū)域中的雜質和n型半導體區(qū)域中的雜質之間 的平衡，即所謂的電荷平衡。更具體而言，可以使得p型半導體區(qū)域中包體區(qū)域中包含的雜質量相等，從而在等量的基礎上 使得雜質濃度為零，并可以獲得提高的耐受電壓。以此方式，在通過設計 為在反向偏置時(關斷時間)P區(qū)和N區(qū)的完全耗盡而維持高的耐受電壓 的情況下，在零偏置時(導通時間)允許電流流過利用高濃度雜質摻雜的 n型半導體區(qū)域，從而可以實現具有降低的導通狀態(tài)電阻的器件，其中導 通狀態(tài)電阻的降低己經被改善到超過了基于材料的極限。
此外，在具有超級結結構的半導體器件中，耐受電壓和雪崩耐受能力 不僅取決于半導體器件的有源操作區(qū)域(此區(qū)域被稱為器件部分、器件有 源區(qū)域部分、有源區(qū)域部分、元件區(qū)域部分、器件體部分等，并將在下文 中被代表性地稱為"器件部分")的結構，而且取決于被設置成圍繞器件 部分的區(qū)域(此圍繞部分被稱為端子部分、器件外圍部分、外圍結構部 分、結端子區(qū)部分等，并將在下文中被代表性地稱為"端子部分")的結 構。
當在器件部分和端子部分之間存在耗盡層的擴展方式方面的不同時， 在這兩個部分之間也將存在最佳雜質濃度的不同。因此，如果器件部分和 端子部分被制造成具有相同的雜質量，則端子部分中耐受電壓可能被降 低，并且電場可以被集中在耐受電壓被降低的部分上，導致器件的破壞。 因此，器件整體上可能不能具有足夠的耐受電壓。
此外，在端子部分沒有設置超級結結構的情況下，雪崩擊穿的發(fā)生將 由于產生的電子和空穴而導致端子部分的上部和下部中的電場的增強，從 而擊穿電流將被增大，可能導致器件的破壞。換句話說，在此情況下，雪 崩擊穿電壓較低。
考慮到這些因素，在具有超級結結構的MOSFET的情況下，看起來同 樣必需分別適當地設計器件部分的結構和端子部分的結構。用于解決該問 題的技術通常被歸類為兩種方法 一種是在也使得端子部分具有超級結結 構的情況下來采取措施；另一種是在端子部分不具有超級結結構的情況下 來采取措施。專利文件2-5分別針對采用了前一方法的端子部分結構提出 了方案。
在專利文件2所述的機制(或組成方式)中，器件部分具有超級結結
8構，具體地，包括第一導電類型的第一柱形區(qū)域和第二導電類型的第二柱 形區(qū)域的結構。另一方面，端子部分具有超級結結構，該超級結結構與器 件部分的超級結結構相鄰，并且其在垂直方向上的厚度小于器件部分中的
結構。此外，為了保證端子部分中的耐受電壓，端子部分中的n型半導體 區(qū)域中的雜質濃度被設定成低于器件部分中的n型半導體區(qū)域中的雜質濃 度。例如，在端子部分中，形成第一導電類型的第三柱形區(qū)域和第二導電 類型的第四柱形區(qū)域。此外，在器件部分的超級結結構的最靠近端子部分 的最外部分處，以層疊在端子部分的超級結結構的最靠近器件部分的第三 或第四柱形區(qū)域上的狀態(tài)，額外形成雜質濃度低于第一和第二柱形區(qū)域的 最外部柱形區(qū)域。此外，電阻高于柱形區(qū)域的第一導電類型的高阻層被形 成在第三柱形區(qū)域和第四柱形區(qū)域上方。
在專利文件3中，同樣，為了保證端子部分中的耐受電壓，端子部分 中的n型半導體區(qū)域中的雜質濃度被設定成低于器件部分中的n型半導體 區(qū)域中的雜質濃度。例如，用于最外側的第二導電類型分隔區(qū)的離子注入 區(qū)域被設定為小于用于各個在其內側的平行p-n層區(qū)的離子注入區(qū)域，以 保證在最外側的第二導龜類型分隔區(qū)和各個在其內側的平行p-n層區(qū)在凈 雜質量上大致相等。
在專利文件4中，類似地，端子部分的超級結結構與器件部分中所設 置的不同。例如，n型區(qū)域和p型區(qū)域平行設置在端子部分中的n+層的主 要表面上，高阻半導體層被設置在n型區(qū)域和p型區(qū)域上，在該高阻半導 體層上平行地設置n型區(qū)和p型區(qū)。在n型柱形區(qū)域和p型柱形區(qū)域中的 至少一者中的雜質濃度沿從第一主電極(源電極)朝向第二主電極(漏 極)的方向逐漸變化，使得在第一主電極側，n型柱形區(qū)域中的雜質量小 于p型柱形區(qū)域中的雜質量，而在第二主電極側，n型柱形區(qū)域中的雜質 量大于p型柱形區(qū)域中的雜質量。
在專利文件5中，在形成漂移電流在其中流動的器件部分和圍繞器件 部分的端子部分的情形中，端子部分具有沿彼此垂直的兩個方向中的至少 一個方向形成的第二 n型漂移層和第二 p型漂移層。
另一方面，作為用于制造超級結結構的方法，可以考慮下面三種技術。
(1) 通過離子注入將n型雜質和p型雜質分別單獨地引入到外延層 (外延硅)中并將該外延結構重復層疊多次的方法(該方法將被稱為第一
制造方法)。這是其中類似的外延生長被重復多次的多外延制造方法。
(2) 將溝槽形成在厚外延層中、將雜質通過諸如擴散之類的方法設 置在各個溝槽的側表面處、并將絕緣材料或非傳導材料填埋在其中的方法
(該方法將被稱為第二制造方法)。
(3) 將溝槽形成在厚外延層中、并通過外延生長用含雜質硅填滿溝 槽的方法(該方法將被稱為第三制造方法)。這是通過外延生長將已經形 成的溝槽回填的方法(溝槽形成和外延回填制造方法)。
發(fā)明內容
在此，通過將第一到第三制造方法進行相互比較，第三方法被認為可 能有希望通過少量步驟實現具有高集成度的超級結結構。
然而，第三制造方法在對于在溝槽中的外延生長時不產生缺陷的條件 以及控制引入的摻雜雜質(摻雜劑)的量方面存在問題。因為外延生長速 率和雜質濃度根據形成溝槽時呈現的晶面取向而變化，所以可能需要確定 可以精確控制這些因素并且可以以良好的產率制造無缺陷結構的工藝條 件。
此外，對于通過第三制造方法形成超級結結構，目前還沒有建立通過 其可以獲得合適的端子部分結構的機制(組成方式)。必需充分考慮器件 部分中和端子部分中的溝槽布局，但是關于此的機制(原理)目前還沒有 被建立。
因此，需要一種確定的機制，通過其可以由簡單工藝制造具有超級結 結構的半導體器件，同時在器件部分的外圍部分中也保證良好的耐受電 壓。
根據本發(fā)明的實施例，半導體器件的器件部分和圍繞器件部分的端子 部分都被形成為具有超級結結構，其中，第一導電類型的第一柱形區(qū)域和 第二導電類型的第二柱形區(qū)域以成對狀態(tài)交替布置。此外，具有超級結結
10的端子部分具有第二導電類型的橫型RESURF區(qū)域。 在此，端子部分中的第二柱形區(qū)域中的每一個在其表面部分的至少一部分 沒有橫型RESURF區(qū)域。這意味著端子部分中的每個第二柱形區(qū)域的表面 部分的至少一部分處于沒有被橫型RESURF區(qū)域覆蓋的狀態(tài)(不與橫型 RESURF區(qū)域重疊的狀態(tài))。優(yōu)選地，所述橫型RESURF區(qū)域在與每一個 第二柱形區(qū)域對應的位置上具有尺寸大于所述第二柱形區(qū)域的孔隙，由此 沿第二柱形區(qū)域的排列方向獲得沒有重疊的狀態(tài)。
通過簡單的工藝制造了其中器件部分和圍繞器件部分的端子部分都被 形成為具有超級結結構的半導體器件。因為充當耗盡層延伸區(qū)的橫型 RESURF區(qū)域存在于端子部分中，所以當外加漏電壓(在關斷時)時耗盡 的區(qū)域被延伸到端子部分中，所以防止了電場集中的出現。結果，得到了 其中耐受電壓可以被提高同時保持了端子部分中的第二半導體區(qū)域中的高 雜質濃度的結構。因為器件部分中的第一柱形區(qū)域中的雜質濃度和端子部 分中的第一柱形區(qū)域中的雜質濃度可以被設定為相同，所以用于超級結結 構的工藝設計被簡化。
此外，即使在形成橫型RESURF區(qū)域之后，在端子部分中的每一個第 二柱形區(qū)域的表面部分的至少一部分處不存在橫型RESURF區(qū)域，因此橫 型RESURF區(qū)域和第二柱形區(qū)域之間的重疊面積被減小。結果，其中雜質 濃度由于重疊而提高的現象被抑制或防止。換言之，容易由重疊引起的不 滿足耗盡條件的現象被緩解或避免。
根據上述的本發(fā)明的第一實施例的結構可以如下制造。器件部分和圍 繞器件部分的端子部分兩者都被形成為具有超級結結構，其中，第一導電 類型的第一柱形區(qū)域和第二導電類型的第二柱形區(qū)域以成對狀態(tài)交替地布 置。在此情況下，超級結結構的第一導電類型的第二半導體區(qū)域被形成在 第一導電類型的第一半導體區(qū)域上方。然后，通過使用掩模覆蓋整個所述 器件部分并覆蓋所述端子部分中的所述第二柱形區(qū)域，在所述端子部分中 的所述第二半導體區(qū)域的表面部分形成橫型RESURF區(qū)域。
根據本發(fā)明的第二實施例，半導體器件的器件部分和圍繞器件部分的 端子部分兩者都被形成為具有超級結結構，其中，第一導電類型的第一柱的第二柱形區(qū)域以成對的狀態(tài)交替地布置。此外， 第二柱形區(qū)域中的每一個通過由外延生長來以第二導電類型的半導體填充 在第二半導體區(qū)域中形成的溝槽中的每一個來形成，而第一柱形區(qū)域中的 每一個由夾在第二柱形區(qū)域之間的區(qū)域構成。此外，所述第二柱形區(qū)域在 所述第二半導體區(qū)域中在所述器件部分和所述端子部分的整個區(qū)域沿相同 方向和相同深度排列成多個條形，并且其沿排列方向的寬度和其排列間距 在所述器件部分和所述端子部分中的相同深度位置處都是相同的。順帶 地，優(yōu)選的是，將第一實施例和第二實施例組合使用。
通過簡單的工藝制造了其中器件部分和圍繞器件部分的端子部分兩者 都被形成為具有超級結結構的半導體器件。此外，通過在整個器件(器件 部分和端子部分)上形成相同形式(相同的深度、寬度和間距)的溝槽， 晶面取向以及形狀(具有縱向的矩形條)被固定，并且刻蝕形狀被保持恒 定。此外，在通過外延生長填充溝槽時，因為晶面取向和溝槽形狀是恒定 的，所以外延生長條件被保持穩(wěn)定。在此結構中，可以穩(wěn)定地制造通過形 成溝槽并由外延生長填充溝槽所形成的條形柱結構、和外圍高耐受電區(qū)的 結構。
根據上述的本發(fā)明的第二實施例的結構可以如下制造。將第一導電類 型的第二半導體區(qū)域形成在第一導電類型的第一半導體區(qū)域上方，第二半 導體區(qū)域在器件部分和端子部分中以沿相同的方向和相同的深度的條的方 式設置有溝槽，從而形成第一導電類型的第一柱形區(qū)域。然后，用所述第 二導電類型的半導體填充所述溝槽，從而形成所述第二導電類型的第二柱 形區(qū)域。
根據本發(fā)明，可以通過簡單的工藝制造其中器件部分和圍繞器件部分 的端子部分兩者都被形成為具有超級結結構的半導體器件。
此外，根據本發(fā)明的第一實施例，橫型RESURF區(qū)域與第二柱形區(qū)域 的重疊被控制。結果，在端子部分中可以實現耐受電壓的穩(wěn)定提高。此 外，根據本發(fā)明的第二實施例，端子部分中的特性被穩(wěn)定化，并且可以在 端子部分中保證耐受電壓的提高。
1
圖1A和1B是示意性示出了根據第一對比例的半導體器件的結構的剖 視圖1C是示意性示出了根據第二對比例的半導體器件的結構的俯視
圖2A和2B示意性示出了根據本發(fā)明的第一實施例的半導體器件的構
造；
圖2C和2D示出了在橫型RESURF結構被應用于超級結結構的情況 下產生的不良影響；
圖2E示出了在應用第三制造方法的情況下超級結結構的溝槽寬度和 晶面取向的改變的不良影響；
圖3A和3B示意性示出了根據本發(fā)明的第二實施例(第一示例)的半
導體器件的構造；
圖3C和3D示意性示出了根據本發(fā)明的第二實施例(第二示例)的半 導體器件的構造；
圖3E和3F示出了在第二實施例中在橫型RESURF結構被應用于超級
結結構的情況下產生的不良影響；
圖4A和4B示意性示出了根據本發(fā)明的第三實施例(第一示例)的半
導體器件的構造；
圖4C和4D示意性示出了根據本發(fā)明的第三實施例(第二示例)的半 導體器件的構造；
圖5A和5B示意性示出了根據本發(fā)明的第四實施例(第一示例)的半 導體器件的構造；
圖5C和5D示意性示出了根據本發(fā)明的第四實施例(第二示例)的半 導體器件的構造；
圖6A和6B示意性示出了根據本發(fā)明的第五實施例的半導體器件的構
造；
圖7A和7B示意性示出了根據本發(fā)明的第六實施例的半導體器件的構
造圖8A至8H是用于圖示制造根據本發(fā)明的第一至第四實施例的半導體 器件的方法中的技術的視圖(第l部分)；以及
圖81至8N是用于圖示制造根據本發(fā)明的第一至第四實施例的半導體 器件的方法中的技術的視圖(第2部分)。
具體實施例方式
下面將參考附圖詳細描述本發(fā)明的實施例。當基于各個實施例區(qū)分用 于相同功能的功能元件時，其附圖標記將附加大寫字母后綴，諸如A和 B;當在不進行特意區(qū)分的情況下描述用于相同功能的功能元件時，將在 省略后綴的情況下使用附圖標記。這對于附圖也適用。
在下面的描述中，除非另有說明，硅(Si)被用作基體材料，第一導 電類型被假定為n型，第二導電類型被假定為p型。此外，措辭"n"'、 "n"、 "n+"、 "p"，、 "p"和"p+"將用來表示n型雜質和p型雜質的濃度。以 "n"作為基準，"n+"表示較高的n型雜質濃度，而"n—"表示較低的n型雜質 濃度，并且這對于p型同樣適用。"-"或"+"符號的數量越大，雜質濃度的 降低或增高程度越大。
<對比例>
圖1A-1C示出了相對于根據本發(fā)明的半導體器件的對比例。在此，圖 1A和1B是示意性示出了根據第一對比例的半導體器件IX的結構的剖視 圖，圖1C是示意性示出了根據第二對比例的半導體器件1Y的結構的俯視 圖。
半導體器件IX是功率MOSFET，其具有多個并聯p-n結構的器件元 件被平行布置的結構。如圖1A和1B所示，半導體器件1X具有如下結 構雜質濃度低于n型高濃度襯底10 (n+型漏極層)的n型外延層20以 預定間隔設置在n型高濃度襯底10的表面上，所述n型高濃度襯底10用 作具有較高雜質濃度的第一導電類型半導體層的示例。除了 n型外延層20 的最下一層(在n型高濃度襯底10側)之外，層間隔基本相等。
每一個n型外延層20分別被分成器件部分3 (超級結器件區(qū)域)和端子部分5 (外圍結構區(qū)域)，所述器件部分3具有多個由一對p型半導體 區(qū)域(p型柱形區(qū)域)和n型半導體區(qū)域(n型柱形區(qū)域)構成的并聯p-n 結構的器件元件2，所述端子部分5被設置成圍繞器件部分3。在器件部 分3中，p型柱形擴散層22 (p型漂移層)和n型柱形擴散層24 (n型漂 移層)以預定的柱間距(等于n型外延層20的間距)形成在n型外延層 20中。p型柱形擴散層22和夾在p型柱形擴散層22之間的n型柱形擴散 層24形成超級結結構。p型柱形擴散層22和n型柱形擴散層24分別被形 成為沿與附圖的紙面垂直的方向延伸的條狀形狀。在p型柱形擴散層22 中每一個的與n型高濃度襯底IO相反一側的表面附近，選擇性地形成p型 基區(qū)域26，以連接到p型柱形擴散層22。
柱擴散層22， 24中的每一個的尺寸的示例滿足如下關系C " 7.2 x 1016 Vb—a2/b cm—3,其中Vb是擊穿電壓(或耐受電壓)，柱形擴散層 22, 24具有深度(厚度)D (= a Vb1'2,例如a = 0.024) pm和寬度W，并 且C是雜質濃度。換言之，柱形擴散層22， 24深度D和寬度W取決于耐 受電壓(=擊穿電壓Vb)和雜質濃度C。在要求耐受電壓為約500-800V 的情況下，寬度W被設定為約l-10/mi，深度D被設定為約30-80/mi，并 且雜質濃度根據寬度W和深度D來設定。如從這些尺寸數據可看到的， 柱擴散層22， 24的寬度W小而深度D大(即，它們具有大的深寬比)。
雖然在附圖中沒有示出，但是與n型高濃度襯底10電連接的漏極 (第一主電極)被形成在n型高濃度襯底10的與n型外延層20相反一側 的表面上。此外，n+源區(qū)域和與源電極接觸的接觸區(qū)域被形成在p型基區(qū) 域26的表面部分處。源電極(第二主電極)被形成為與n+源區(qū)域的表面 和p型基區(qū)域26的表面接觸。此外，在n型外延層20的與源電極相同的 表面?zhèn)龋瑬烹姌O(控制電極)隔著柵極絕緣膜被形成在夾在相鄰的p型基 區(qū)域26之間的每一個n型柱形擴散層24的表面和相鄰的p型基區(qū)域26和 n+源區(qū)域的表面上，使得其被源電極圍繞。p型基區(qū)域26、 n+源區(qū)域、源 電極和柵電極也被形成為沿與p型柱形擴散層22和n型柱形擴散層24相 同的方向延伸的條狀形狀。利用此結構，半導體器件IX構成了其中就在 柵極絕緣膜下方的p型基區(qū)26的表面部分充當溝道區(qū)域的電子注入n溝道
15MOSFET。
在此，在具有超級結結構的功率MOSFET中，必要的是，半導體器件 的有源操作區(qū)域(對應于半導體器件IX中的器件部分3的區(qū)域)的結構 和器件外圍部分(對應于半導體器件IX中的端子部分5)的結構應當被 分別地適當設計。具體地，在端子部分5中，較之器件部分3更渴望地要 求確保高耐受電壓。換言之，端子部分5中的耐受電壓特性可以是功率 MOSFET的器件特性的確定性因素。
在端子部分5中，如果在關斷狀態(tài)下電壓被外加在漏區(qū)上的狀況下p 型柱形區(qū)域(對應于半導體器件IX中的p型柱形擴散層22)和n型柱形 區(qū)域(對應于半導體器件1X中的n型柱形擴散層24)被完全耗盡，則耐 受電壓取決于耗盡層在縱方向上的厚度。因此，可以通過提高n型柱形區(qū) 域中的雜質濃度來降低導通狀態(tài)電阻。然而，在端子部分5中，必要的是 在考慮在關斷狀態(tài)下耗盡層橫向延伸的同時確保耐受電壓。此外，同樣重 要的是，采取措施來防止在橫向延伸的耗盡層中電場達到臨界電場。
具體地，在用于諸如電源應用所用的開關MOSFET器件的用于電源應 用的半導體器件中，為了確保例如不小于500 V的高耐受電壓，使用其中 p區(qū)和n區(qū)被重復地交替排列并且在反向偏置時被完全耗盡的超級結結構 或多RESURF結構。此技術與MOSFET的組合可以實現兼具降低的導通 狀態(tài)電阻和提高的耐受電壓的開關器件。然而，僅有這樣的器件結構是不 夠的，并且必要的是，布局和結構應該適用于使得芯片的外圍結構(端子 結構)具有不低于器件耐受電壓的耐受電壓。
作為這樣的措施的示例，可以想到端子部分5與引導環(huán)(guide ring)、場板(field plate) 、 p型橫型RESURF等的組合。例如，在根據 圖1C所示的第二對比例的半導體器件1Y中，引導環(huán)被應用于半導體器件 1Y。在端子部分5的處于器件部分3和端子部分5之間的邊界一側的那個 表面一側，設置(以多種形式)多個引導環(huán)部分7,以包圍器件部分3的 外周(四個側邊)。順帶地，半導體器件1Y的端子部分5既沒有p型柱 形擴散層(n型漂移層)也沒有n型柱形擴散層(p型漂移層)，其具有n 型半導體層(n型外延層20)。在n型外延層20的表面部分，選擇性地形成多個由p型半導體形成的引導環(huán)部分7，以包圍器件部分3的四個側 邊。然而，這樣的引導環(huán)結構將導致端子部分5的面積的增大。
此外，作為修改，可以想到其中類似于器件部分3的超級結結構也被 應用到端子部分5，并且引導環(huán)部分7被陣列在其表面上的結構。然而， 在此情況下，引導環(huán)結構難以優(yōu)化，這是因為p型柱形擴散層22和n型柱 形擴散層24 (或者在其通過使用溝槽形成的情況下，溝槽)的條寬度和間 隔的優(yōu)化是重要的，并且非常有必要考慮對晶面取向的依賴性。
此外，條狀超級結結構與包圍器件部分3的外周(四個側邊)的引導 環(huán)部分7的組合的問題在于還沒有建立用于實現該組合的合適方法。具體 地，在形成p型柱形擴散層22和p型引導環(huán)部分7兩者的重疊區(qū)域中雜質 濃度將被提高。因此，非常重要的是在注意由提高的雜質濃度引起的缺點 (耐受電壓降低、電場平衡變劣等等)的同時來設計器件。
此外，雖然在附圖中沒有示出，但是將場板或橫型RESURF應用于端 子部分5將必然導致制造步驟數量的增加，并被認為必需需要廉價的、并 且對于器件結構工藝親和性良好的結構。
同時，作為制造超級結結構的方法，可以考慮如下的三種技術。
(1) 通過離子注入將n型雜質和p型雜質分別單獨地引入到外延層 (外延硅)中并將該外延結構重復層疊多次的第一制造方法(多外延制造
方法)。
(2) 將溝槽形成在厚外延層中、將雜質通過諸如擴散之類的方法設 置在各個溝槽的側表面處、并將絕緣材料或非傳導材料填埋在其中的第二 制造方法。
(3) 將溝槽形成在厚外延層中、并通過外延生長用含雜質硅填滿溝 槽的第三制造方法(溝槽形成和外延回填制造方法)。
在實施這些方法的過程中，存在各種問題，其中的一些將在下面具體 描述。首先，第一制造方法被應用于半導體器件IX的制造。具有高電阻 的n型外延層20以約10 )um的厚度被被生長在晶片襯底(n型高濃度襯底 10)上，通過離子注入在其中形成p型半導體區(qū)域和n型半導體區(qū)域，然 后再生長具有高電阻的n型外延層(n型外延層20)，并且在其中形成p
17型半導體區(qū)域和n型半導體區(qū)域。這樣的步驟被重復約5-10次，以形成p 型柱形擴散層22和n型柱形擴散層24。例如，n型外延層20通過多次 (例如，在圖1A所示的半導體器件1X一1中，6次)重復進行外延生長以 分步方式形成。通過多個生長步驟分別形成的六個外延層20一1到20—6被 層疊，從而形成n型外延層20。 p型柱形擴散層22和n型柱形擴散層24 通過如下工藝形成將通過離子注入和擴散形成的多個擴散層22—1到 22_6和擴散層24—1到24—6分別在深度方向上相互接合。
因此，在也被稱為多外延制造方法的第一制造方法中，n型半導體區(qū) 域和p型半導體區(qū)域可以以在器件部分3和端子部分5之間不同的外形來 形成。此方法的特征在于，可以較容易地實現期望的結構，并且通過適當 地設計引入到被層疊的層中的雜質的量和其圖樣，可以容易地實現器件部 分3和端子部分5中的雜質分布的自由制造。
然后，在此制造方法中，因為p型柱形擴散層22和n型柱形擴散層 24被從硅表面交替地布置到約40-80/mi的深度，所以結構很復雜。此外， 因為用于獲得層疊結構而重復進行的離子注入和外延生長的加工步驟的數 量較大，所以制造步驟很復雜。此外，由于為了沿縱向分別接合p型柱形 擴散層22和n型柱形擴散層24必需和足夠的擴散溫度和時間，雜質的橫 向擴散是不可忽略的，使得可能需要進一步的措施來獲得相對更精細的結 構。另一方面，試圖減少擴散溫度和/或時間將必然減小每個外延生長步驟 的外延層的厚度，這對應于增加以重復方式層疊的外延層的數量，導致上 述的加工步驟的進一步增加(在圖1B所示的半導體器件1X一2中，增加到 8次)。簡而言之，芯片尺寸的減小和晶片成本的減低處于折衷關系。
在第二制造方法中，將被填埋的絕緣材料的選擇是重要的，并且可能 有必要關心構成襯底的硅(Si)之間的界面和該材料的介電擊穿電壓。此 外，被填埋的絕緣材料和硅(Si)之間的熱膨脹系數的差影響在后面的熱 處理中將可能發(fā)生的晶體缺陷的產生，從而需要防止晶體缺陷的產生。
另一方面，在形成半導體器件IX中的并聯p-n結構的器件元件2 時，可以想到第三制造方法的應用。在此情況下，n型外延層以40-80 /mi 厚度被生長在晶片襯底上，條狀圖案被形成于此，并且n型外延層被刻蝕成溝槽形狀，從而形成其深度(例如，約30-70 /mi)相當于或稍小于n型 外延層的厚度的溝槽。此后，通過外延生長，用p型半導體回填溝槽。根 據第三制造方法，可以通過減少的步驟數量實現高度集成的超級結。
然而，此方法對于在溝槽中的外延生長時不產生缺陷以及對于控制引 入的摻雜雜質(慘雜劑)的量的情況存在問題。具體地，外延生長速率和 雜質濃度根據在溝槽的形成時呈現的晶面的取向而變化。因此，重要的是 確定可以精確控制這些因素并且可以以良好的產率制造無缺陷結構的工藝 條件。此外，必需對器件部分3中的溝槽和端子部分5中的溝槽的布局采 取足夠的關注。
在本發(fā)明的每一個實施例中，當采用第三制造方法時，上述問題中的 至少一個被改善，以實現較之根據現有技術的那些半導體器件，能夠獲得 更高的耐受電壓和更高的雪崩擊穿電壓的超級結型半導體器件。具體地， 通過由第三制造方法(其屬于簡單的工藝)形成超級結結構并改善上述問 題中的至少一個，實現了適用于實現能夠有利地確保耐受電壓的器件外圍 部分的半導體器件結構和制造其的方法。下面將具體描述本發(fā)明的實施 例。
<第一實施例>
圖2A-2E示出了根據本發(fā)明的第一實施例的半導體器件1A。在此， 圖2A和2B示意性地示出了半導體器件1A的構造，其中，圖2A是半導 體器件1A的XY平面圖，圖2B是沿圖2A的線A-A'所取的XZ剖視圖。 這些圖中的每一個是示意性視圖，并且圖中的尺寸不是限制性的，這些說 明同樣適用于其它實施例的附圖。圖2C和2D示出了在橫型RESURF結 構被應用于超級結結構的情況下所產生的不良影響。圖2E示出了在應用 第三制造方法的情況下當超級結的溝槽寬度和晶面取向被改變時產生的不 良影響。
第一實施例中的半導體器件1A在充當具有較高雜質濃度的第一導電 類型的第一半導體區(qū)域的示例的n型高濃度襯底110 (n+型漏極層)的表 面處具有雜質濃度低于n型高濃度襯底110的n型外延層120 (第一導電
19圖中沒有示出，但是漏極(第一主電
極)被形成在n型高濃度襯底110的與n型外延層120相反一側的表面 處。
n型外延層120被劃分成器件部分3 (超級結器件區(qū)域)和端子部分5 (外圍結構區(qū)域)，其中，在器件部分3中設置有器件元件2，每一個器 件元件2具有由一對p型半導體區(qū)域(p型柱形區(qū)域)和n型半導體區(qū)域 (n型柱形區(qū)域)構成的并聯p-n結構，所述端子部分5被設置為圍繞器 件部分3。在示例中，器件部分3為數毫米(例如2-5mm)見方，端子部 分5為數百微米見方。
在器件部分3中，構成超級結結構的多個p型外延填充層122 (第二 導電類型的第二柱形區(qū)域)通過外延生長形成在溝槽121中；類似地，同 樣在端子部分5中，構成超級結結構的多個p型外延填充層123 (第二導 電類型的第二柱形區(qū)域)通過外延生長形成在溝槽121中。具體地，p型 外延填充層122和123以沿預定方向周期性排列的狀態(tài)、在n型外延層 120中從n型高濃度襯底110側到相對一側的范圍內，不僅形成在器件部 分3而且形成在端子部分5中。由此，形成超級結結構，并且p型外延填 充層122和123充當p型漂移層。此外，n型外延層120的各自被p型外 延填充層122和123夾在中間的n型外延層124部分(第一導電類型的第 一柱形區(qū)域)充當n型漂移層。
n型外延層120被設定為在其整個主體中具有相同的雜質濃度，從而 在器件部分3和端子部分5中的n型外延層124具有相同的雜質濃度。此 外，在填充器件部分3中的和在端子部分5中的溝槽121時的雜質濃度被 設定為相同，從而p型外延填充層122和123被形成為具有相同的雜質濃 度。
雖然在圖中省略了，但是在端子部分5的外周邊緣處，溝道限位器被 形成在n型外延層120的位于源電極側的表面部分(參見用于后述的制造 方法的附圖)。這也適用于后述的其它實施例。在每一個p型外延填充層 122的與n型高濃度襯底110相反一側的表面附近，選擇性地形成p型基 區(qū)域126，以連接到p型外延填充層122。雖然在圖中沒有示出，但是n+源區(qū)和與源電極接觸的接觸區(qū)被形成在 p型基區(qū)域126的表面部分。源電極(第二主電極)被形成為與n+源區(qū)域 的表面和p型基區(qū)域126的表面接觸。在n型外延層120的與源電極相同 的表面?zhèn)?，柵電極(控制電極)隔著柵極絕緣膜被形成在夾在相鄰的p型 基區(qū)域126之間的每一個n型外延層124的表面處以及相鄰的p型基區(qū) 126和n+源區(qū)的表面處，使得其被源電極圍繞。
整體上，半導體器件1A具有其中p型外延填充層122和123以及n 型外延層124在形成在n型高濃度襯底110上的n型外延層120中交替地 重復排列的超級結結構。位于半導體器件1A的下表面?zhèn)鹊膎型高濃度襯 底110用作高電壓電極(漏極)，而與n型高濃度襯底110相反的一側用 作低電壓電極(源電極)，并且低電壓電極通常以地電勢使用。
以剖面結構為基礎，P型柱形區(qū)域(p型外延填充層122和123)和n 型柱形區(qū)域(n型外延層124)形成多對p型柱狀半導體區(qū)域和n型柱狀半 導體區(qū)域。換言之，p型外延填充層122和123以柱狀形狀(沿Y方向延 伸)排列在構成n型柱形區(qū)域的n型外延層120中。結果，分別夾在p型 外延填充層122和123之間的作為n型柱形半導體區(qū)域的n型外延層124 也以柱狀形狀排列。
另一方面，當在俯視圖結構的基礎上觀察p型柱形區(qū)域和n型柱形區(qū) 域時，p型外延填充層122和123以條形形狀排列在構成n型柱形區(qū)域的n 型外延層120中。結果，分別夾在p型外延填充層122和123之間的作為 n型柱狀半導體區(qū)域的n型外延層124也以條形形狀排列。此外，p型基區(qū) 域126、 n+源區(qū)域、源電極和柵電極也被形成為沿與p型外延填充層122 和123相同的方向延伸的條形形狀。在器件部分3中，超級結結構的高耐 受電壓結構的間距(p型外延填充層122和123的重復間距)通常為十幾 微米到數十微米的量級。因此，在此實施例中，作為開關的FET柵極的間 距也被調整到超級結結構的間距。
利用此結構，半導體器件1A構成了其中就在柵極絕緣膜下方的p型 基區(qū)域126的表面部分用作溝道區(qū)的電子注入n溝道MOSFET。具體地， 在圖2A所示的布局中，溝槽和通過填充溝槽所形成的構成超級結結構的p型硅外延層(p型外延填充層122和123)被形成為條形布局，其中其沿 圖中的Y方向延伸并且被平行排列。在此情況下，注意器件部分3的外圍 的端子部分5，條形圖案的特征在于，其沿縱向(Y方向)的延伸部不僅 延伸穿過器件部分3 (器件主體)，而且延伸到端子部分5中，并且在X 方向上，它們也以與器件部分3中的基本相同的間距和基本相同的尺寸 (寬度和深度)被排列在端子部分5中。"寬度"是沿其中p型外延填充 層122和123以及n型外延層124在相同的深度位置交替出現的方向(X 方向)上的寬度。措辭"基本相同"是指可以存在百分之幾(例如，至多 5%)的差異。順帶地，雖然在此用于形成p型外延填充層122和p型外延 填充層123的溝槽121以基本相同的溝槽寬度和基本相同的溝槽間隔(排 列間隔)被重復，但是這不是必要的。然而應該注意，當這些因素基本相 同時，器件可以被均一地形成，并且該構造也有利于提高端子部分5中的 耐受電壓。
此外，為了通過進一步提高端子部分5中的耐受電壓來穩(wěn)定特性，半 導體器件1A被與用作p型耗盡層延伸層(耗盡層延伸區(qū)域)的橫型 RESURF結構結合。具體地，在端子部分5中，設置具有預定雜質濃度的 p型橫型RESURF區(qū)域130，其形成在端子部分5中，以圍繞器件部分3， 并且處于在與器件部分3的邊界處被連接到p型基區(qū)域126的狀態(tài)。僅僅 在器件部分3的外圍的端子部分5中，用作耗盡層延伸區(qū)域的p型橫型 RESURF區(qū)域130 (p型半導體區(qū)域)以與p型外延填充層123 (p型柱形 區(qū)域)和n型外延層124 (n型柱形區(qū)域)正交(換言之，與漏極表面和 源電極表面平行)的方式設置在位于n型外延層120的源電極表面?zhèn)鹊谋?面部分。利用這樣設置的p型橫型RESURF區(qū)域130，在關斷時的電場受 到耗盡層延伸區(qū)域的功能的調和，從而可以保證耐受電壓的穩(wěn)定提高。
雖然p型外延填充層123 (或p型柱形區(qū)域)構成了縱型RESURF， 但是其與具有耗盡層延伸功能的橫型RESURF的組合可以獲得進一步提高 的耐受電壓。但是，在此應該注意，應該考慮由在p型外延填充層123和 p型橫型RESURF區(qū)域130兩者都被形成的區(qū)域中的雜質濃度的增大引起 的缺點(耐受電壓降低、電場平衡變劣等)。具體地，在p型柱形區(qū)域和p型橫型RESURF區(qū)域重疊的區(qū)域中，雜質將被更多地引入，導致過度摻 雜(更高濃度)的p型。結果，耗盡條件將得不到滿足，如根據圖2C和 2D中所示的第三對比例(第1部分)的半導體器件1Z_1的情形，并且實 際上，將不能獲得期望的耐受電壓提高。
作為解決此問題的措施，在形成橫型RESURF區(qū)域時，橫型RESURF 區(qū)域與p型柱形區(qū)域的重疊被限制，以在端子部分5中的主要位置處實現 耗盡。在根據第一實施例的半導體器件1A中，以避開p型外延填充層123 并與p型外延填充層123基本連續(xù)的方式，將p型RESURF區(qū)域選擇性地 形成在條(p型外延填充層123)的分隔部分(n型外延層124的部分)每 個的表面上。從便于器件制造的角度來看，所有溝槽121，不管是設置在 器件部分3 (元件部分)中的還是設置在端子部分5中的，都優(yōu)選被設定 為具有相同的寬度、間距和深度。優(yōu)選的是，器件部分3中的n型外延層 124中的雜質濃度與端子部分5中的相同，并且器件部分3中的p型外延 填充層122和123中的雜質濃度與端子部分5中的相同。當僅僅將這些用 作限制條件時，不能充分保證端子部分5中的足夠高的耐受電壓。為了解 決此涉及耐受電壓的問題，可以想到這些條件與RESURF區(qū)域的組合。然 而，如果與RESURF區(qū)域進行簡單組合，RESURF區(qū)域與p型外延填充層 123的重疊將導致不利影響?？紤]到這點，在本發(fā)明的此實施例中，設計 了使得p型溝槽和p-RESURF不會彼此重疊的圖案，從而在機制上保證了 本方法中的耐受電壓裕量。
表述"以避開p型外延填充層123并與p型外延填充層123基本連續(xù) 的方式"是指使得p型外延填充層123各自在其表面部分的至少一部分上 沒有p型橫型RESURF區(qū)域130的方式，換句話說，使得p型外延填充層 123與p型橫型RESURF區(qū)域130之間的重疊被減少的方式。此描述的要 旨在于，p型橫型RESURF區(qū)域以盡可能避免在端子部分5中與p型外延 填充層123重疊的方式被選擇性地設置在n型外延層120 (n型外延層 124)的表面的附近。
雖然最佳的是，p型外延填充層123和p型橫型RESURF區(qū)域130以 彼此根本不重疊的狀態(tài)彼此連續(xù)，但是一定程度的重疊是可允許的，因為
23上述設計的要旨在于盡可能地限制p型橫型RESURF區(qū)域130對p型外延 填充層123的覆蓋。表述"基本連續(xù)"是指在平面條件下，層與區(qū)域以如 下方式彼此連續(xù)使得耗盡層由于作為橫向延伸的p型半導體區(qū)域的p型 橫型RESURF區(qū)域130的存在而橫向擴展?？赡軡M足要求的是，在俯視圖 中，在p型外延填充層123上不存在p型橫型RESURF區(qū)域130的區(qū)域的 面積小于在p型外延填充層123上存在p型橫型RESURF區(qū)域130的重疊 部分的面積。例如，可能滿足要求的是，在p型外延填充層123的分隔部 分之間布置適當面積的p型橫型RESURF區(qū)域130;在此情況下，p型外 延填充層123與p型橫型RESURF區(qū)域130可以在一定程度上彼此部分重 疊。
順帶地，并非將端子部分5中的p型外延填充層123中的每一個均設 置在電浮空狀態(tài)下，而是將它們中的每一個設置在使得其至少一部分可以 與p型橫型RESURF區(qū)域130電連接的狀態(tài)下。例如，在器件部分3的與 端子部分5的邊界處的邊界部分中，p型橫型RESURF區(qū)域130連接到p 型基區(qū)域126,使得其可以與源電極電連接。由于端子部分5中的p型橫 型RESURF區(qū)域130 (耗盡層延伸區(qū))的存在，p型柱形區(qū)域(p型外延填 充層123)被電連接。這導致在反向二極管的在以感應載荷在開關操作時 產生的急沖電壓擊穿時、在雪崩擊穿時、或在恢復延遲時產生的空穴電流 被容易地傳遞，使得這些種類的耐受電壓被提高。
順帶地，不必在所有p型外延填充層123之間的空間中的每一個中布 置p型橫型RESURF區(qū)域130。并且，不必將所有p型外延填充層123與 p型RESURF區(qū)130電連接。具體地，在器件外圍側的p型外延填充層 123可以被保持在浮空狀態(tài)。該要點在于，在最外側的外圍側的p型外延 填充層123與內側的p型外延填充層123電分離。
在器件外圍部分中，較之在內側部分中更容易產生諸如制造損傷(例 如，刻蝕裂紋)之類的缺陷。如果在器件外圍的p型外延填充層123與在 內側部分中的p型外延填充層123電連接，則器件外圍處的制造損傷可能 導致p型外延填充層123與其它部件電連接。然而，在最外側的外圍側與 內側部分電分離的情況下，該問題得到了解決。此外，在器件外圍部分中，不僅容易發(fā)生制造損傷，而且存在如下問 題在形成溝槽和通過外延生長填充溝槽時，由于外圍環(huán)境與內側不同， 導致在內側部分中溝槽形成和外延生長可能與在外圍部分中不同，從而可 以導致特性上的差異。如果具有這樣特性差異的外圍部件被全部地一體電 連接到內側部件，則不能在最大程度上利用內側的良好特性。然而，該問 題通過最外側的外圍側與內側的電分離得到了解決。
例如，作為第一機制(組成方式)，雖然p型橫型RESURF區(qū)域130 被布置在端子部分5中，然而每一個p型橫型RESURF區(qū)域130的整體被 布置在p型外延填充層123的區(qū)域的外部。結果，所有p型外延填充層 123的表面部分沒有p型橫型RESURF區(qū)域130，從而獲得根本沒有上述 重疊的最佳形式。滿足要求的是，將p型橫型RESURF區(qū)域130布置在p 型外延填充層123的分隔部分之間。因此，不必使得端子部分5的基本整 個表面(除了 p型外延填充層123的部分)由p型橫型RESURF區(qū)域130
來覆蓋o
在如圖2A和2B所示以基本相同的尺寸(寬度和深度)和基本相同的 間距布局溝槽形成圖案的情況下，也可以通過采用具有基本相同的尺寸和 基本相同的間距的布局來實現p型橫型RESURF區(qū)域130的圖案化。因 此，雖然水平RESURF的應用不可避免地帶來工藝步驟數量的增加，但是 優(yōu)先的是，通過形成p型橫型RESURF區(qū)域130同時避免p型層的相互重 疊來實現穩(wěn)定的耐受電壓提高。
在此，通過第三制造方法來形成p型外延填充層122和123。具體 地，p型外延填充層122和123 (第二導電類型的條形柱形區(qū)域)以基本 相同尺寸(寬度、深度)和基本相同的間距沿固定方向形成在整個器件 上，并且其通過溝槽121的形成和p型(第二導電類型)半導體的外延生 長來制造。在此情況下，p型外延填充層122和123被形成為具有不超過3 Mm的寬度和不小于12的深寬比。順帶地，寬度的下限不是0/zm，并且其 依賴于耐受電壓Vb和p型外延填充層122和123以及n型外延層124中 的雜質濃度C，示例性值為約1 jum。作為用于"挖"具有不小于12的較 大的深寬比的溝槽的技術，可以通過例如ICP (感應耦合等離子體)刻蝕
25或RIE (反應性離子刻蝕)的工藝來實現?；蛘?，可以采用特殊制造工 藝，例如各向異性刻蝕或諸如LIGA (Lithographie Galvanoformung Abformung)工藝之類的硅深度刻蝕技術。
由此，根據第一實施例的半導體器件1A是其中p型外延填充層122
(半導體P區(qū)域)和n型外延層124 (半導體N區(qū)域)被重復地交替排列 并且在反向偏置時發(fā)生完全耗盡的器件。在該器件中，n型外延層124
(第一導電類型柱形區(qū)域)被一體地形成，以覆蓋整個襯底表面，并且器 件部分3中的p型外延填充層122 (第二導電類型柱形區(qū)域)通過重復的 條形溝槽來形成。此外，在圍繞器件部分3的端子部分5 (外圍區(qū))中， 形成在延伸方向和布局關系方面與p型外延填充層122相同的p型外延填 充層123。
具體地，p型外延填充層123沿與p型外延填充層122的條的延伸方 向相同的方向延伸，并且在條的重復方向上以一定間隔布局。在形成這樣 的結構時，由第一導電類型的n型外延襯底(n型外延層120)來形成n型 區(qū)域(n型外延層124)，而p區(qū)域(p型外延填充層122和123)通過如 下方式來形成在n型外延層120中形成溝槽、然后通過外延生長用p型 半導體填充溝槽。在此情況下，溝槽寬度和在溝槽孔隙處的晶面取向被設 定為恒定。
通過采用上述制造方法和構造，在形成溝槽以及形成p型外延填充層 122和123時，在芯片(即在器件部分3中)和整個晶片中(即在端子部 分5中)可以實現基本相同的晶面取向和基本相同的溝槽孔隙面積比，而 不會導致不同的硅襯底晶面取向的出現。這可以在制造時獲得穩(wěn)定的超級 結結構。此外，有利于對于圖案優(yōu)化的研究，并且圖案設計被簡化，因為 其不再依賴于不同的個別規(guī)格。因為端子部分5形成有與器件部分3相同 的結構，所以半導體器件1A可以通過廉價的制造步驟來制造，而不用增 加步驟數量。此外，在p型外延填充層123的條形布局被延伸到半導體器 件1A之外達到晶片的整個面積的情況下，并且當在器件外圍邊緣(半導 體器件1A的端子部分5的最外側外圍部分)處的p型外延填充層123被 用作溝道限位器時，就不必再單獨地形成溝道限位器(省略這樣的溝道限位器成為可能)。
在此，例如，可以想到如下結構如圖2E所示，用于形成端子部分5 中的p型外延填充層123的溝槽被設定為窄于用于形成器件部分3中的p 型外延填充層122的溝槽。即，可以想到如下的結構如箭頭(a)所示， 端子部分5中的溝槽孔隙尺寸(寬度)被設定為窄于器件部分3中的溝槽 孔隙尺寸(寬度)。通常，如果溝槽孔隙尺寸(寬度)如此窄，刻蝕深度 將很小，并且p型外延填充層122在深度方向上的尺寸將不穩(wěn)定。
相反，可以想到如下結構用于形成端子部分5中的p型外延填充層 123的溝槽被設定為寬于用于形成器件部分3中的p型外延填充層122的 溝槽。即，可以想到如下的結構如箭頭(b)所示，端子部分5中的溝 槽孔隙尺寸(寬度)被設定為寬于器件部分3中的溝槽孔隙尺寸(寬 度)。如果溝槽孔隙尺寸(寬度)太寬，即如果深寬比(深度/寬度)太 小，則在隨后的p型外延填充層123的形成時不可能通過外延生長來填充 溝槽。
此外，雖然在附圖中沒有示出，但是如果用于形成端子部分5中的p 型外延填充層123的溝槽的方向被設為不同于(例如，設為垂直于)用于 形成器件部分3中的p型外延填充層122的溝槽的方向，則將會產生對襯 底(n型高濃度襯底110)的晶面取向的影響。具體地，可能會在隨后的p 型外延填充層123的形成時不能通過外延生長填充溝槽，或者可能發(fā)生諸 如異常生長之類的問題。
相反，在根據第一實施例的半導體器件1A中，p型外延填充層122和 123被形成為具有不大于3 /mi的寬度和不小于12的深寬比，由此前面剛 剛提到的問題得到了解決，并且端子部分5的特性將很穩(wěn)定，結果在端子 部分5中可以保證提高的耐受電壓。這可歸因于如下的事實因為晶面取 向和形狀(具有縱向的矩形條)被固定，所以形成溝槽時的刻蝕形狀被保 持恒定，以及因為晶面取向和形狀恒定，所以在通過外延生長用p型半導 體填充溝槽時外延生長條件被保持穩(wěn)定。
此外，在根據本實施例的半導體器件1A中，p型橫型RESURF區(qū)域 130被選擇性地形成在沿與條(p型外延填充層123)的延伸方向垂直的方向重復的分隔部分(n型外延層124的表面)處，從而避免p型外延填充 層123和p型橫型RESURF區(qū)域130之間的重疊。因此，其中p型 RESURF區(qū)域和p型重復外圍填充外延圖案彼此重疊處的、雜質濃度升高 的區(qū)域被減小，并且在端子部分5中的主要位置可以適當地獲得耗盡。在 穩(wěn)定了單浮空p型填充層(p型外延填充層123)的電勢并且改善了反向 二極管的恢復特性的同時，實現了在端子部分5中確保高的耐受電壓。在 半導體器件1A的端子部分5中，實現了在外加電壓時沒有電場集中的結 構，結果通過提高所有N區(qū)(n型外延層120、 n型外延層124)中的雜質 濃度，可以減小導通狀態(tài)電阻。而且，p型橫型RESURF區(qū)域130的圖案 可以被形成為與端子部分5中的p型外延填充層(p型外延填充層123)的 圖案相反的方式，使得圖案布置被容易地實現。
因此，獲得了如下器件該器件所具有的外圍區(qū)域具有基于溝槽和p 型外延填充結構的超級結結構。此外，針對由用于確保高耐受電壓的外圍 浮空結構引起的反向二極管的恢復延遲，通過RESURF結構促進和改善了 電勢傳遞。例如，以感應載荷在開關操作時產生的急沖電壓以及雪崩擊穿 電壓的耐受水平被提高。而且，有利于對于圖案優(yōu)化的研究，并且圖案設 計被簡化，因為其不再依賴于不同的個別規(guī)格，并且可以通過簡單的工藝 設計獲得具有高耐受電壓的半導體器件1A。
順帶地，對于限制p型外延填充層123和p型橫型RESURF區(qū)域130 之間的重疊的機制，不必是其中p型外延填充層123為條形形狀的構造。 各個p型外延填充層123的俯視圖形狀為任意形狀，諸如四邊形(正方 形、菱形、矩形)，或其它多邊形或圓形(包括橢圓)。這也適用于其中 任意形狀的p型外延填充層123被適當地排列(例如，以柵格圖案)的結 構。在此情況下，p型外延填充層123的外圍被n型外延層124包圍。在 器件部分3中，可以任意地確定p型外延填充層是條形形狀還是排列具有 任意形狀的p型外延填充層；然而，優(yōu)選的是，將器件部分3中的p型外 延填充層的形狀設定為與端子部分5中的相同。這是因為在形成整個器件
(器件部分3和端子部分5)的溝槽時采用相同形式(基本相同的深度、 形狀和間距)的情況下，可以穩(wěn)定地制造通過溝槽形成和外延生長所形成的預定形狀的柱的結構以及外圍高耐受電壓區(qū)的結構。 <第二實施例〉
圖3A-3F示出了根據本發(fā)明的第二實施例的半導體器件1B。在此， 圖3A-3D示意性地示出了第二實施例的半導體器件1B的構造。圖3A和 3C是半導體器件1B的XY平面圖，圖3B和3D分別是沿圖3A和3C的 線A-A'所取的XZ剖視圖。圖3E和3F示出了在第二實施例中橫型 RESURF結構被應用于超級結結構的情況下所產生的不良影響。
第二實施例中的半導體器件1B是其中基本應用第一實施例的機制 (組成方式)并且在端子部分5中的p型外延填充層123中進行了一些修 改的器件。修改的基本思想是，在端子部分5中的p型外延填充層123 中，在條的縱向上從器件部分3延伸出的部分的每一個至少在其一個部分 處在結構上是分離開的。從器件部分3的p型外延填充層122延伸的那些 部分以在延伸方向上在結構上分離開的狀態(tài)布置，并且n型外延層124被 布置在這些分離開的部分之間。注意端子部分5，結構的特征在于，條的 在縱向(Y方向)上所進行的延伸在器件部分3 (器件主體)中和端子部 分5 (外圍結構部分)中被中斷一次，然后以基本相同的間距和寬度沿Y 方向延伸。結構的特征還在于，在與縱向(Y方向)垂直的X方向上，p 型外延填充層以與器件部分3中的相同的間距和寬度平行排列。沿線A-A' 所取的XZ剖視圖與第一實施例中的相同。雖然在從器件部分3延伸的部 分處，沒有沿條的排列方向形成p型橫型RESURF區(qū)域130，但是p型橫 型RESURF區(qū)域130可以以與第一實施例中的相同的方式布置。
延伸方向上分離開的部分之間的距離可以被適當地確定，并且可以與 p型外延填充層122和123的寬度或排列間距不同。對于延伸方向上分離 開的部分，同樣，以與用于在條重復排列所沿的方向上分離開的部分相同 的方式，選擇性地形成p型RESURF區(qū)(p型橫型RESURF區(qū)域130)。 在分隔部分處形成p型RESURF區(qū)具有如下的優(yōu)點減少p型RESURF區(qū) 和p型外延填充層123之間的重疊。為了區(qū)別于沿與縱向(Y方向)垂直 的X方向布置在p型外延填充層123之間的p型橫型RESURF區(qū)域130，
29布置在條縱向上的分隔部分中的p型RESURF區(qū)被稱作p型橫型RESURF 區(qū)域130_2。這也適用于具有與上面剛剛所述的相同的結構的后述其它實 施例。
在第二實施例的半導體器件IB中，具有耗盡層延伸功能的p型橫型 RESURF區(qū)域130被布置在端子部分5中。在此情況下，如上面在第一實 施例中所述的，在p型柱形區(qū)域和p型橫型RESURF區(qū)域彼此重疊的區(qū)域 由于更多雜質的引入而處于過度摻雜(高濃度)p型，導致耗盡條件得不 到滿足并且實際上不能獲得期望的耐受電壓提高，這類似于圖3E和3F中 所示的第三對比例(第2部分)的半導體器件1Z—2中的情形。為了解決 此問題，p型RESURF區(qū)(p型橫型RESURF區(qū)域130)被選擇性地形 成，以避開端子部分5中的p型外延填充層123。這點在思路上與第一實 施例相同，其中，與p型柱的重疊被抑制，以在端子部分5中的主要位置 實現耗盡。因此，就在避免端子部分5中的p型層之間的重疊的同時而通 過形成p型橫型RESURF區(qū)域濾波器130實現穩(wěn)定的耐受電壓提高來說， 獲得了與第一實施例中相同的效果。
在此，圖3A和3B所示的第二實施例(第一示例)中的半導體器件 1B一1具有如下構造從p型外延填充層122延伸出的p型外延填充層123 中的每一個在各自延伸方向上的一個位置處被分離開。在此情況下，分離 開的部分優(yōu)選設置在器件部分3和端子部分5之間的邊界處。表述"在各 自延伸方向上的一個位置"是指p型外延填充層123的分離發(fā)生在器件部 分3和位于延伸方向上一側的器件外圍邊緣之間并且在器件部分3和位于 延伸方向上相反一側的器件外圍邊緣之間的一個位置。雖然在附圖中沒有 示出，但是在一個位置上的分隔也可以僅僅發(fā)生在位于延伸方向上一側和 處于延伸方向上相反一側中的一者上。換言之，分離狀態(tài)可以在條的縱向 上不對稱。利用圖3A和3B所示的結構，可以獲得如下結構其中可以以 最小值實現用于確保端子部分5中的耐受電壓所必需的條的在延伸方向上 的長度。
圖3C和3D中所示的根據第二實施例(第二示例)的半導體器件 1B一2具有如下構造從p型外延填充層122延伸出的p型外延填充層123中的每一個在各自延伸方向上的多個位置處被分離開。換句話說，多個短
條形的p型外延填充層123被多次重復布置在條的延伸方向上。在此情況 下，分離部分中的第一個優(yōu)選設置在器件部分3和端子部分5之間的邊界 處。表述"在各自延伸方向上的多個位置"是指p型外延填充層123的分 離發(fā)生在器件部分3和位于延伸方向上一側的器件外圍邊緣之間的以及器 件部分3和位于延伸方向上相反一側的器件外圍邊緣之間的兩個或更多個 位置。雖然在附圖中沒有示出，但是在多個位置上的分隔也可以僅僅發(fā)生 在位于延伸方向上一側和位于延伸方向上相反一側中的一者。換句話說， 分離的狀態(tài)可以在條的縱向上不對稱。利用圖3C和3D所示的結構，條的 延伸方向上的耗盡層的伸長可以被改變，從而可以進一步抑制電場集中， 使得端子部分5中的耐受電壓可以被進一步提高。結果，可以進一步增大 耐受電壓的裕量。
在圖3C和3D中，雖然端子部分5中的p型外延填充層123在條的排 列方向上的長度被設定為短于器件部分3中的p型外延填充層122和端子 部分5中的p型外延填充層123在條的延伸方向上的組合長度(包括多個 分隔部分的總長度)，但是此構造不是必要的，并且兩個長度可以是相同 的?；谌缦碌乃悸凡捎昧嗽摳涕L度的設置在端部位于距器件部分3 (元件部分)粗略相同的距離處的情況下就可以獲得期望的效果。物理上 可能的是，p型外延填充層123 (通過外延生長的溝槽121的填充物)的 末端結構位于整個主體中，而不采用較短的長度。然而，在此情況下，可 能產生一些副作用，例如寄生電容增大。
<第三實施例>
圖4A-4D示出了根據本發(fā)明的第三實施例的半導體器件1C，示意性 地示出了第三實施例的半導體器件1C的構造。圖4A和4C是半導體器件 1C的XY平面圖，圖4B和4D分別是沿圖4A和4C的線A-A'所取的XZ
剖視圖。
根據第三實施例的半導體器件1C是其中第一實施例的機制(組成方 式)被基本應用于p型外延填充層123的結構并且在端子部分5中的p型橫型RESURF區(qū)域130中進行了一些修改的器件。修改的基本思路的特征 在于第二機制(組成方式)，其中，在形成p型橫型RESURF區(qū)域130 時，p型橫型RESURF區(qū)域130被布置在端子部分5中，同時孔隙132被 形成在p型外延填充層123的表面部分中的每一個的至少一部分處的p型 橫型RESURF區(qū)域130處?？紫?32被設置在對應于p型外延填充層123 的位置處。
簡而言之，在器件部分3的外圍，端子部分5的基本整個表面(除了 p型外延填充層123的部分之外)由p型橫型RESURF區(qū)域130覆蓋，或 一般來說，p型外延填充層123和p型橫型RESURF區(qū)域130彼此重疊， 并且在此情況下，在p型外延填充層123的表面部分處的p型橫型 RESURF區(qū)域130具有孔隙132。在p型外延填充層123的表面部分處的p 型橫型RESURF區(qū)域130具有孔隙132的情況下，在孔隙132的區(qū)域中不 會發(fā)生p型橫型RESURF區(qū)域130和p型外延填充層123之間的重疊。為 了減少(優(yōu)選地，避免)p型橫型RESURF區(qū)域130和p型外延填充層 123之間的重疊，優(yōu)選的是，孔隙132的尺寸(在此示例中，具體地，寬 度)被設定為大于天p型外延填充層123的尺寸。
在此，圖4A和4B所示的第三實施例(第一示例)中的半導體器件 1C—1具有如下構造基于p型外延填充層123的排列方向上的分隔部分 (n型外延層124的部分)中的每一個來形成孔隙132，并也基于p型外延 填充層122延伸出的p型外延填充層123中的每一個來形成孔隙132。在 此情況下，在器件部分3與端子部分5之間的邊界部分處，p型橫型 RESURF區(qū)域130可以被如附圖所示地布置，或是雖然沒有示出，器件部 分3中的孔隙132可以與基于p型外延填充層123設置的孔隙132連續(xù)。
在此，圖4C和4D所示的第三實施例(第二示例)中的半導體器件 1C_2具有如下構造基于p型外延填充層123的排列方向上的分隔部分 (n型外延層124的部分)中的每一個來形成孔隙132，而單一連續(xù)的孔 隙132被 應于從p型外延填充層122延伸出的p型外延填充層123來形 成。在此情況下，在器件部分3和端子部分5之間的邊界部分處，p型橫 型RESURF區(qū)域130可以被如附圖所示地布置，或是雖然沒有示出，器件部分3中的孔隙132可以與對應于p型外延填充層123設置的單一孔隙 132連續(xù)。
順帶地，在圖4A和4C所示的俯視圖中，p型外延填充層123和p型 橫型RESURF區(qū)域130之間重疊的部分被示為仿佛p型橫型RESURF區(qū)域 130處于下側，而p型外延填充層123處于上側。然而，這是為了方便繪 圖。實際上，p型橫型RESURF區(qū)域130處于上側，而p型外延填充層 123處于下側，并且在重疊部分中的雜質濃度升高。
在上述構造中的任何一種中，p型RESURF區(qū)域(p型橫型RESURF 區(qū)域130)被選擇性地形成，以避開端子部分5中的p型外延填充層 123。這點在思路上與第一實施例(其中，與p型柱的重疊被抑制，以在 端子部分5中的主要位置實現耗盡)相同。因此，就在避免端子部分5中 的p型層之間的重疊的同時通過形成p型橫型RESURF區(qū)域130而實現了 穩(wěn)定的耐受電壓提高來說，獲得了與第一實施例中相同的效果。然而，在 此應該注意，對比第一示例和第二示例，第一示例較之第二示例在p型橫 型RESURF區(qū)域130的面積上更大，并且在耐受電壓的提高上有利。
<第四實施例>
圖5A-5D示出了根據本發(fā)明的第四實施例的半導體器件1D，示意性 地示出了第四實施例的半導體器件1D的構造。圖5A和5C是半導體器件 1D的XY平面圖，圖5B和5D分別是沿圖5A和5C的線A-A'所取的XZ
剖視圖。
在根據第四實施例的半導體器件1D中，對于p型外延填充層123的 結構基本應用第二實施例的機制(組成方式)，而對于端子部分5中的p 型橫型RESURF區(qū)域130進行與第三實施例中的相同的修改。
在此，根據圖5A和5B所示的第四實施例(第一示例)的半導體器件 1D_1具有如下結構在從p型外延填充層122延伸出的p型外延填充層 123中的每一個在一個位置上被分離開這一方面，與第二實施例(第一示 例)的相同，在p型橫型RESURF區(qū)域130以基于從p型外延填充層122 延伸出的p型外延填充層123中的每一個的方式設置有孔隙132這一方面，與第三實施例(第一示例)的相同。
根據圖5C和5D所示的第四實施例(第二示例)的半導體器件1D一2 是如下的器件在從p型外延填充層122延伸出的p型外延填充層123中 的每一個在多個位置處被分離開這一方面，具有與第二實施例(第二示 例)的相同的結構，在p型橫型RESURF區(qū)域130以對應于從p型外延填 充層122延伸出的p型外延填充層123的方式設置有單一孔隙132這一方 面，具有與第三實施例(第二示例)的相同的結構。具體地，對于每一個 在多個位置處被分離開的p型外延填充層123，基于該分離而連續(xù)的單一 孔隙132被形成在p型橫型RESURF區(qū)域130中。對于p型外延填充層的 在延伸方向上的分隔部分，分隔部分的表面部分被從p型橫型RESURF區(qū) 域130延伸出的層(延伸層)所連續(xù)地覆蓋。
順帶地，在圖5A和5C所示的俯視圖中，p型外延填充層123和p型 橫型RESURF區(qū)域130之間重疊的部分被示為仿佛p型橫型RESURF區(qū)域 130處于下側，而p型外延填充層123處于上側。然而，這是為了方便繪 圖。實際上，p型橫型RESURF區(qū)域130處于上側，而p型外延填充層 123處于下側，并且在重疊部分中，雜質濃度升高。
雖然在附圖中沒有示出，但是半導體器件可以是如下的器件在從p 型外延填充層122延伸出的p型外延填充層123中的每一個在一個位置上 被分離開這一方面，具有與第二實施例(第一示例)的相同的結構，在p 型橫型RESURF區(qū)域130以對應于從p型外延填充層122延伸出的p型外 延填充層123的方式設置有單一孔隙132這一方面，具有與第三實施例 (第二示例)的相同的結構?；蛘?，半導體器件可以是如下的器件在從 p型外延填充層122延伸出的p型外延填充層123中的每一個在多個位置 上被分離開這一方面，具有與第二實施例(第二示例)的相同的結構，在 p型橫型RESURF區(qū)域130以基于從p型外延填充層122延伸出的p型外 延填充層123中的每一個的方式設置有孔隙132這一方面，具有與第三實 施例(第一示例)的相同的結構。
在上述構造中的任何一種中，p型RESURF區(qū)被選擇性地形成在條的 延伸方向上的各個分隔部分和在與條的延伸方向垂直的方向上的重復分隔部分。p型RESURF區(qū)(p型橫型RESURF區(qū)域130)被選擇性地形成， 以避開端子部分5中的p型外延填充層123。這點在思路上與第一實施例 (其中，與p型柱的重疊被抑制，以在端子部分5中的主要位置實現耗 盡)相同。因此，就在避免端子部分5中的p型層之間的重疊的同時通過 形成p型橫型RESURF區(qū)域130來實現穩(wěn)定的耐受電壓提高來說，獲得了 與第一實施例中相同的效果。然而，在此應該注意，如在上面的第三實施 例中所述的，其中p型橫型RESURF區(qū)域130以基于p型外延填充層123 中的每一個的方式設置有孔隙132的構造在p型橫型RESURF區(qū)域130的 面積方面更大，并且在耐受電壓的提高上有利。
<第五實施例>
圖6A-6B示出了根據本發(fā)明的第五實施例的半導體器件1E，示意性 地示出了第五實施例的半導體器件1E的構造。圖6A是半導體器件1E的 XY平面圖，圖6B是沿圖6A的線A-A'所取的XZ剖視圖。
第五實施例的半導體器件1E具有如下的構造對于p型外延填充層 123的結構基本應用第一實施例的機制(組成方式)，而端子部分5中的 p型橫型RESURF區(qū)域130被去除。
在此構造中，構成器件部分3中的超級結結構的溝槽和由填充溝槽形 成的p型外延填充層122沿圖中的Y方向延伸，并且平行排列。此外，注 意端子部分5，構造的特征在于，沿縱向(Y方向)上的延伸部不僅穿過 器件部分3，而且進入端子部分5，并且p型外延填充層123不僅沿條的 縱向延伸，而且沿垂直于縱向的X方向以與器件部分3中的基本相同的間 距和寬度平行排列。利用此結構，如已經在上面的第一實施例中描述的， 在形成溝槽和外延生長p型硅時，在器件部分3和端子部分5的整個器件 (或者，整個晶片)可以實現基本相同的晶面取向和基本相同的溝槽深孔 隙面積比，而不會引起不同的硅襯底晶面取向的出現。這可以在制造時獲 得穩(wěn)定的超級結結構。此外，因為沒有設置p型橫型RESURF區(qū)域130， 所以該構造的優(yōu)點在于，不需要用于形成橫型RESURF區(qū)域的步驟，并且 該結構是廉價的并對于器件結構工藝親和性良好，但是該構造在耐受電壓方面不如第一實施例。 <第六實施例>
圖7A和7B示出了根據本發(fā)明的第六實施例的半導體器件1F，示意 性地示出了第六實施例的半導體器件1F的構造。圖7A是第六實施例(第 一示例)的XY平面圖，圖7B是第六實施例(第二示例)的XY平面 圖。
第六實施例的半導體器件1F具有如下的構造對于p型外延填充層 123的結構基本應用第二實施例的機制(組成方式)，而端子部分5中的 p型橫型RESURF區(qū)域130被去除。在此，圖7A中所示的根據第六實施 例(第一示例)的半導體器件1F—1具有通過從第二實施例(第一示例) 的半導體器件1B去除p型橫型RESURF區(qū)域130得到的構造，在第二實 施例(第一示例)的半導體器件1B中，從p型外延填充層122延伸出的p 型外延填充層123中的每一個在一個位置處被分離開。圖7B中所示的根 據第六實施例(第二示例)的半導體器件1F一2具有通過從第二實施例 (第二示例)的半導體器件1B去除p型橫型RESURF區(qū)域130得到的構 造，在第二實施例(第二示例)的半導體器件IB中，從p型外延填充層 122延伸出的p型外延填充層123中的每一個在多個位置處被分離開。
如在上面的第二實施例中已經描述的，注意器件部分3，結構的特征 在于，條的在縱向(Y方向)上進行的延伸在器件部分3 (器件主體)和 端子部分5 (外圍結構部分)中被中斷一次，然后以基本相同的間距和寬 度沿Y方向延伸，并且在與縱向(Y方向)垂直的X方向上，p型外延填 充層以與器件部分3中的相同的間距和寬度平行排列。利用此結構，在形 成溝槽和外延生長p型硅時，在器件部分3和端子部分5的整個器件(或 者，整個晶片)可以實現基本相同的晶面取向和基本相同的溝槽深孔隙面 積比，而不會引起不同的硅襯底晶面取向的出現。這可以在制造時獲得穩(wěn) 定的超級結結構。此外，因為沒有設置p型橫型RESURF區(qū)域130，所以 該構造的優(yōu)點在于，不需要用于形成橫型RESURF區(qū)域130的步驟，并且 該結構是廉價的并對于器件結構工藝親和性良好，但是該構造在耐受電壓方面不如第二實施例。 <制造方法>
圖8A-8N示出了制造根據本實施例的半導體器件的方法中的技術。這 些附圖分別示出了第一到第四實施例中的半導體器件1A-1D的器件部分3 (處于其中心及其周圍的部分)以及部分3和5 (對應于實施例中的A-A' 剖視圖)。在附圖中，圖8A、 8C、 8E、 8G、 81、 8K和8M示出了器件部 分3的中心部分，而圖8B、 8D、 8F、 8H、 8J、 8L和8N示出了從器件部 分3到端子部分5的涵蓋它們之間的邊界部分的部分。在附圖中的一些 中，n型高濃度襯底110被省略。
如上面已經描述的，通過應用溝槽形成和外延回填制造方法(第三制 造方法)形成p型外延層122和123，其中，溝槽被形成在厚的外延層(n 型外延層120)中，然后通過外延生長用含雜質的硅回填所形成的溝槽。 溝槽形成和填充生長中的每一者可以以單個步驟來完成。在此實施例中， n型外延層120以期望的厚度形成在n型高濃度襯底110上的其中將形成 器件部分3和端子部分5的區(qū)域中。此后，形成對于器件部分3和端子部 分5兩者來說尺寸都相同的溝槽121，由此，n型外延層124首先被形成在 相鄰的溝槽121之間。然后，在器件部分3和端子部分5中的溝槽121都 同時(在同一時間)通過外延生長用p型半導體填充，以形成p型外延填 充層123。
首先，n型外延層120被形成在用作漏極層的n型高濃度襯底110 上。在此實例中，雜質濃度被設為例如5E14到1E16離子/cm3。然后，在 器件部分3和端子部分5兩者中，通過其中使用光刻膠或氧化物膜硬掩模 等的刻蝕處理，在n型高濃度襯底110上的n型外延層120中，以諸如滿 足最終要求的p型外延填充層123的寬度W和深度D的深高比，形成溝 槽形凹槽(溝槽121)(圖8A和8B)。在此實例中，對于器件的整個區(qū) 域，以基本相同尺寸、基本相同的間距和沿固定方向形成用于p型外延填 充層122和123的溝槽121 (使得溝槽121的寬度和重復間距在整個區(qū)域 是恒定的)。此外，優(yōu)選地，溝槽121被形成為使得p型外延填充層122和123將具有不大于3 /mi (并且不小于1 /mi)的寬度的溝槽寬度，以及使 得深寬比不小于12的深度。
此后，通過外延生長用p型半導體填充溝槽121，以形成超級結結 構。例如，用于稍后構成p型外延填充層122和123的p型外延填充層 125以填滿溝槽121的方式被外延生長(圖8C和8D)。此外，在這樣由 用于構成p型外延填充層122和123的p型半導體填充溝槽121之后，通 過CMP (化學機械拋光)技術等拋光p型外延填充層125，直到n型外延 層124被暴露，并且所得的表面被鏡面精整，以獲得由其填充溝槽121的 p型外延填充層122和123 (圖8E和8F)。
結果，得到超級結結構，其中，在形成在n型高濃度襯底110上的n 型外延層120中，p型外延填充層122、 123和n型外延層124以基本相同 的寬度和基本相同的間距被重復交替地排列。n型外延層124由n型外延 層120自身構成。p型外延層122和123通過如下的工藝來形成通過外 延生長用包含預定濃度的雜質的p型半導體填充在形成于n型外延層120 中的溝槽121中。在器件的整個區(qū)域，溝槽121以基本相同尺寸、基本相 同的間距并沿固定方向形成。因此，在器件的整個區(qū)域，通過外延生長用 p型半導體填充溝槽121形成的p型外延填充層122和123也以基本相同 尺寸、基本相同的間距并沿固定方向形成。
在通過CMP技術等鏡面拋光表面之后，溝道限位器140被形成在端 子部分5的外圍邊緣處的n型外延層120的表面部分。此外，在端子部分 5側，通過使用掩模來避開p型外延填充層123，將含有預定濃度的雜質 的半導體注入n型外延層124 (n型外延層120)的表面。具體地，通過使 用光刻膠掩模等進行圖案化，并且通過離子注入形成僅僅在端子部分5中 的用于構成p型橫型RESURF區(qū)域130的具有預定雜質濃度的p型半導體 (圖8G和8H)。結果，p型橫型RESURF區(qū)域130被選擇性地形成在p 型外延填充層123的條的分隔部分處(圖8I和8J)。由此，覆蓋n型外延 層120的p型橫型RESURF區(qū)域130被僅僅形成在端子部分5中，并且根 據需要使得孔隙132被形成在p型外延填充層123的上層中。
在此實例中，掩模的圖案化被進行，使得掩模至少完全覆蓋器件部分3，并且在端子部分5側，覆蓋p型外延填充層123的每一個的至少一部 分。優(yōu)選地，在對應于p型外延填充層123的位置處的掩模的覆蓋部分被 設定為在尺寸(在此示例中，具體地，沿條的排列方向上的寬度)上大于 p型外延填充層123。在此優(yōu)選條件下，掩模覆蓋p型外延填充層123并還 覆蓋圍繞p型外延填充層123的孔隙132。在p型外延填充層123中的每 一個的至少一部分被掩模如此覆蓋的情況下，孔隙132被形成在p型外延 填充層123的表面部分，從而p型外延填充層123和p型橫型RESURF區(qū) 域130之間的重疊被減少。當掩模被形成為覆蓋尺寸上大于p型外延填充 層123的面積時，重疊被避免。
此外，在器件部分3偵!l，如圖8K和8L所示，MOSFET的各種元件 (諸如基區(qū)域、柵極絕緣膜、柵電極、源區(qū)域、源電極等)被形成，以完 成具有超級結結構的MOSFET。例如，通過對與p型外延填充層122相匹 配的位置進行掩蔽，將包含預定濃度的雜質的p型半導體注入到p型外延 填充層122的處于與n型高濃度襯底110相反一側的表面中，從而p型基 區(qū)域126被選擇性地形成，以與p型外延填充層122連接。
此外，如圖8M和8N所示，n+源區(qū)域(源區(qū)域)被選擇性地形成在p 型基區(qū)域126的表面部分。源電極(第二主電極)被形成為與n+源區(qū)和p 型基區(qū)域126的表面接觸。絕緣膜142被形成在端子部分5的表面上，但 不包括p型橫型RESURP區(qū)域130上的區(qū)域(在與器件部分3的邊界處的 p型橫型RESURF區(qū)域130)。此外，在n型外延層120的與源電極相同 的表面?zhèn)?，柵電極(控制電極)每個均隔著柵極絕緣膜、以被源電極包圍 的狀態(tài)分別被形成在夾在相鄰的p型基區(qū)126之間的n型外延層124的表 面上和相鄰的p型基區(qū)域126和n+源區(qū)域的表面上。在此實例中，柵極絕 緣膜144也被形成在端子部分5中的絕緣膜142上。此外，源電極148被 形成為覆蓋器件部分3和端子部分5的基本整個表面。結果，p型橫型 RESURF區(qū)域130通過p型基區(qū)126電連接到源電極146。
制造根據其中沒有設置p型橫型RESURF區(qū)域130的第五和第六實施 例的半導體器件1E和1F的方法沒有被示于附圖中，但是通過從上述制造 方法省略形成p型橫型RESURF區(qū)域130的步驟實現了這樣的方法。雖然己經參考上述實施例描述了本發(fā)明，但是本發(fā)明的技術范圍不限 于實施例的描述范圍。在不偏離本發(fā)明的主旨的范圍的情況下，各種修改 或改進可以應用于上述實施例，并且通過這樣的修改或改進得到的構造也 被包括在本發(fā)明的技術范圍內。
此外，上述實施例并不對根據所附權利要求書的本發(fā)明進行限制，并 且在實施例中描述的特征的所有的組合對于根據本發(fā)明的解決問題的手段 來說不是必要的。上述實施例包括本發(fā)明的各種級別，并且通過多個所公 開的構造特征的適當組合，可以概括不同的本發(fā)明的方案。并且，在獲得 本發(fā)明的效果的前提下，當從實施例中所示的所有構造特征去除一些構造 特征時，通過去除這些構造特征所獲得的構造也可以被概括為本發(fā)明的方 案。
例如，雖然在上述實施例中，p型外延填充層122、 123 (或溝槽 121)的底表面沒有達到n型高濃度襯底110，但是可以采用其中底表面達 到n型高濃度襯底110的構造。
雖然在上述實施例中，填充溝槽121的半導體區(qū)域是p型半導體區(qū) 域，但是這些區(qū)域可以是n型半導體區(qū)域。具體地，可以采用其中溝槽 121被形成在布置在n型高濃度襯底110上的p型單晶半導體層中且用n 型外延層來填充各個溝槽121的結構。
雖然n型半導體襯底(n型高濃度襯底110)被用于上述實施例，但 是也可以使用p型半導體襯底。在此情況下，可應用如下兩種超級結結 構。 一種是其中溝槽121被形成在布置在p型半導體襯底110上的p型單 晶半導體層中且用n型外延層填充各個溝槽121的結構。另一種是其中溝 槽121被形成在布置于p型半導體襯底上的n型單晶半導體層中且用p型 外延層來填充各個溝槽121的結構。
雖然通過與具有硅表面作為通道的橫向MOSFET結合示出了作為布置 在超級結結構上的開關器件的示例的MOSFET，但是這不是對本發(fā)明的限 制。也可以采用具有形成在相對較淺的溝槽的內壁處的柵極氧化物和柵極 金屬的縱型MOSFET。
雖然其中柵極絕緣膜包括氧化硅膜的MOS型被用于上述實施例，但是這不是對本發(fā)明的限制?？梢圆捎闷渲袞艠O絕緣膜包括不同于氧化硅膜
的其它絕緣膜(例如，高介電常數膜)的MIS (金屬絕緣體半導體)。
雖然在上述實施例中，功率MOSFET (絕緣柵極場效應晶體管)被示
為示例，但是這些實施例也適用于允許應用超級結結構的任何半導體器
件。例如，這些實施例也適用于設計來實現提高的耐受電壓和增大的電流
容量的半導體器件，例如IGBT (絕緣柵極雙極晶體管)、SBD (肖特勢
壘二極管)以及普通的雙極晶體管和二極管。
雖然在上述實施例中示出了其中硅(Si)被用作半導體材料的半導體
器件，但是該材料(基體材料)不限于硅(Si)。除硅之外的可以使用的
其它材料的示例包括化合物半導體，諸如碳化硅(SiC)、氮化鍺(GaN)、氮
化鋁(A1N)等，并包括金剛石。
本申請包含與2008年8月8日遞交給日本專利局的日本在先專利申請
JP 2008-205325中所揭示的主題相關的主題，該日本在先專利申請通過引
用被全文包含于此。
權利要求
1.一種半導體器件，包括第一導電類型的第一半導體區(qū)域，其布置在第一電極一側；第二半導體區(qū)域，其具有所述第一導電類型的第一柱形區(qū)域和第二導電類型的第二柱形區(qū)域，所述第一柱形區(qū)域和所述第二柱形區(qū)域沿著布置在所述第一半導體區(qū)域的位于與所述第一電極相反一側的第二電極一側的表面、以成對的狀態(tài)交替地設置在器件部分和圍繞所述器件部分的端子部分中；以及所述第二導電類型的橫型RESURF區(qū)域，其布置在所述端子部分中的所述第二半導體區(qū)域的位于與所述第一半導體區(qū)域相反一側的表面部分，其中，所述端子部分中的所述第二柱形區(qū)域的各個表面部分中的每一個均至少在其一部分上沒有所述橫型RESURF區(qū)域。
2. 如權利要求1所述的半導體器件，其中，所述橫型RESURF區(qū)域在與所述第二柱形區(qū)域對應的位置上具 有尺寸大于所述第二柱形區(qū)域的孔隙。
3. 如權利要求1所述的半導體器件，其中，通過由外延生長以所述第二導電類型的半導體填充在所述第二 半導體區(qū)域中形成的溝槽中的每一個溝槽，來形成所述第二柱形區(qū)域中的 每一個；所述第一柱形區(qū)域中的每一個由夾在所述第二柱形區(qū)域之間的區(qū)域構 成；并且所述第二柱形區(qū)域在所述第二半導體區(qū)域中在所述器件部分和所述端 子部分的整個面積上排列成沿相同方向和相同深度的多個條，并且其沿排 列方向的寬度和其排列間距在所述器件部分和所述端子部分中在相同深度 位置處都是相同的。
4. 如權利要求3所述的半導體器件，其中，所述第二柱形區(qū)域中的沿所述條的縱向從所述器件部分延伸出 的、位于所述端子中的那個或那些第二柱形區(qū)域每個均在其至少一個部分處在結構上是分離的；以及所述橫型RESURF區(qū)域對于每一個所述條的所述分離部分連續(xù)存在。
5. 如權利要求1所述的半導體器件，其中，所述器件部分中和所述端子部分中的各個所述第一柱形區(qū)域均被形成為具有相同的雜質濃度；并且所述器件部分中和所述端子部分中的各個所述第二柱形區(qū)域都被形成為具有相同的雜質濃度。
6. —種半導體器件，包括第一導電類型的第一半導體區(qū)域，其布置在第一電極一側；第二半導體區(qū)域，其具有所述第一導電類型的第一柱形區(qū)域和第二導電類型的第二柱形區(qū)域，所述第一柱形區(qū)域和所述第二柱形區(qū)域沿著布置在所述第一半導體區(qū)域的位于與所述第一電極相反一側的第二電極一側的表面、以成對的狀態(tài)交替地設置在器件部分和圍繞所述器件部分的端子部分中，其中，通過由外延生長以所述第二導電類型的半導體填充在所述第二半導體區(qū)域中形成的溝槽中的每一個溝槽，來形成所述第二柱形區(qū)域中的每一個，所述第一柱形區(qū)域中的每一個由夾在所述第二柱形區(qū)域之間的區(qū)域構成，并且所述第二柱形區(qū)域在所述第二半導體區(qū)域中在所述器件部分和所述端子部分的整個區(qū)域上沿相同方向和相同深度排列成多個條形，并且其沿排列方向的寬度和其排列間距在所述器件部分和所述端子部分中的相同深度位置處都是相同的。
7. 如權利要求6所述的半導體器件，其中，所述第二柱形區(qū)域中的沿所述條形的縱向從所述器件部分延伸出的、位于所述端子中的第二柱形區(qū)域每個均在其至少一個部分處在結構上是分離的。
8. 如權利要求7所述的半導體器件，其中，所述分離的第二柱形區(qū)域每個均在其處于所述端子部分中的、在一側延伸的不少于兩個部分處在結構上是分離的。
9. 如權利要求6所述的半導體器件，其中，所述器件部分中和所述端子部分中的各個所述第一柱形區(qū)域均 被形成為具有相同的雜質濃度；并且所述器件部分中和所述端子部分中的各個所述第二柱形區(qū)域均被形成 為具有相同的雜質濃度。
10. —種制造半導體器件的方法，包括如下步驟 沿著第一導電類型的第一半導體區(qū)域的表面形成所述第一導電類型的第二半導體區(qū)域，所述第二半導體區(qū)域具有所述第一導電類型的第一柱形 區(qū)域和第二導電類型的第二柱形區(qū)域，并且所述第一柱形區(qū)域和所述第二 柱形區(qū)域以成對的狀態(tài)交替設置在器件部分和圍繞所述器件部分的端子部 分中；以及通過使用掩模覆蓋整個所述器件部分并覆蓋所述端子部分中的所述第二柱形區(qū)域中每一個第二柱形區(qū)域的至少一部分，在所述端子部分中的所 述第二半導體區(qū)域的與所述第一半導體區(qū)域相反一側的表面部分處，形成所述第二導電類型的橫型RESURF (降低表面場)區(qū)域。
11. 如權利要求IO所述的制造半導體器件的方法，其中，所述掩模的覆蓋所述端子部分中的所述第二柱形區(qū)域中的每一 個第二柱形區(qū)域的部分在尺寸上大于所述第二柱形區(qū)域。
12. 如權利要求IO所述的制造半導體器件的方法，其中，所述第二半導體區(qū)域在將形成所述器件部分和所述端子部分的 整個面積上被形成在所述第一半導體區(qū)域上方，所述第一柱形區(qū)域每個均被形成在所述第二半導體區(qū)域中形成的溝槽 中的相鄰兩者之間，所述溝槽以沿相同方向和相同深度的條形的方式形成 在所述器件部分和所述端子部分中，以及通過外延生長同時填充所述器件部分和所述端子部分中的所述溝槽， 形成所述第二柱形區(qū)域。
13. —種制造半導體器件的方法，包括如下步驟在第一導電類型的第一半導體區(qū)域以上形成所述第一導電類型的第二半導體區(qū)域；在所述第二半導體區(qū)域中在器件部分和圍繞所述器件部分的端子部分 中以沿相同方向和相同深度的條形的形式形成溝槽，從而形成所述第一導 電類型的第一柱形區(qū)域；以及通過外延生長用所述第二導電類型的半導體填充所述溝槽，從而形成 所述第二導電類型的第二柱形區(qū)域。
14.如權利要求13所述的制造半導體器件的方法，其中，所述第二半導體區(qū)域在將形成所述器件部分和所述端子部分的 整個面積上被形成在所述第一半導體區(qū)域以上，所述第一柱形區(qū)域每個均被形成在所述第二半導體區(qū)域中形成的溝槽 中的相鄰兩者之間，所述溝槽以沿相同方向和相同深度的條形的形式形成 在所述器件部分和所述端子部分中，以及通過外延生長同時填充所述器件部分和所述端子部分中的所述溝槽， 形成所述第二柱形區(qū)域。
全文摘要
本發(fā)明公開了半導體器件和制造半導體器件的方法。半導體器件包括第一導電類型的第一半導體區(qū)域，其處于第一電極側；以及第二半導體區(qū)域，其具有第一導電類型的第一柱形區(qū)域和第二導電類型的第二柱形區(qū)域，第一柱形區(qū)域和第二柱形區(qū)域沿著布置在第一半導體區(qū)域的位于與第一電極相反一側的第二電極一側的表面、以成對的狀態(tài)交替地設置在器件部分和圍繞所述器件部分的端子部分中。該半導體器件還包括第二導電類型的橫型RESURF區(qū)域，其處于端子部分中的第二半導體區(qū)域的與第一半導體區(qū)域相反一側的表面部分。
文檔編號H01L29/78GK101645458SQ20091015926
公開日2010年2月10日 申請日期2009年8月10日 優(yōu)先權日2008年8月8日
發(fā)明者佐佐木有司, 保積宏紀, 柳川周作 申請人:索尼株式會社