專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及形成集成電路裝置于基板上的方法，尤其涉及一種化學(xué)機械 研磨法以制造高介電常數(shù)金屬柵極元件。
背景技術(shù)：
自從半導(dǎo)體裝置于數(shù)十年前首次地被制造出，此裝置的幾何維度持續(xù)大
幅地縮減尺寸?，F(xiàn)今的制造廠正例行地制造具有結(jié)構(gòu)維度小于65nm的半導(dǎo) 體裝置。然而，在持續(xù)地滿足元件需求時，解決實行新工藝和設(shè)備技術(shù)的相 關(guān)問題已變得更具有挑戰(zhàn)性。例如，金屬-氧化-半導(dǎo)體(MOS)裝置典型地是 以多晶硅柵極電極形成。使用多晶硅材料的理由是基于在高溫制造工藝中其 對于熱的阻抗性，因此可允許其與源極/漏極結(jié)構(gòu)同在高溫下退火。
在一些集成電路(IC)設(shè)計中，當(dāng)特征結(jié)構(gòu)尺寸繼續(xù)縮減時，業(yè)界有一種 需求以金屬柵極取代多晶硅柵極電極以改善元件效能。取代多晶硅柵極的工 藝(也通稱為柵極最終工藝)可被實行以解決高溫工藝作用于金屬材料的疑 慮。于該柵極最終工藝中，最初地形成一虛置柵極，并且持續(xù)處理該裝置直 到沉積一層間介電(ILD)層。接著可移除該虛置柵極并以一金屬柵極取代。然 而，當(dāng)整合此柵極最終工藝于其他工藝時，例如以化學(xué)機械研磨該ILD層以 露出該虛置柵極以便移除，會發(fā)生許多問題。例如，在基板上具有不同圖案 密度的各區(qū)域中，便很難去控制各裝置的柵極高度。

發(fā)明內(nèi)容
本發(fā)明的實施例為了解決現(xiàn)有技術(shù)的問題而提供一種半導(dǎo)體裝置的制 造方法。上述方法包括提供一半導(dǎo)體基底；形成多個晶體管于該半導(dǎo)體基底 中，各晶體管具有一虛置柵極結(jié)構(gòu)；形成一接觸蝕刻終止層(CESL)于包括所 述虛置柵極結(jié)構(gòu)的基底之上；形成一第一介電層以填入相鄰的虛置柵極結(jié)構(gòu) 之間各區(qū)域的一部分中；形成一化學(xué)機械研磨(CMP)終止層于該CESL與該
4第一介電層之上；形成一第二介電層于該CMP終止層之上；實施一CMP工 藝于該第二介電層，實質(zhì)地停止于該CMP終止層；以及實施一過度研磨以 顯露出所述虛置柵極結(jié)構(gòu)。
本發(fā)明的實施例還提供一種半導(dǎo)體裝置的制造方法。上述方法包括形 成多個虛置柵極結(jié)構(gòu)于一半導(dǎo)體基底之上；形成一第一終止層于包括所述多 個虛置柵極結(jié)構(gòu)的半導(dǎo)體基底之上，該第一終止層由一第一材料形成；形成 一第一氧化層以填入相鄰的虛置柵極結(jié)構(gòu)之間的一間隙的一部分中；形成一 第二終止層于該第一終止與該第一氧化層之上，該第二終止層由一第二材料 形成；形成一第二氧化層于該第二終止層之上，填入該間隙的一剩余部分； 實施一化學(xué)機械研磨工藝于該第二氧化層，實質(zhì)地停止于該第二終止層；以 及實施一過度研磨以移除部分的該第二終止層和該第一終止層，借此顯露出 所述多個虛置柵極結(jié)構(gòu)；以及移除所述多個虛置柵極結(jié)構(gòu)并以金屬柵極取 代。
本發(fā)明的實施例還提供一半導(dǎo)體裝置。上述半導(dǎo)體裝置包括 一半導(dǎo)體 基底；至少兩個晶體管形成于該半導(dǎo)體基底中，上述至少兩個晶體管中各具 有一金屬柵極與高介電常數(shù)柵極介電層；以及一間隙位于上述至少兩個晶體 管之間，其包括一第一終止層、 一第二終止層、以及一氧化層設(shè)置于該第一 終止層和該第二終止層之間；其中該第一和第二終止層分別由該氧化層之外 的不同材料形成。
本發(fā)明可改善在柵極最終工藝中的CMP工藝的工藝窗口；可輕易地整 合于現(xiàn)有的CMP工藝以及半導(dǎo)體處理設(shè)備，且因此可用于未來與先進的技 術(shù)；可助于控制基底的各區(qū)域中的裝置的柵極高度，這些區(qū)域具有不同的圖 案密度。
為使本發(fā)明能更明顯易懂，下文特舉實施例，并配合所附附圖，作詳細 說明如下。


圖1A至圖1C顯示一半導(dǎo)體裝置于柵極最終工藝的各制造階段的剖面示 意圖2顯示根據(jù)本發(fā)明公開的各類實施形態(tài)于柵極最終工藝中制造具有
5CMP終止層的半導(dǎo)體裝置的方法的制造流程圖；以及
圖3A至圖3D顯示根據(jù)圖2的方法所制造的半導(dǎo)體裝置的剖面示意圖。
其中，附圖標記說明如下
100 半導(dǎo)體裝置；
102、 104、 106~區(qū)域;
UO nFET禾fJpFET裝置；
116 虛置多晶硅柵極；
120 柵極間隙子；
130 接觸蝕刻終止層(CESL);
140 層間介電層(ILD);
150-化學(xué)機械研磨平坦化工藝；
160、 162、 166-168 虛置多晶硅柵極結(jié)構(gòu)；
170~溝槽；
200~制造方法；
210-290~步驟方框；
300 半導(dǎo)體裝置；
302 氧化硅(HARP);
304 化學(xué)機械研磨(CMP)終止層；
306~氧化層；
3 08-化學(xué)機械研磨平坦化工藝； 320~溝槽。
具體實施例方式
以下以各實施例詳細說明并伴隨著

的范例，作為本發(fā)明的參考 依據(jù)。在附圖或說明書描述中，相似或相同的部分均使用相同的附圖標記。 且在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標示。另外， 附圖中各元件的部分將以分別描述說明，值得注意的是，圖中未示出或描述 的元件，為本領(lǐng)域普通技術(shù)人員所知的形式，另外，特定的實施例僅為揭示 本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。
請參閱圖1A至圖1C，其顯示一半導(dǎo)體裝置100于柵極最終工藝(也通稱為取代多晶硅柵極的工藝)的各制造階段的剖面示意圖。應(yīng)注意的是，部分
的半導(dǎo)體裝置100可利用互補式金屬-氧化-半導(dǎo)體(CMOS)技術(shù)工藝流程制 造，并且因此一些工藝在此僅做簡單地描述。另外，該半導(dǎo)體裝置100可包 括各種其他裝置及結(jié)構(gòu)例如雙極結(jié)晶體管(BJT)、其他形式的晶體管、電阻、 電容、二極管、熔絲等，但是為了能較佳地了解本公開的發(fā)明概念，在此將 半導(dǎo)體裝置100簡化。
于圖1A中，半導(dǎo)體裝置100可包括各種不同的區(qū)域102、 104、 106， 并且在其中可形成一 n-型場效應(yīng)晶體管(nFET)或一 p-型場效應(yīng)晶體管 (pFET)。相較于區(qū)域104和106，上述區(qū)域102可具有較高的元件圖案密度。 也即，上述區(qū)域102 (例如密區(qū)域)可包括較多的構(gòu)造或結(jié)構(gòu)，例如虛置多晶 硅柵極，比起在區(qū)域104和106，更緊密地設(shè)置在一起。另夕卜，比起區(qū)域106， 區(qū)域104可具有較高的元件圖案密度。因此，區(qū)域106可為一疏離區(qū)域，具 有較少的裝置形成于其中，及/或比起在區(qū)域102中，區(qū)域106的元件彼此之 間的間距較遠。
上述半導(dǎo)體裝置100可包括一半導(dǎo)體基底，例如硅基底。上述基底可包 括各種不同的摻雜組態(tài)，視本技術(shù)領(lǐng)域中所公知的設(shè)計需求而定。該基底也 可包括其他基本的半導(dǎo)體，例如鍺和鉆石。另擇一地，該基板可包括一化合 物半導(dǎo)體及/或一合金半導(dǎo)體。更有甚者，該基底可選擇性地包括一外延層， 可受應(yīng)變以提升效能，以及可包括一絕緣層上有硅(SOI)基底。
上述半導(dǎo)體裝置100還可包括一絕緣結(jié)構(gòu)(未示出)，例如一淺溝槽隔離 (STI)構(gòu)造，形成于該基底上，作為該基底中有源區(qū)域中的隔離用，如本技術(shù) 領(lǐng)域中所公知。該隔離結(jié)構(gòu)可以由氧化硅、氮化硅、氮氧化硅、氟摻雜硅酸 鹽(FSG)、及/或其他所公知的低介電常數(shù)(low-k)介電材料所構(gòu)成。
上述nFET和pFET裝置110可包括一柵極介電層，其包括界面層/高介 電常數(shù)(high-k)介電層形成于該基底上。該界面層可包括一氧化硅層(Si02)或 氮氧化硅層(SiON)，其厚度范圍大抵介于5埃至10埃(A)，形成于該基底上。 上述high-k介電層可借由原子層沉積法(ALD)或其他適當(dāng)?shù)募夹g(shù)形成于該界 面層上。該high-k介電層的厚度范圍大抵介于5埃至30埃(A)。該high-k介 電層可包括氧化鉿(Hf02)。另擇一地，該high-k介電層可選擇性地包括其他 high-k介電材料，例如Ti02、 HfZrO、 Ta203、 HfSi04、 Zr02、 ZrSi02、上述的任意組合、或其他適合的材料。另外，該high-k介電層可包括多層的組態(tài)， 例如HfQ2/Si02或Hf02/SiON。
上述nFET和pFET裝置110可還包括一頂蓋層，以調(diào)整金屬層(作為該 柵極電極)的功函數(shù)，以適當(dāng)?shù)卣宫F(xiàn)nFET和pFET的效能。例如，該頂蓋層 可包括八1203、 La203、 LaSiO、 TiAlN、 TaN、 TaC、 TaN、 TaSi、 TiAl、上述 的任意組合、或其他適合的材料。該頂蓋層可形成于該high-k介電層之上或 者之下。該頂蓋層可借由ALD、 CMD、或PVD等沉積法形成。
上述nFET和pFET裝置110可包括一虛置多晶硅(或poly)柵極116形成 于該頂蓋層上，其借由一沉積法或其他適當(dāng)?shù)墓に嚰夹g(shù)所形成。該虛置多晶 硅柵極116的厚度范圍大抵介于400埃至800埃(A)。上述nFET和pFET裝 置110可選擇性地包括一硬掩模形成于該虛置多晶硅柵極116之上。該硬掩 ?？山栌梢怀练e法或其他適當(dāng)?shù)墓に嚰夹g(shù)形成。該硬掩?？砂ǖ琛⒌?氧化硅、碳化硅、或其他適合的材料。側(cè)壁或柵極間隙子120可形成于如本 領(lǐng)域中所公知的柵極堆疊的任一側(cè)邊上。上述側(cè)壁間隙子120可包括氧化硅、 氮化硅、或氮氧化硅。
上述nFET和pFET裝置110可還包括源極/漏極區(qū)域，包括輕源極/漏極 區(qū)域和重源極/漏極區(qū)域。該源極/漏極區(qū)域可借由注入p-型或n-型摻雜物或 雜質(zhì)于該基底中而形成，視該裝置100的組態(tài)而定。該虛置多晶硅柵極116 和源極/漏極結(jié)構(gòu)的形成方法包括熱氧化法、多晶硅沉積法、光刻法、離子注 入法、蝕刻法、及其他各類的方法。上述nFET和pFET裝置110可還包括 硅化物構(gòu)造形成于源極/漏極區(qū)域上，借由自對準硅化(salicide)工藝，以形成 一接觸。該硅化物構(gòu)造可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鉑、 硅化鉺、硅化鈀、或上述的任意組合。
如同以上所討論，在形成各類微電子裝置及結(jié)構(gòu)之后，可形成一應(yīng)力層 于該基底之上。例如，可形成一接觸蝕刻終止層(CESL) 130于區(qū)域102、 104、 106中所述nFET和pFET裝置110之上。該接觸蝕刻終止層130可由氮化硅、 氮氧化硅、碳化硅、或其他適合的材料所形成。接觸蝕刻終止層130的組成 可被選擇，基于對該半導(dǎo)體裝置的一或多個額外的構(gòu)造的蝕刻選擇率。該接 觸蝕刻終止層130的厚度范圍大抵介于150埃至500埃(A)。該接觸蝕刻終止 層130可借由CVD法或其他適合的工藝形成。一介電層，例如一層間介電層(ILD) 140，可形成于接觸蝕刻終止層130 之上且填入所述裝置110之間的間隙中。例如，所述裝置110之間的間隙可 借由高深寬比工藝(high aspect ratio process,簡稱HARP)部分地填充以氧化 硅。上述氧化硅(HARP)可為多孔的，允許較佳的填隙效果于高深寬比溝槽中。 另一氧化物層可接著形成以填入所述間隙的剩余部分中以及于該接觸蝕刻 終止層130上，借由高密度等離子體化學(xué)氣相沉積法(HDP-CVD)、旋轉(zhuǎn)涂布、 物理氣相沉積法(PVD或濺鍍)、或其他適合的方法。于柵極最終工藝中，裝 置110的虛置多晶硅柵極結(jié)構(gòu)116可被移除并且取代以金屬柵極結(jié)構(gòu)，如下 文中所討論。
于圖1B中，可將一部分的ILD層140移除并以化學(xué)機械研磨平坦化工 藝150 (例如ILD0 CMP工藝)平坦化，直到抵達或露出該裝置110的虛置多 晶硅柵極結(jié)構(gòu)116的頂部。然而，以觀測到該ILD CMP工藝150可導(dǎo)致一 些磨蝕及/或過度研磨于區(qū)域104和106中，此乃基于在區(qū)域102中具有較高 的圖案結(jié)構(gòu)和密度。換言之，上述區(qū)域104和106具有較小的圖案密度(相較 于區(qū)域102的圖案密度)，因而比起區(qū)域102經(jīng)歷較多的研磨。過度研磨的量 可視于區(qū)域102、 104、 106之間圖案密度差異多大(相對于彼此)而定。有鑒 于此，在區(qū)域104、 106中結(jié)果的虛置多晶硅柵極160、 162可實質(zhì)上小于在 區(qū)域102中結(jié)果的虛置多晶硅柵極166-168。因此，控制半導(dǎo)體裝置100的 所有區(qū)域102、 104、 106中的柵極高度變得困難。柵極高度及后續(xù)金屬柵極 結(jié)構(gòu)的變化可導(dǎo)致較差的元件效能和可靠度。另外，于許多情況下，上述CMP 工藝150可導(dǎo)致虛置多晶硅柵極結(jié)構(gòu)116剝離，并且可導(dǎo)致基底中的有源(慘 雜)區(qū)域受損傷，其可導(dǎo)致裝置失效。
于圖1C中，該虛置多晶硅柵極結(jié)構(gòu)160、 162、 166-168可自區(qū)域102、 104、 106的nFET和pFET裝置110中移除，借由回蝕刻工藝或其他適合的 工藝。例如，該虛置多晶硅柵極結(jié)構(gòu)160、 162、 166-168可選擇性地被蝕刻， 由此于裝置100的柵極結(jié)構(gòu)中形成溝槽170。所述虛置多晶硅柵極可借由濕 蝕刻工藝移除，其包括浸置于含氫氧化物溶液(氫氧化胺)、去離子水、及/或 其他適合的蝕刻液中。然而，可觀測得到，位于裝置110之間的間隙中的上 述HARP氧化物在后續(xù)的虛置多晶硅移除過程可具有弱的裂縫損傷，其也可 能降低元件效能。該溝槽170可接續(xù)填入金屬材料，例如襯墊、提供柵極適當(dāng)?shù)墓瘮?shù)的材料、柵極電極材料、及/或其他適合的^"料，以形成nFET和 pFET裝置110的金屬柵極。
請參閱圖2，其顯示根據(jù)本發(fā)明公開的各類實施形態(tài)于柵極最終工藝中 制造具有CMP終止層的半導(dǎo)體裝置的方法200的制造流程圖。也請參閱圖 3A至圖3D，其顯示根據(jù)圖2的方法200所制造的半導(dǎo)體裝置300的剖面示 意圖。半導(dǎo)體裝置300相似于圖1中的半導(dǎo)體裝置100，除了以下討論的差 異。有鑒于此，為求簡單及明確的緣故，圖1和圖3中相似的構(gòu)造使用相同 的附圖標記。
應(yīng)了解的是，部分的半導(dǎo)體裝置300可由CMOS技術(shù)工藝流程制造，以 及因此許多工藝在此僅做簡單的描述。另外，半導(dǎo)體裝置300可包括各類其 他的裝置及構(gòu)造例如其他形式的晶體管，例如雙極結(jié)晶體管、電阻、電容、 二極管、熔絲等，但是簡化以供本公開的發(fā)明概念的較佳理解。
方法200始于步驟方框210，于其中提供一半導(dǎo)體基底。于圖3A中， 該半導(dǎo)體裝置300包括一半導(dǎo)體基底例如一硅基底。該基底可包括各類摻雜 組態(tài)視本領(lǐng)域中公知的設(shè)計需求而定。該半導(dǎo)體裝置可還包括一隔離結(jié)構(gòu)例 如淺溝槽隔離(STI)構(gòu)造形成于該基底中，以隔離基底中的有源區(qū)域，如本領(lǐng)
域所公知。
繼續(xù)方法200于步驟方框220，于其中形成多個晶體管于該基底中。該 半導(dǎo)體裝置300包括各種區(qū)域102、 104、 106，可形成N-溝道場效應(yīng)晶體管 (nFET)或P-溝道場效應(yīng)晶體管(pFET)于其內(nèi)部。區(qū)域102可具有較高的裝置 圖案密度，相較于區(qū)域104和106。也即，該區(qū)域102 (例如密區(qū)域)可包括 較多的構(gòu)造及/或結(jié)構(gòu)，例如虛置多晶硅柵極，比起在區(qū)域104和106，更緊 密地設(shè)置在一起。另外，比起區(qū)域106,區(qū)域104可具有較高的元件圖案密 度。因此，區(qū)域106可為一疏離區(qū)域，具有較少的裝置形成于其中，及/或比 起在區(qū)域102中，區(qū)域106的元件彼此之間的間距較遠。
上述nFET和pFET裝置110可包括一柵極介電層，其包括界面層/高介 電常數(shù)(high-k)介電層形成于該基底之上。該界面層可包括一氧化硅層(Si02) 或氮氧化硅層(SiON)。上述high-k介電層可借由原子層沉積法(ALD)或其他 適當(dāng)?shù)募夹g(shù)形成于該界面層上。該high-k介電層可包括氧化鉿(Hf02)。另擇 一地，該high-k介電層可選擇性地包括其他high-k介電材料，例如Ti02、HSrO、 Ta203、 HfSi04、 Zr02、 ZrSi02、上述的任意組合、或其他適合的材 料。另夕卜，該high-k介電層可包括多層的組態(tài)，例如Hf02/Si02或HfD2/SiON。 上述nFET和pFET裝置110可還包括一頂蓋層，以調(diào)整金屬層(作為該 柵極電極)的功函數(shù)，以適當(dāng)?shù)卣宫F(xiàn)nFET和pFET的效能。例如，該頂蓋層 可包括八1203、 La203、 LaSiO、 TiAlN、 TaN、 TaC、 TaN、 TaSi、 TiAl、上述 的任意組合、或其他適合的材料。該頂蓋層可形成于該high-k介電層之上或 者之下。
上述nFET和pFET裝置110可包括一虛置多晶硅(或poly)柵極116形成 于該頂蓋層上，其借由一沉積法或其他適當(dāng)?shù)墓に嚰夹g(shù)所形成。該虛置多晶 硅柵極116的厚度范圍大抵介于400埃至800埃(A)。上述nFET和pFET裝 置IIO可選擇性地包括一硬掩模形成于該虛置多晶硅柵極116之上。側(cè)壁或 柵極間隙子120可形成于如本領(lǐng)域中所公知的柵極堆疊的任一側(cè)邊上。上述 側(cè)壁間隙子120可包括氧化硅、氮化硅、或氮氧化硅。
上述nFET和pFET裝置110還包括源極/漏極區(qū)域，其包括輕源極/漏極 區(qū)域和重源極/漏極區(qū)域。該源極/漏極區(qū)域可借由注入p-型或n-型摻雜物或 雜質(zhì)于該基底中而形成，視該裝置100的組態(tài)而定。該虛置多晶硅柵極116 和源極/漏極結(jié)構(gòu)的形成方法包括熱氧化法、多晶硅沉積法、光刻法、離子注 入法、蝕刻法、及其他各類的方法。上述nFET和pFET裝置110可還包括 硅化物構(gòu)造形成于源極/漏極區(qū)域上，借由自對準硅化(salicide)工藝，以形成 一接觸。
繼續(xù)方法200于步驟方框230，于其中形成一接觸蝕刻終止層于包括虛 置柵極結(jié)構(gòu)的基底之上。如同以上所討論在形成各類微電子裝置及結(jié)構(gòu)之 后， 一應(yīng)力層可形成于該基底之上。例如， 一接觸蝕刻終止層(CESL) 130可 形成于區(qū)域102、 104、 106中所述nFET和pFET裝置110之上。該接觸蝕 刻終止層130可由氮化硅、氮氧化硅、碳化硅、或其他適合的材料所形成。 接觸蝕刻終止層130的組成可被選擇，基于對該半導(dǎo)體裝置的一或多個額外 的構(gòu)造的蝕刻選擇率。于本實施例中，該接觸蝕刻終止層130可由氮化硅構(gòu) 成，并且其厚度范圍可為大抵介于150埃至500埃(A)。該接觸蝕刻終止層 130可借由CVD法或其他適合的工藝形成。另外，接觸蝕刻終止層130可包 括張應(yīng)力接觸蝕刻終止層或壓應(yīng)力接觸蝕刻終止層，^L該裝置的組態(tài)而定。繼續(xù)方法200于步驟方框240，于其中形成一第一介電層以填入相鄰虛 置柵極結(jié)構(gòu)之間的部分區(qū)域。當(dāng)所述裝置110彼此間更緊密地設(shè)置時，裝置 110之間的間隙可具有高深寬比(highaspectratio)。因此，裝置110之間的間 隙可最先由高深寬比工藝(HARP)部分地填充以氧化硅302。 HARP為本領(lǐng)域 中所公知的沉積技術(shù)，因此在此并不詳細描述。上述氧化硅(HARP) 302可為 多孔的，允許較佳的填隙效果于高深寬比溝槽中。例如，上述工藝可包括使 用HARP沉積氧化硅，接著實施回蝕刻于氧化硅302，從其頂表面且可終止 于該接觸蝕刻終止層130。因此，該氧化硅(HARP)302可遺留于裝置IIO之 間的間隙的底部中。值得注意的是，該氧化硅(HARP)302也會留在該間隙的 兩偵!l。
繼續(xù)方法200于步驟方框250，于其中形成一化學(xué)機械研磨(CMP)終止 層于該接觸蝕刻終止層130上以及該第一介電層上。于圖3B中，化學(xué)機械 研磨(CMP)終止層304可形成于接觸蝕刻終止層130上及氧化硅(HARP) 302 上，借由低溫CVD法或其他適合的方法。該溫度的范圍可大抵介于從350 。C至50(TC。于本實施例中，該化學(xué)機械研磨終止層304可由氮化硅所構(gòu)成， 且其厚度范圍可大抵介于40埃至80埃(A)(較佳為60 A)。于其他實施例中， 該化學(xué)機械研磨終止層304可改善后續(xù)化學(xué)機械研磨工藝的工藝窗口，將于 下文中討論。
繼續(xù)方法200于步驟方框260，于其中一第二介電層形成于該化學(xué)機械 研磨終止層之上并填入相鄰虛置柵極結(jié)構(gòu)之間各區(qū)域的剩余部分。 一氧化層 306可接著形成于該化學(xué)機械研磨終止層304上并填入所述裝置110之間的 間隙的剩余部分中，該氧化層306可借由高密度等離子體(HDP)氧化物沉積 技術(shù)或其他適合的方法。該HDP氧化物沉積技術(shù)為本領(lǐng)域中所公知的沉積 技術(shù)，因此在此并不詳細描述。在所述裝置110之間的間隙之內(nèi)的化學(xué)機械 研磨終止層304可提供較佳的工藝窗口，供HDP填入間隙的氧化層306 (例 如在CMP工藝之前，比較不可能遭到HDP孔洞)。該氧化層306可完成該 層間介電(ILD)層。
繼續(xù)方法200于步驟方框270,于其中實施CMP工藝于該第二介電層上 且可停止于該化學(xué)機械研磨終止層。實施化學(xué)機械研磨平坦化工藝(例如 ILDO CMP工藝)308于該氧化層306直到抵達該化學(xué)機械研磨終止層304。值得注意的是，在區(qū)域104和106中的一些化學(xué)機械研磨終止層304可被移 除，而在區(qū)域102中的另一些化學(xué)機械研磨終止層304則無法移除，這是由 于在這些區(qū)域中虛置多晶硅柵極密度的差異所致。另外，化學(xué)機械研磨終止 層304，該CMP工藝308具有較佳的工藝窗口以降低或避免不想要的過度研 磨于基底上一些區(qū)域104、 106的虛置多晶硅柵極116。
繼續(xù)方法200于步驟方框280，于其中實施過度蝕刻以露出該虛置柵極 結(jié)構(gòu)。于圖3C中，可繼續(xù)進行CMP工藝308并過度研磨，以移除位于虛置 多晶硅柵極116上的化學(xué)機械研磨終止層304和接觸蝕刻終止層130。當(dāng)?shù)?達并露出該虛置多晶硅柵極116時，就可停止過度研磨。有鑒于此，多晶硅 柵極116的高度便可較容易地控制，由此使該CMP工藝308具有較佳的工 藝窗口。
繼續(xù)方法200于步驟方框290，于其中移除虛置柵極結(jié)構(gòu)并取代以金屬 柵極結(jié)構(gòu)。例如，于圖3D中，該虛置多晶硅柵極結(jié)構(gòu)162可自nFET和pFET 裝置110中被移除，借由回蝕刻工藝或其他適合的工藝，由此形成溝槽320 于裝置110的柵極堆疊中。例如，該虛置多晶硅柵極結(jié)構(gòu)162可借由濕蝕刻 工藝移除，其包括浸置于含氫氧化物溶液(氫氧化胺)、去離子水、及/或其他 適合的蝕刻液中。該溝槽170可接續(xù)地填入金屬材料，例如襯墊、提供柵極 適當(dāng)?shù)墓瘮?shù)的材料、柵極電極材料、及/或其他適合的材料，以形成nFET 和pFET裝置110的金屬柵極。于此之后，可實行進一步^5X藝于該半導(dǎo)體 裝置300,例如形成接觸/導(dǎo)通孔以及內(nèi)連線結(jié)構(gòu)，其包括多層金屬層和金屬 間介電層，如同本領(lǐng)域中所公知。
在此所公開在各實施例中本發(fā)明所獲致的優(yōu)點。例如，本公開的方法提 供一簡單且具有成本效率的方法，以改善在柵極最終工藝中的CMP工藝的 工藝窗口。另外，在此所公開的裝置及方法可輕易地整合于現(xiàn)有的CMP工 藝以及半導(dǎo)體處理設(shè)備，且因此可用于未來與先進的技術(shù)。更有甚者，在此 所公開的裝置及方法可助于控制基底的各區(qū)域中的裝置的柵極高度，這些區(qū) 域具有不同的圖案密度。值得注意的是，不同的實施例提供不同的優(yōu)點，并 且無特定的優(yōu)點是必須要存在于所有實施例中。
本發(fā)明雖以各種實施例公開如上，然其并非用以限定本發(fā)明的范圍，任 何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，包括如下步驟提供一半導(dǎo)體基底；形成多個晶體管于該半導(dǎo)體基底中，各晶體管具有一虛置柵極結(jié)構(gòu)；形成一接觸蝕刻終止層于包括所述虛置柵極結(jié)構(gòu)的基底之上；形成一第一介電層以填入相鄰的虛置柵極結(jié)構(gòu)之間各區(qū)域的一部分中；形成一化學(xué)機械研磨終止層于該接觸蝕刻終止層與該第一介電層之上；形成一第二介電層于該化學(xué)機械研磨終止層之上；實施一化學(xué)機械研磨工藝于該第二介電層，實質(zhì)地停止于該化學(xué)機械研磨終止層；以及實施一過度研磨以顯露出所述虛置柵極結(jié)構(gòu)。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該化學(xué)機械研磨終止層包括氮化硅，以及該接觸蝕刻終止層包括氮化硅。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包括移除所述虛置柵極結(jié)構(gòu)并以一金屬柵極個別地取代。
4. 如權(quán)利要求3所述的半導(dǎo)體裝置的制造方法，其中上述移除所述虛置柵極結(jié)構(gòu)并以一金屬柵極個別地取代的步驟包括實施一回蝕刻工藝以移除所述虛置柵極結(jié)構(gòu)，由此形成一溝槽；以一功函數(shù)金屬層填入該溝槽的一部分；以一填充金屬層填入該溝槽的一剩余部分；以及實施另一化學(xué)機械研磨工藝以移除位于該溝槽外的該填充金屬層與該功函數(shù)金屬層。
5. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該第一介電層包括氧化物，其借由一高深寬比工藝形成，以及其中該第二介電層包括氧化物，其借由 一高密度等離子體沉積工藝形成。
6. —種半導(dǎo)體裝置的制造方法，包括如下步驟形成多個虛置柵極結(jié)構(gòu)于一半導(dǎo)體基底之上；形成一第一終止層于包括所述多個虛置柵極結(jié)構(gòu)的半導(dǎo)體基底之上，該第一終止層由一第一材料形成；形成一第一氧化層以填入相鄰的虛置柵極結(jié)構(gòu)之間的一間隙的一部分中；形成一第二終止層于該第一終止層與該第一氧化層之上，該第二終止層由一第二材料形成；形成一第二氧化層于該第二終止層之上，填入該間隙的一剩余部分；實施一化學(xué)機械研磨工藝于該第二氧化層，實質(zhì)地停止于該第二終止層；以及實施一過度研磨以移除部分的該第二終止層和該第一終止層，借此顯露出所述多個虛置柵極結(jié)構(gòu)；以及移除所述多個虛置柵極結(jié)構(gòu)并以金屬柵極取代。
7. 如權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中該第一材料與該第二材料由相同的材料所形成。
8. 如權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中該第一終止層包括一接觸蝕刻終止層，以及該第二終止層包括一化學(xué)機械研磨終止層。
9. 如權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中所述多個虛置柵極結(jié)構(gòu)包括虛置多晶硅柵極。
10. —半導(dǎo)體裝置，包括一半導(dǎo)體基底；至少兩個晶體管形成于該半導(dǎo)體基底中，上述至少兩個晶體管中各具有一金屬柵極與高介電常數(shù)柵極介電層；以及一間隙位于上述至少兩個晶體管之間，其包括一第一終止層、 一第二終止層、以及一氧化層設(shè)置于該第一終止層和該第二終止層之間；其中該第一和第二終止層各分別由該氧化層之外的不同材料形成。
11. 如權(quán)利要求IO所述的半導(dǎo)體裝置，其中該第一終止層包括一接觸蝕刻終止層由氮化硅或氮氧化硅形成，以及該第二終止層包括一化學(xué)機械研磨終止層由氮化硅形成。
12. 如權(quán)利要求IO所述的半導(dǎo)體裝置，其中所述至少兩個晶體管包括一n-型場效應(yīng)晶體管及一 p-型場效應(yīng)晶體管。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置及其制造方法。上述半導(dǎo)體裝置的制造方法包括提供半導(dǎo)體基底，形成多個晶體管于半導(dǎo)體基底中，各晶體管具有虛置柵極結(jié)構(gòu)，形成接觸蝕刻終止層(CESL)于包括虛置柵極結(jié)構(gòu)的基底之上，形成第一介電層以填入相鄰的虛置柵極結(jié)構(gòu)之間各區(qū)域的一部分中，形成化學(xué)機械研磨(CMP)終止層于CESL與第一介電層之上，形成第二介電層于CMP終止層之上，實施CMP工藝于第二介電層，實質(zhì)地停止于CMP終止層，以及實施過度研磨以顯露出虛置柵極結(jié)構(gòu)。本發(fā)明可改善柵極最終工藝中的化學(xué)機械研磨工藝的工藝窗口，可用于未來與先進的技術(shù)，可助于控制基底的具有不同圖案密度的各區(qū)域中裝置的柵極高度。
文檔編號H01L21/8238GK101677086SQ20091016914
公開日2010年3月24日 申請日期2009年9月11日 優(yōu)先權(quán)日2008年9月12日
發(fā)明者莊學(xué)理, 沈俊良, 賴素貞, 鄭光茗 申請人:臺灣積體電路制造股份有限公司