專利名稱：半導體元件的制造方法
技術領域：
本發(fā)明涉及在基底上形成集成電路元件，尤其涉及在柵極最后工藝中控制柵極高
度的方法。
背景技術：
隨著技術節(jié)點(technology nodes)縮小化，在一些IC設計中，隨著元件尺寸縮小化，需要以金屬柵極電極取代一般的多晶硅柵極電極以增進元件的效能。提供金屬柵極結構(例如包括金屬柵極電極而非多晶硅電極)為解決方案之一。 一種形成金屬柵極堆疊(metal gate stack)的工藝被稱作"柵極最后(gatelast)"工藝，其中最終的柵極堆疊是"最后"制造，其可使后續(xù)工藝數目減少，包含必須在形成柵極后才可進行的高溫工藝。此外，隨著晶體管尺寸的縮小，柵極氧化層的厚度需隨著柵極長度的縮小而縮小以維持元件效能。為了減小柵極漏電流(gate leakage)，還會使用高介電常數(high-k)柵極絕緣層，其可允許較大物理厚度(physical thickness)的柵極絕緣層的使用，并同時維持相同的有效厚度(effective thickness)，如同在較大技術節(jié)點中所提供的一般柵極氧化層的厚度。然而，在CMOS工藝中實施這樣的結構與工藝是具有挑戰(zhàn)性的。例如，在一"柵極最后"工藝中，由于例如是nMOS及pMOS元件的負載效應(loading effect)及化學機械研磨(CMP)工藝的不均勻等因素，會出現柵極高度上的控制問題。

發(fā)明內容
為解決上述問題，本發(fā)明實施例提供一種半導體元件的制造方法，包括提供半導體基底，具有第一區(qū)及第二區(qū)；于第一區(qū)中形成第一柵極結構，及于第二區(qū)中形成第二柵極結構，第一柵極結構包括第一硬掩模層，具有第一厚度，而第二柵極結構包括第二硬掩模層，具有第二厚度，第二厚度小于第一厚度；自第二柵極結構移除第二硬掩模層，其中第一硬掩模層的一部分保留于第一柵極結構中；形成層間介電層；進行第一化學機械研磨工藝以使第二柵極結構中的硅層露出；自第二柵極結構移除硅層以形成第一溝槽，其中第一硬掩模層的保留部分保護第一柵極結構中的硅層免于被移除；形成第一金屬層以填充第一溝槽；進行第二化學機械研磨工藝以使第一柵極結構中的第一硬掩模層的保留部分露出；自第一柵極結構移除第一硬掩模層的保留部分及硅層以形成第二溝槽；形成第二金屬層以填充第二溝槽；以及進行第三化學機械研磨工藝以將半導體元件平坦化。 本發(fā)明另一實施例提供一種半導體元件的制造方法，包括提供半導體基底，具有第一區(qū)及第二區(qū)；分別于第一區(qū)中及第二區(qū)中形成第一柵極結構及第二柵極結構，第一柵極結構包括具有第一厚度的第一硬掩模層及第一虛置多晶硅，而第二柵極結構包括具有第二厚度的第二硬掩模層及第二虛置多晶硅，第二厚度小于第一厚度；自第二柵極結構移除第二硬掩模層，并自第一柵極結構移除一部分的第一硬掩模層；形成層間介電層；進行第一化學機械研磨工藝以使第二虛置多晶硅露出；自第二柵極結構移除第二虛置多晶硅以形成第一溝槽；形成第一金屬層以填充第一溝槽；于第一金屬層上進行第二化學機械研磨工藝以使第一柵極結構中的第一硬掩模層的保留部分露出；自第一柵極結構移除第一硬掩模層的保留部分及第一虛置多晶硅，以形成第二溝槽；形成第二金屬層以填充第二溝槽；以及進行第三化學機械研磨工藝以將半導體元件平坦化。 本發(fā)明又一實施例提供一種半導體元件的制造方法，包括提供半導體基底，具有第一區(qū)及第二區(qū)；于半導體基底上形成高介電常數層；于高介電常數層上形成多晶硅層；部分蝕刻多晶硅層；于部分被蝕刻的該多晶硅層上形成硬掩模層，覆蓋于第一區(qū)上的硬掩模層具有第一厚度，而覆蓋于第二區(qū)上的硬掩模層具有第二厚度，第二厚度小于第一厚度；將高介電常數層、部分被蝕刻的多晶硅層、以及硬掩模層圖案化以分別于第一區(qū)及第二區(qū)上形成第一柵極結構與第二柵極結構；自第二柵極結構移除硬掩模層，并自第一柵極結構移除一部分的硬掩模層；形成層間介電層；進行第一化學機械研磨工藝以使第二柵極結構中的多晶硅層露出；自第二柵極結構移除多晶硅層以形成第一溝槽；形成第一金屬層以填充第一溝槽；進行第二化學機械研磨工藝以使第一柵極結構中的硬掩模層的保留部分露出；自第一柵極結構移除硬掩模層的保留部分及多晶硅層，以形成第二溝槽；形成第二金屬層以填充第二溝槽；以及進行第三化學機械研磨工藝以將半導體元件平坦化。
本發(fā)明提供的半導體元件的制造方法可以控制多晶硅柵極的高度。


圖1顯示本發(fā)明實施例中，在柵極最后工藝中制造半導體元件的方法流程圖。 圖2A-2K顯示根據圖1所述的方法制作半導體元件的一系列工藝剖面圖。 其中，附圖標記說明如下 100 方法； 200 半導體元件； 102、104、106、108、110、112、114、116、118、120、122、124 步驟; 202 基底； 204 淺溝槽絕緣結構； 206 nM0S元件； 208 pM0S元件； 210、210n、210p 柵極介電層； 212 多晶硅層； 212n、212p 虛置多晶硅層； 214、214n、214p 硬掩模層； 220n、220p 柵極結構； 222 間隙壁； 224 源極/漏極區(qū)； 226 輕摻雜源極/漏極區(qū)； 228 SiGe結構； 230 接觸結構； 240 、250 光致抗蝕劑層； 252 接觸蝕刻停止層；
254 介電層； 260、270 化學機械研磨工藝； 262、272 溝槽； 264、274 金屬層； 282、284 金屬柵極結構。
具體實施例方式
本發(fā)明涉及在基底上形成集成電路元件，尤其涉及制作柵極結構，其為集成電路(包括FET元件)的一部分。然而應注意的是，說明書中將提供許多不同的實施例或例子以實施本發(fā)明的各種樣態(tài)。以下將討論特定的元件與排列方式以簡化本發(fā)明的說明。這些當然僅為舉例而非用以限制本發(fā)明的范圍。此外，重復的標號或標示可能于不同實施例中使用。這些重復僅為了簡化并清楚說明本發(fā)明，不代表所討論不同實施例或結構之間具有關聯性。此外，說明書中雖以"柵極最后"的金屬柵極工藝為例，然而本領域普通技術人員應當知道，本發(fā)明亦可應用于其他工藝和/或使用其他材料。 請參照圖l，其顯示用以于"柵極最后"工藝中制造半導體元件的方法100。請再參照圖2A-2K，其顯示根據圖1的方法100制作半導體元件200的一系列工藝剖面圖。半導體元件200可為集成電路或集成電路的一部分，其可包括靜態(tài)隨機存取存儲器(SRAM)和/或其他邏輯電路、無源元件，例如電阻、電容、及電感、及有源元件，例如P型通道場效應晶體管(pFET)、N型通道場效應晶體管(nFET)、金屬氧化物半導體場效應晶體管(MOSFET)、或互補式金屬氧化物半導體(CMOS)晶體管。應注意的是，半導體元件200的部分結構可于CMOS的制作流程中制造。因此，可了解的是可在圖1的方法100進行前、期間、及之后提供額外的工藝，而一些其他工藝在此將僅簡要描述。 方法IOO自步驟102開始，首先提供半導體基底，其具有第一區(qū)及第二區(qū)。在圖2A中，半導體元件200可包括基底202。在此實施例中，基底202包括結晶結構的硅基底(例如晶片)?；?02可包括各種摻雜結構，如本領域普通技術人員所知，其取決于設計需求，例如可為p型基底或n型基底。此外，基底202可包括各種摻雜區(qū)，例如p阱(p-typewells)或n阱(n-typewells)。在其他實施例中，基底202亦可包括其他元素半導體，例如鍺(germanium)及鉆石(diamond)?；蛘撸?02可包括化合物半導體，例如碳化硅、砷化鎵、砷化銦、或磷化銦。再者，基底202可選擇性地包括外延層(印i layer)而可被施加應變以增進效能，和/或基底202可包括絕緣層上覆硅(SOI)結構。 半導體元件200可包括隔離結構，例如形成在基底202中的淺溝槽絕緣結構(STI) 204，用以將一或多個元件彼此隔離。在此實施例中，淺溝槽絕緣結構204可隔離nMOS元件206及pMOS元件208。淺溝槽絕緣結構204可包括氧化硅、氮化硅、氮氧化硅、摻氟硅玻璃(fluoride-doped silicate glass, FSG)、和/或低介電常數材料。其他隔離方法和/或結構可能額外設置或取代STI結構。淺溝槽絕緣結構204的形成可例如對基底202使用反應性離子蝕刻(RIE)工藝來形成溝槽，接著使用沉積工藝于溝槽中填入絕緣材料，并接著進行化學機械研磨(CMP)工藝。 方法100繼續(xù)進行至步驟104，于第一區(qū)中形成第一柵極結構，并于第二區(qū)中形成第二柵極結構。第一柵極結構包括第一硬掩模層，其具有第一厚度，而第二柵極結構包括第二硬掩模層，其具有小于第一厚度的第二厚度。柵極結構的形成包括形成多種材料層、部分 蝕刻一些材料層、及將多種材料層圖案化以如下所述形成nM0S元件206的柵極結構與pM0S 元件208的柵極結構。 半導體元件200包括形成于基底上的柵極介電層210。柵極介電層210包括界面 層(interfacial layer)。界面層可包括氧化硅層(例如以熱氧化或化學氧化形成)，其具 有約5A至約10A的厚度。柵極介電層210還包括形成于界面層上的高介電常數材料層。在 一實施例中，高介電常數材料層包括氧化鉿。其他的高介電常數材料層例如包括氧化硅鉿 (hafnium silicon oxide)、氮氧硅給(hafnium silicon oxynitride)、氧化組給(hafnium tantalum oxide)、氧化欽給(hafnium titanium oxide)、氧化鋯給(hafnium zirconium oxide)、前述的組合、和/或其他適合材料。高介電常數層可通過原子層沉積(ALD)或其 他適合工藝形成。高介電常數層的厚度可介于約10A至30A之間。在一些實施例中，可形 成緩沖層于高介電常數層上。緩沖層可包括氮化鈦或氮化鉭，其具有厚度約10A至約20A 之間。緩沖層可以各種沉積方法形成，例如原子層沉積(ALD)、物理氣相沉積(PVD)、濺鍍 (sputtering)、化學氣相沉積(CVD)、或其他適合工藝。 半導體元件200還包括多晶硅層(polysilicon or poly) 212，例如以CVD或其 他適合沉積工藝而形成于柵極介電層210上。多晶硅層212可包括厚度介于約400A至約 800A之間。在柵極圖案化之前，多晶硅層212在一種型式的元件(例如，nMOS元件206或 pMOS元件208)將要形成的區(qū)域被部分蝕刻。在此實施例中，多晶硅層212在nMOS元件206 的區(qū)域中借著濕式或干式蝕刻工藝而部分蝕刻。 例如，可形成圖案化光致抗蝕劑層以保護在pMOS元件208側中的多晶硅層 212。圖案化光致抗蝕劑層可以光學光刻(photolithography)、浸入式光刻(immersion lithography)、離子束刻寫(ion-beam writing)、或其他適合圖案化工藝來形成。在nM0S 元件206側未被保護的多晶硅層212可使用濕式蝕刻工藝而部分蝕刻。濕式蝕刻工藝包括 使用含氫氧化物的溶液(例如氫氧化銨，ammonium hydroxide)、去離子水、和/或其他適合 的蝕刻劑溶液。在nM0S元件206側中的多晶硅層212的所需特定厚度可通過精準控制濕 式蝕刻工藝的蝕刻時間來達成。在此實施例中，多晶硅層212在nM0S元件206側的厚度介 于約200A至約600A之間。圖案化光致抗蝕劑層可接著以剝除工藝(stri卯ing)或灰化 (ashing)工藝移除。 硬掩模層214可形成在被部分蝕刻的多晶硅層212上。硬掩模層214可包括氧 化硅、氮化硅、氮氧化硅、和/或其他適合材料。硬掩模層214可使用例如CVD、 PVD、或ALD 等方法形成。此外，如本領域普通技術人員所知，可形成抗反射涂布(anti-reflective coating,ARC)層或底部抗反射涂布(bottomanti-reflective coating, BARC)層于硬掩模 層214上以強化隨后的圖案化工藝?？捎谟惭谀?14上形成圖案化光致抗蝕劑層。圖案 化光致抗蝕劑層可包括nM0S元件206側的柵極圖案及pM0S元件208側的柵極圖案。柵極 圖案可通過光學光刻、浸入式光刻、離子束刻寫、或其他適合工藝而形成。
使用圖案化光致抗蝕劑層為掩模，借著干式或濕式蝕刻工藝將硬掩模層214圖案 化。而圖案化后的硬掩模層可用以圖案化出nM0S元件206的柵極結構220n及pM0S元件 208的柵極結構220p。柵極結構220n及220p可通過干式蝕刻、濕式蝕刻、或干式蝕刻與濕 式蝕刻的組合而形成(例如柵極蝕刻或圖案化)。例如，干式蝕刻工藝可使用含氟等離子體(例如包含C^的蝕刻氣體)。或者，蝕刻工藝可包括多重蝕刻步驟以蝕刻各種柵極材料 層。圖案化光致抗蝕劑層可以剝除工藝或灰化工藝移除。 nM0S元件206的柵極結構220n包括硬掩模層214n、虛置多晶硅層212n、及柵極介 電層210n(包括界面層及高介電常數層)。pMOS元件208的柵極結構220p包括硬掩模層 214p、虛置多晶硅柵極212p及柵極介電層210p(包括界面層及高介電常數層)。應注意的 是，nMOS元件206側中的硬掩模層214n的厚度大于pMOS元件208側中的硬掩模層214p， 這是因為柵極結構220n中的虛置多晶硅層212n相較于柵極結構220p中的虛置多晶硅層 212p是部分凹下。 在柵極圖案化之后，可了解的是半導體元件200可經歷CMOS制作流程中的進一步 工藝以形成各種如本領域普通技術人員所知的結構。例如，柵極或側壁間隙壁222可形成 在柵極結構220n、220p的側壁上。間隙壁222的材質可包括氧化硅、氮化硅、氮氧化硅、碳化 硅、摻氟硅玻璃(FSG)、低介電常數材料、前述的組合、和/或其他適合材料。間隙壁222可 具有多層結構(multiple layer structure)，例如包括一或多個襯層(liner layer)。襯 層可包括介電材料，例如氧化硅、氮化硅、和/或其他適合材料。間隙壁222的形成方法包 括沉積適合的介電材料，以及對該材料進行非等向性蝕刻(anisotropicallyetching)以 形成出間隙壁222的輪廓。 同樣地，可在基底202中形成源極/漏極(S/D)區(qū)224。源極/漏極區(qū)224可包 括輕摻雜源極/漏極區(qū)(LDD)(以標號226顯示)及重摻雜源極/漏極區(qū)?？闪私獾氖牵p 摻雜源極/漏極區(qū)226可于形成間隙壁222之前形成。源極/漏極區(qū)224可借著將p型摻 質、n型摻質、或雜質(impurity)注入進基底202中而形成，取決于所要形成的晶體管結構 (例如，pMOS或nMOS)。源極/漏極區(qū)224的形成方法可包括光刻工藝、離子注入、擴散工 藝、和/或其他適合工藝。此外，pMOS元件208的源極/漏極區(qū)224可包括具有SiGe結構 228的凸起的源極/漏極區(qū)(raised S/D regions with SiGe features)。例如，SiGe結 構228可以外延工藝(印itaxy process)形成，因此SiGe結構可在基底202中以結晶狀態(tài) 形成。因此，可于pM0S元件208中獲得應變通道(strained channel)以增進載流子移動 率(carrier mobility)并強化元件效能。 再者，可形成接觸結構(contact features) 230 (例如硅化物)，并耦接至源極/ 漏極區(qū)224。接觸結構230可通過硅化(自對準硅化，self-aligned silicide)工藝而形 成于源極/漏極區(qū)224上。例如，可緊鄰硅結構形成金屬材料，接著將溫度升高以退火，并 造成金屬材料與下方的硅發(fā)生反應而形成硅化物，以及接著可將未反應的金屬材料蝕刻移 除。接觸結構230可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鈦、硅化鉑、硅化鉺、硅化鈀、 或前述的組合。應注意的是，硬掩模層214n及214p分別保護虛置多晶硅柵極層212n及 212p，使免于受硅化工藝影響。 方法100繼續(xù)進行至步驟106，將第二硬掩模層自第二柵極結構移除?？山柚?蝕刻(etch back)工藝或其他適合工藝將柵極結構220p中的硬掩模層214p移除?？山柚?旋轉涂布工藝于基底202上形成光致抗蝕劑層240?？蛇M一步對光致抗蝕劑層240進行軟 烤(soft-bake)工藝以蒸發(fā)來自光致抗蝕劑層的溶劑。在圖2B中，回蝕刻工藝移除部分的 光致抗蝕劑層240，且回蝕刻工藝可能停止在柵極結構220p中的虛置多晶硅層212p。應注 意的是，光致抗蝕劑層240未經曝光而圖案化，但用于回蝕刻工藝。因此，回蝕刻工藝將柵極結構220p中的硬掩模層214p完全移除，但僅移除柵極結構220n中的部分的硬掩模層 214n。在回蝕刻工藝之后，硬掩模層214n的厚度可介于約200A至約600A之間。在以下將 解釋的后續(xù)柵極最后工藝期間，可調整硬掩模層214n的厚度以控制薄膜堆疊的柵極高度 (gate height)。光致抗蝕劑層240可借著剝除工藝或其他適合工藝而移除。
在圖2C中，可借著干式或濕式蝕刻工藝調整形成于pM0S元件208中柵極結構 220p上的間隙壁222?？尚纬蓤D案化光致抗蝕劑層250以保護pMOS元件206側。圖案化 光致抗蝕劑層250可以光學光刻、浸入式光刻、離子束刻寫、或其他適合圖案化工藝來形 成。例如，光學光刻工藝可包括旋轉涂布、軟烤、曝光、后烘烤(post-baking)、顯影、清洗 (rinsing)、干燥、及其他適合工藝?？烧{整或縮減(trimmed)間隙壁222以獲所需的柵極 結構220p高度?？山柚墒交驖袷轿g刻而部分蝕刻虛置多晶硅層212p，使得虛置多晶硅層 212p的上表面亦位于所需的柵極結構220p高度。 方法100繼續(xù)進行至步驟108，于第一及第二柵極結構上形成接觸蝕刻停止層 (CESL)。在圖2D中，接觸蝕刻停止層252可形成在半導體元件200的各種結構上。接觸蝕 刻停止層252可以氮化硅、氮氧化硅、和/或其他適合材料形成。接觸蝕刻停止層252的成 份可基于對半導體元件200之一或更多額外結構的蝕刻選擇性(etching selectivity)而 選定。方法100繼續(xù)進行至步驟110，于接觸蝕刻停止層上形成層間介電層(ILD)。半導體 元件200還包括介電層254，例如是借著化學氣相沉積(CVD)、高密度等離子體化學氣相沉 積(high density plasma CVD)、旋轉涂布(spin-on)、濺鍍、或其他適合方法而形成于接觸 蝕亥'J停止層252上的層間介電層(inter-layer or inter-level dielectric)。介電層254 可包括氧化硅、氮氧化硅、或低介電常數材料。 方法100繼續(xù)進行至步驟112，于層間介電層上進行第一化學機械研磨工藝以使 第二柵極結構中的硅層露出。在圖2E中，在柵極最后工藝中，將虛置多晶硅層212n、212p 移除，使可形成真正的金屬柵極結構以取代虛置多晶硅層。因此，介電層254可通過化學機 械研磨工藝260而平坦化，直至到達或露出柵極結構220p中的虛置多晶硅層212p的頂部 (因已通過回蝕刻工藝移除硬掩模層214p)。因此，接觸蝕刻停止層252可起停止層的作用， 而可進行過研磨(overpolishing)以使虛置多晶硅層212p露出。應注意的是，在以下將討 論的虛置多晶硅層212p移除其間，柵極結構220n中的掩模層214n仍存在以保護nMOS元 件206側的虛置多晶硅層212n。關于化學機械研磨工藝260，硬掩模層214n亦可強化對柵 極高度的控制(例如，N/P負載效應)。 方法100繼續(xù)進行至步驟114，將硅層自第二柵極結構移除，因而形成第一溝槽。 在圖2F中，在化學機械研磨工藝260之后，移除柵極結構220p中的虛置多晶硅層212p。例 如，選擇性蝕刻多晶硅以自柵極結構220p中移除虛置多晶硅層212p。虛置多晶硅層212p 的選擇性移除提供了溝槽262，于其中可形成金屬柵極。虛置多晶硅層212p可使用濕式和 /或干式蝕刻移除。在一實施例中，濕式蝕刻工藝包括浸入含氫氧化物的溶液(例如氫氧化 銨)、去離子水、和/或其他適合的蝕刻劑溶液。 方法100繼續(xù)進行至步驟116，形成第一金屬以填充第一溝槽。在圖2G中，沉積金 屬層264以填充溝槽262。金屬層264可包括任何適于形成金屬柵極或其部分的金屬材料， 包括功函數層(work fuction layers)、襯層、界面層、晶種層(seed layers)、粘著層、緩沖 層等等。金屬層264可以PVD或其他適合工藝形成。金屬層264可包括p型功函數金屬(P-metal)，其提供適合于pM0S元件208中運作的柵極電極。p型功函數金屬(P-metal)的 材質包括氮化鈦、氮化鎢、氮化鉭、導電金屬氧化物、和/或其他適合材料。金屬層264可還 包括形成于功函數金屬層上的填充金屬層(fill metal layer)。填充金屬層可包括鋁、鎢、 或其他適合材料。在一實施例中，填充金屬可包括鈦層，其用作濕潤層(wetting layer)，以 及鋁層，用以填充溝槽的剩余部分。填充金屬層可通過使用CVD、PVD、電鍍(plating)、無電 鍍、或其他適合工藝而沉積。 方法100繼續(xù)進行至步驟118，于第一金屬層上進行第二化學機械研磨以使第一 柵極結構中所余留的部分第一硬掩模層露出。在圖2H中，進行化學機械研磨工藝270以將 半導體元件200平坦化，并使柵極結構220n中的硬掩模層214n露出?；瘜W機械研磨工藝 270移除部分的金屬層264，并停止于硬掩模層214的上表面。應注意的是， 一些金屬層264 仍保留于溝槽262的外部。 方法100繼續(xù)進行至步驟120，自第一柵極結構中移除余留部分的第一硬掩模層 及硅層，因而形成第二溝槽。在圖2I中，余留的(或保留的)硬掩模層214n及虛置多晶硅 層212n可通過干式、濕式、或干式濕式的組合的蝕刻工藝而自柵極結構220n中移除。例如， 硬掩模層214n可通過可選擇性移除硬掩模層但不移除多晶硅的濕式蝕刻浸泡(wet etch dip)而移除。虛置多晶硅層212n可接著以類似于上述移除pMOS元件208中的虛置多晶硅 層212p的方法移除?；蛘?，硬掩模層214n及虛置多晶硅層212n可選擇性地在同一蝕刻工 藝中移除。硬掩模層214n及虛置多晶硅層212n的選擇性移除提供了溝槽272，于其中將可 形成金屬柵極。 方法100繼續(xù)進行至步驟122，形成第二金屬層以填充第二溝槽。在圖2J中，沉 積金屬層274以填充溝槽272。金屬層274可包括任何適于形成金屬柵極或其部分的金屬 材料，包括功函數層、襯層、界面層、晶種層、粘著層、緩沖層等等。金屬層274可以PVD或其 他適合工藝形成。金屬層274可包括n型功函數金屬(N-metal)，其提供適合于nMOS元件 206中運作的柵極電極。n型功函數金屬(N-metal)的材質例如可包括鋁鈦(如TiAl)、氮 化鋁鈦、其他鋁化物(aluminides)、和/或其他適合材料。金屬層274可還包括形成于功函 數金屬層上的填充金屬層。填充金屬層可包括鋁、鎢、或其他適合材料。在一實施例中，填 充金屬可包括鈦層，其用作濕潤層，以及鋁層，用以填充溝槽272的剩余部分。填充金屬層 可通過使用CVD、 PVD、電鍍、無電鍍、或其他適合工藝而沉積。 方法100繼續(xù)進行至步驟124，進行第三化學機械研磨工藝以將半導體元件平坦 化。在圖2K中，進行化學機械研磨工藝280以將半導體元件200平坦化?；瘜W機械研磨工 藝280可于到達基底202的兩區(qū)域的介電層254時停止。因此，化學機械研磨工藝280移 除溝槽262外部的余留金屬層264部分。化學機械研磨工藝280亦將溝槽272外部的金屬 層274以及nMOS元件206側中部分的柵極結構移除，這是由于柵極結構220n與220p之間 的高度差所致。因此，化學機械研磨工藝280提供半導體元件200用作nMOS元件206的n 型金屬柵極結構(N-metal gate， N-MG) 282以及用作pMOS元件208的p型金屬柵極結構 (P-metal gate，P-MG)284。 在一些實施例中，方法100可繼續(xù)進行而還包括額外的工藝，例如是保護層的沉 積、接點的形成、內連線結構的形成(例如，線路及通孔、金屬層、層間介電層等，其提供電 性內連線至包含所形成的金屬柵極的元件)。例如，多層內連線包括垂直內連線，如公知的通孔(vias)及接點(contacts)，及水平內連線，如金屬線路。不同的內連線結構可采用 不同的導電材料，其包括銅、鎢、和/或硅化物。在一實施例中，使用鑲嵌工藝(damascene process)以形成與銅有關的多層內連線結構。 總之，可進行"柵極最后"工藝以形成金屬柵極結構。在"柵極最后"工藝中，形成 nM0S及pM0S元件的金屬柵極結構的問題可通過提供不同的硬掩模層厚度而解決。例如，由 于nMOS元件與pMOS元件的負載效應，控制多晶硅柵極的高度具挑戰(zhàn)性。因此，在一種型式 的元件(例如nM0S或pM0S)的區(qū)域中的部分多晶硅層在柵極的圖案化與蝕刻之前被移除。 因此，后續(xù)形成于多晶硅層上的硬掩模層在nM0S元件側中將具有不同于在pM0S元件側的 厚度。因此，當于柵極最后工藝中進行CMP工藝以及N/P圖案化獲得簡化時，可較佳地控制 多晶硅柵極的高度。再者，所公開的方法與元件可輕易地整合至現行的CMOS工藝及半導體 工藝設備中，且可提供優(yōu)良的工藝窗口 (process window)以控制多晶硅柵極的高度?？闪?解的是，所公開的不同實施例提供多個不同優(yōu)點，然而對所有實施例而言，無特定的優(yōu)點是 必須的。 雖然，所舉實施例的方法是于"柵極最后"工藝中實施，然而本發(fā)明實施例的方 法亦可使用于混合工藝(hybrid)中，其中一種型式的金屬柵極可于"柵極最先(gate first)"工藝中形成，而其他型式的金屬柵極可于"柵極最后"工藝中形成。再者，雖然所公 開實施例中的光致抗蝕劑材料保護溝槽中的底部金屬，可預期亦可使用其他高分子材料， 因為對于回蝕刻工藝而言不需曝光工藝。此外，雖然所公開的實施例先形成P型金屬柵極， 而n型金屬柵極形成在后，但可了解的是，亦可先形成n型金屬柵極，之后在接著形成n型 金屬柵極。 雖然本發(fā)明已以多個較佳實施例公開如上，然其并非用以限定本發(fā)明，任何所屬 技術領域中的普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可作任意的替換與修改， 因此本發(fā)明的保護范圍當以隨附的權利要求所界定的范圍為準。
權利要求
一種半導體元件的制造方法，包括提供一半導體基底，具有一第一區(qū)及一第二區(qū)；于該第一區(qū)中形成一第一柵極結構，及于該第二區(qū)中形成一第二柵極結構，該第一柵極結構包括一第一硬掩模層，具有一第一厚度，而該第二柵極結構包括一第二硬掩模層，具有一第二厚度，該第二厚度小于該第一厚度；自該第二柵極結構移除該第二硬掩模層，其中該第一硬掩模層的一部分保留于該第一柵極結構中；形成一層間介電層；進行一第一化學機械研磨工藝以使該第二柵極結構中的一硅層露出；自該第二柵極結構移除該硅層以形成一第一溝槽，其中該第一硬掩模層的保留的該部分保護該第一柵極結構中的一硅層免于被移除；形成一第一金屬層以填充該第一溝槽；進行一第二化學機械研磨工藝以使該第一柵極結構中的該第一硬掩模層的保留的該部分露出；自該第一柵極結構移除該第一硬掩模層的保留的該部分及該硅層，以形成一第二溝槽；形成一第二金屬層以填充該第二溝槽；以及進行一第三化學機械研磨工藝以將該半導體元件平坦化。
2. 如權利要求1所述的半導體元件的制造方法，其中該第二硬掩模層的移除步驟包括進行一回蝕刻工藝。
3. 如權利要求1所述的半導體元件的制造方法，其中該第一柵極結構與該第二柵極結構的形成步驟包括于該半導體基底上形成一高介電常數層；于該高介電常數層上形成一硅層；部分蝕刻位于該第一區(qū)中的該硅層；于該硅層上形成一硬掩模層；以及將該高介電常數層、該硅層、及該硬掩模層圖案化以分別形成該第一柵極結構與該第二柵極結構。
4. 如權利要求1所述的半導體元件的制造方法，其中該第三化學機械研磨工藝的步驟包括于該第一柵極結構中形成該第二金屬層的一第一金屬柵極，以及于該第二柵極結構中形成該第一金屬層的一第二金屬柵極。
5. 如權利要求4所述的半導體元件的制造方法，其中該第一金屬柵極的一上表面與該第二金屬柵極的一上表面大抵共平面。
6. 如權利要求l所述的半導體元件的制造方法，其中該第一柵極結構為一nMOS元件的一部分，而其中該第二柵極結構為一pMOS元件的一部分。
7 如權利要求l所述的半導體元件的制造方法，其中該第一柵極結構為一pMOS元件的一部分，而其中該第二柵極結構為一nMOS元件的一部分。
8. —種半導體元件的制造方法，包括提供一半導體基底，具有一第一區(qū)及一第二區(qū)；分別于該第一區(qū)中及該第二區(qū)中形成一第一柵極結構及一第二柵極結構，該第一柵極結構包括具有一第一厚度的一第一硬掩模層及一第一虛置多晶硅，而該第二柵極結構包括具有一第二厚度的一第二硬掩模層及一第二虛置多晶硅，該第二厚度小于該第一厚度；自該第二柵極結構移除該第二硬掩模層，并自該第一柵極結構移除一部分的該第一硬掩模層；形成一層間介電層；進行一第一化學機械研磨工藝以使該第二虛置多晶硅露出；自該第二柵極結構移除該第二虛置多晶硅以形成一第一溝槽；形成一第一金屬層以填充該第一溝槽；于該第一金屬層上進行一第二化學機械研磨工藝以使該第一柵極結構中的該第一硬掩模層的一保留部分露出；自該第一柵極結構移除該第一硬掩模層的該保留部分及該第一虛置多晶硅，以形成一第二溝槽；形成一第二金屬層以填充該第二溝槽；以及進行一第三化學機械研磨工藝以將該半導體元件平坦化。
9. 如權利要求8所述的半導體元件的制造方法，其中移除該第二硬掩模層及一部分的該第一硬掩模層的步驟包括進行一回蝕刻工藝。
10. 如權利要求8所述的半導體元件的制造方法，其中形成該第一柵極結構與該第二柵極結構的步驟包括于該半導體基底上形成一界面層；于該界面層上形成一高介電常數層；于該高介電常數層上形成一緩沖層；于該緩沖層上形成一多晶硅層；部分蝕刻該多晶硅層；于部分被蝕刻的該多晶硅層上形成一硬掩模層；以及將該界面層、該高介電常數層、該緩沖層、部分被蝕刻的該多晶硅層、以及該硬掩模層圖案化以分別形成該第一柵極結構與該第二柵極結構；其中，部分被蝕刻的該多晶硅層被圖案化而分別形成該第一柵極結構中的該虛置多晶硅及該第二柵極結構中的該第二虛置多晶硅。
11. 一種半導體元件的制造方法，包括提供一半導體基底，具有一第一區(qū)及一第二區(qū)；于該半導體基底上形成一高介電常數層；于該高介電常數層上形成一多晶硅層；部分蝕刻該多晶硅層；于部分被蝕刻的該多晶硅層上形成一硬掩模層，覆蓋于該第一區(qū)上的該硬掩模層具有一第一厚度，而覆蓋于該第二區(qū)上的該硬掩模層具有一第二厚度，該第二厚度小于該第一厚度；將該高介電常數層、部分被蝕刻的該多晶硅層、以及該硬掩模層圖案化以分別于該第一區(qū)及該第二區(qū)上形成一第一柵極結構與一第二柵極結構；自該第二柵極結構移除該硬掩模層，并自該第一柵極結構移除一部分的該硬掩模層；形成一層間介電層；進行一第一化學機械研磨工藝以使該第二柵極結構中的該多晶硅層露出；自該第二柵極結構移除該多晶硅層以形成一第一溝槽；形成一第一金屬層以填充該第一溝槽；進行一第二化學機械研磨工藝以使該第一柵極結構中的該硬掩模層的一保留部分露出第一柵極結構移除該硬掩模層的該保留部分及該多晶硅層，以形成一第二溝槽；一第二金屬層以填充該第二溝槽；以及一第三化學機械研磨工藝以將該半導體元件平坦化。
12. 如權利要求11所述的半導體元件的制造方法，其中自該第二柵極結構移除該硬掩模層及自該第一柵極結構移除一部分的該硬掩模層的步驟包括于該半導體基底上旋轉涂布一光致抗蝕劑層；以及進行一回蝕刻工藝，大抵停止于該第二柵極結構中的該多晶硅層。
13. 如權利要求11所述的半導體元件的制造方法，其中部分蝕刻該多晶硅層的步驟包括形成一圖案化光致抗蝕劑層以保護覆蓋于該第二區(qū)上的該多晶硅層；以及蝕刻覆蓋于該第一區(qū)上的未被保護的該多晶硅層的一部分。該成行自形進
全文摘要
本發(fā)明提供一種半導體元件的制造方法，包括提供基底；于基底中形成第一及第二柵極結構，第一柵極結構包括第一硬掩模層，第二柵極結構包括厚度較薄的第二硬掩模層；移除第二硬掩模層，第一硬掩模層部分保留；進行研磨工藝以露出第二柵極結構的硅層；自第二柵極結構移除硅層以形成第一溝槽，第一硬掩模層保留部分保護第一柵極結構的硅層；以第一金屬層填充第一溝槽；進行研磨工藝以露出第一硬掩模層保留部分；移除第一硬掩模層保留部分及硅層以形成第二溝槽；以第二金屬層填充第二溝槽；以及平坦化半導體元件。本發(fā)明提供的半導體元件的制造方法可以控制多晶硅柵極的高度。
文檔編號H01L21/28GK101714527SQ200910175869
公開日2010年5月26日 申請日期2009年9月23日 優(yōu)先權日2008年10月6日
發(fā)明者莊學理, 賴素貞, 鄭光茗 申請人:臺灣積體電路制造股份有限公司