專利名稱：應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及一種應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法。
背景技術(shù)：
隨著電子設(shè)備的廣泛應(yīng)用，半導(dǎo)體的制造工藝得到了飛速的發(fā)展，在半導(dǎo)體的制 造流程中，涉及應(yīng)力記憶技術(shù)(SMT)。SMT可用于源極/漏極(S/D)離子注入步驟后，以誘 發(fā)應(yīng)力于MOSFET的溝道區(qū)域，借此改變先進(jìn)工藝的元件特性。圖Ia至圖Id顯示了使用SMT作用的半導(dǎo)體元件制造方法的各步驟的剖面示意 圖。如圖Ia所示，提供半導(dǎo)體襯底10，其包括氮化硅(SiN)襯底101。半導(dǎo)體襯底10包括 PMOS元件區(qū)域100P和NMOS元件區(qū)域100N。此襯底具有第一導(dǎo)電性的第一摻雜胼及第二導(dǎo) 電性的第二摻雜胼。淺溝槽隔離物(STI) 102設(shè)置于襯底10中，以隔離PMOS元件區(qū)域100P 及NMOS元件區(qū)域100N。柵極介電層11沉積形成于半導(dǎo)體襯底10上，覆蓋PMOS元件區(qū)域 100P和NMOS元件區(qū)域100N。柵極電極12沉積于柵極介電層11上，并分別位于PMOS元件 區(qū)域100P及NMOS元件區(qū)域100N上。然后，在柵極電極12的側(cè)壁上形成絕緣間隙壁結(jié)構(gòu) 13。接著，以離子注入工藝20在半導(dǎo)體襯底10中形成源極14和漏極15。其中，在PMOS元 件區(qū)域100P的源極14和漏極15與對應(yīng)的NMOS元件區(qū)域100N的源極14和漏極15摻雜 相反極性的離子。如圖Ib所示，依序在形成有PMOS元件區(qū)域100P及匪OS元件區(qū)域100N的半導(dǎo)體 襯底10上形成緩沖層16和高應(yīng)力SiN層17，從而使柵極再結(jié)晶，致使元件的電性能改善 6-10%。如圖Ic所示，掩模層(未示出)設(shè)置于NMOS元件區(qū)域100N上，因此露出了位于 PMOS元件區(qū)域100P的高應(yīng)力SiN層17。然后，通過蝕刻步驟將位于PMOS元件區(qū)域100P 的高應(yīng)力SiN層17去除。通常，高應(yīng)力SiN層17采用干法刻蝕等離子體刻蝕系統(tǒng)予以去除?，F(xiàn)有技術(shù)中使 用干法刻蝕SiN層的刻蝕化學(xué)物質(zhì)包括一氟甲烷(CH3F)、氧氣(O2)和惰性氣體，例如稀有 氣體氦氣(He)、氬氣(Ar)等。以如圖Ib所示的結(jié)構(gòu)中高應(yīng)力SiN層17厚度為500埃的刻蝕為例，其中，CH3F的 流量為200sccm，O2的流量為12kccm，He的流量為200sccm。干法等離子體刻蝕系統(tǒng)中的 壓力為40mTorr，偏置電壓為400V。以相同的條件執(zhí)行主刻蝕過程和過刻蝕過程，其中主刻 蝕過程的刻蝕時間為46. 9s，過刻蝕過程的刻蝕時間為60s。如圖Id所示，經(jīng)過以上干法刻蝕工藝以后，PMOS元件區(qū)域100P的高應(yīng)力SiN層 17被去除，露出了 PMOS元件區(qū)域100P的緩沖層16。但是在緩沖層16的側(cè)壁底部拐角處， 會有少量的SiN殘留物21。該SiN殘留物21會造成PMOS元件的電性能退化，導(dǎo)致元件失效。由于這種干法刻蝕方法為具有垂直刻蝕剖面的各向異性刻蝕，而緩沖層16的側(cè) 壁底部拐角會存在一定的角度，且該拐角位于需刻蝕部分的最底部，因此對該拐角的刻蝕性能會有一定影響。為了消除SiN殘留物21，采用了增加過刻蝕時間的方法，但是經(jīng)過監(jiān)測刻蝕過程 發(fā)現(xiàn)，在過刻蝕步驟中，從25s以后，對SiN的刻蝕即已停止，在緩沖層16的側(cè)壁底部拐角 處，仍然存在少量的SiN殘留物21，且增加刻蝕時間可能會導(dǎo)致對緩沖層16的腐蝕，從而影 響元件性能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，能夠去除應(yīng)力記憶技 術(shù)的SiN殘留物。為達(dá)到上述目的，本發(fā)明的技術(shù)方案具體是這樣實現(xiàn)的一種應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，包括步驟A，在形成有PMOS元件和NMOS元件的半導(dǎo)體襯底上形成介質(zhì)膜，所述介質(zhì)膜 包括依次位于半導(dǎo)體襯底上的氧化硅層、氮化硅層；步驟B，采用等離子體干法刻蝕法去除PMOS元件區(qū)域的氮化硅層；其中，步驟B具體包括主刻蝕步驟和過刻蝕步驟；所述等離子體干法刻蝕法的偏置電壓為0V。所述等離子體干法刻蝕法的壓力為60至90mTorr。所述等離子體干法刻蝕法的刻蝕化學(xué)物質(zhì)包括三氟甲烷、二氟甲烷和氧氣。三氟甲烷的流量為70至120SCCm，二氟甲烷的流量為60至130sCCm，氧氣的流量 為 0 至 300sccm。所述主刻蝕過程的刻蝕時間為8至30s。所述過刻蝕過程的刻蝕時間為3至10s。可見，本發(fā)明所提供的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法包括步驟A，在形成有PMOS 元件和NMOS元件的半導(dǎo)體襯底上形成介質(zhì)膜，所述介質(zhì)膜包括依次位于半導(dǎo)體襯底上的 氧化硅層、氮化硅層；步驟B，采用等離子體干法刻蝕法去除PMOS元件區(qū)域的氮化硅層；其 中，步驟B具體包括主刻蝕步驟和過刻蝕步驟；所述等離子體干法刻蝕法的偏置電壓為0V。 通過上述方法，可以去除應(yīng)力記憶技術(shù)的SiN殘留物，且刻蝕時間縮短，刻蝕化學(xué)物質(zhì)減 少。從而減少工藝時間、并節(jié)約成本。


圖Ia至圖Id為使用SMT作用的半導(dǎo)體元件制造方法的各步驟的剖面示意圖。圖2為本發(fā)明的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法的流程圖。圖3a至圖3c為本發(fā)明的使用SMT作用的半導(dǎo)體元件制造方法的各步驟的剖面示 意圖。圖4為各向異性刻蝕的刻蝕方向示意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下參照附圖并舉實施例，對 本發(fā)明進(jìn)一步詳細(xì)說明。
本發(fā)明的核心思想為通過改變等離子體干法刻蝕法的刻蝕條件，包括氣壓、偏置 電壓和刻蝕化學(xué)物質(zhì)，能夠完全去除PMOS元件區(qū)域的氮化硅層，且不會對下層材料產(chǎn)生刻 蝕。且刻蝕時間縮短，刻蝕化學(xué)物質(zhì)減少。從而減少工藝時間、并節(jié)約成本。圖2為本發(fā)明的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法的流程圖。圖3a至圖3d顯示了使 用SMT作用的半導(dǎo)體元件制造方法的各步驟的剖面示意圖。如圖2所示，該刻蝕方法包括步驟201，在形成有PMOS元件和NMOS元件的半導(dǎo)體襯底上形成介質(zhì)膜，該介質(zhì)膜 包括依次位于半導(dǎo)體襯底上的氧化硅層、氮化硅層。如圖3a所示，提供半導(dǎo)體襯底30，其包括氮化硅(SiN)襯底301。半導(dǎo)體襯底30 上形成有PMOS元件區(qū)域300P和NMOS元件區(qū)域300N。此襯底具有第一導(dǎo)電性的第一摻雜胼 及第二導(dǎo)電性的第二摻雜胼。淺溝槽隔離物(STI) 302設(shè)置于襯底30中，以隔離PMOS元件 區(qū)域300P及NMOS元件區(qū)域300N。柵極介電層31沉積形成于半導(dǎo)體襯底30上，覆蓋PMOS 元件區(qū)域300P和NMOS元件區(qū)域300N。柵極電極32沉積于柵極介電層31上，并分別位于 PMOS元件區(qū)域300P及NMOS元件區(qū)域300N上。然后，在柵極電極32的側(cè)壁上形成絕緣間 隙壁結(jié)構(gòu)33。接著，以離子注入工藝20在半導(dǎo)體襯底30中形成源極34和漏極35。其中， 在PMOS元件區(qū)域300P的源極34和漏極35與對應(yīng)的NMOS元件區(qū)域300N的源極34和漏 極35摻雜相反極性的離子。如圖3b所示，依序在形成有PMOS元件區(qū)域300P及匪OS元件區(qū)域300N的半導(dǎo)體 襯底30上形成緩沖層36和高應(yīng)力SiN層37，從而使柵極再結(jié)晶，致使元件的電性能改善 6-10%。步驟202，采用等離子體干法刻蝕法去除PMOS元件區(qū)域的氮化硅層。其中，步驟202具體包括主刻蝕步驟和過刻蝕步驟。如圖3c所示，掩模層(未示出)設(shè)置于NMOS元件區(qū)域300N上，因此露出了位于 PMOS元件區(qū)域300P的高應(yīng)力SiN層37。然后，通過蝕刻步驟將位于PMOS元件區(qū)域300P 的高應(yīng)力SiN層37去除。與現(xiàn)有的干法刻蝕的刻蝕條件相比，本發(fā)明的等離子體干法刻蝕的刻蝕條件分別 為偏置電壓降低至0V，氣壓增大到60至90mTorr，刻蝕化學(xué)物質(zhì)包括三氟甲烷、二氟甲烷 和氧氣，其中，三氟甲烷的流量為70至120SCCm，二氟甲烷的流量為60至130sCCm，氧氣的 流量為0至300sCCm。在該刻蝕條件下，主刻蝕過程的刻蝕時間縮短為8至30s，過刻蝕過 程的刻蝕時間縮短為3至10s。等離子體干法刻蝕法的偏置電壓是使帶能粒子產(chǎn)生定向運動的原因，也是產(chǎn)生各 向異性刻蝕的原因。各向異性刻蝕的刻蝕方向如圖4所示，其刻蝕只在垂直于刻蝕表面的 方向進(jìn)行，從而產(chǎn)生垂直的刻蝕剖面形狀。這種刻蝕方法由于無法接觸拐角處的刻蝕表面 而無法與該刻蝕表面進(jìn)行反應(yīng)，因此，對拐角處的刻蝕能力不高。本發(fā)明的刻蝕方法將偏置電壓降低，從而減小了對帶能粒子的定向驅(qū)動作用，當(dāng) 偏置電壓降低為OV時，則對帶能粒子的定向驅(qū)動作用消失，帶能粒子在反應(yīng)腔中的運動方 向可以為雜亂無序的任意方向。其在反應(yīng)腔內(nèi)氣壓的作用下、可以任意方向撞擊SiN表面、 并與之發(fā)生反應(yīng)，從而刻蝕PMOS元件區(qū)域的SiN層。且由于帶能粒子的運動方向為非定向 運動，因此其可以到達(dá)位于緩沖層36側(cè)壁底部的拐角處、并在其表面與SiN發(fā)生反應(yīng)，因此 可以完全去除PMOS元件區(qū)域的SiN層，而不產(chǎn)生殘留物。
進(jìn)一步地，本發(fā)明的刻蝕方法將氣壓升高為60至90mTOrr，優(yōu)選地，氣壓增大至 75mTorr0增大的氣壓使得帶能粒子的動能增加，運動更劇烈，速度更快。從而可以使刻蝕 過程加快，減少刻蝕時間。另外，由于現(xiàn)有技術(shù)的刻蝕化學(xué)物質(zhì)中含有惰性氣體，惰性氣體的使用能夠獲得 較高的各向異性刻蝕剖面，因此，為了能夠刻蝕位于緩沖層36側(cè)壁底部的拐角處的SiN 層、而不產(chǎn)生殘留物，本發(fā)明的刻蝕化學(xué)物質(zhì)中不含有惰性氣體。且現(xiàn)有的使用一氟甲烷 (CH3F)作為主要刻蝕氣體，刻蝕化學(xué)物質(zhì)中氫(H)的含量較高，其各向異性的刻蝕方向性較 高，影響刻蝕位于緩沖層36側(cè)壁底部的拐角處的SiN層的能力。因此，本發(fā)明的優(yōu)化刻蝕方法所使用的刻蝕化學(xué)物質(zhì)中減少了氫(H)元素的含 量，其刻蝕化學(xué)物質(zhì)包括三氟甲烷(CHF3)、二氟甲烷(CH2F2)和氧氣(O2)。且各氣體的流量 降低，其中，三氟甲烷的流量為70至120sCCm，二氟甲烷的流量為60至130sCCm，氧氣的流 量為0至300sccm。優(yōu)選地，三氟甲烷的流量為卯sccm，二氟甲烷的流量為Skccm，氧氣的流量為 150sccmo通過不使用惰性氣體、且減少了刻蝕化學(xué)物質(zhì)中H元素的含量，降低了本發(fā)明的 刻蝕方法的各向異性的刻蝕方向性，從而使刻蝕化學(xué)物質(zhì)在反應(yīng)腔內(nèi)氣壓的作用下、可以 任意方向撞擊SiN表面、并與之發(fā)生反應(yīng)，從而刻蝕PMOS元件區(qū)域的SiN層。且由于帶能 粒子的運動方向為非定向運動，因此其可以到達(dá)位于緩沖層36側(cè)壁底部的拐角處、并在其 表面與SiN發(fā)生反應(yīng)，因此可以完全去除PMOS元件區(qū)域的SiN層，而不產(chǎn)生殘留物。影響干法刻蝕的條件主要包括腐蝕氣體類型、氣壓、電極功率和腐蝕時間，由于本 發(fā)明的優(yōu)化刻蝕方法改變了腐蝕的電極功率、氣壓和腐蝕氣體類型，因此刻蝕時間也相應(yīng) 地產(chǎn)生了變化。由于本發(fā)明的優(yōu)化刻蝕方法的氣壓增大，電極功率降低，且刻蝕化學(xué)物質(zhì)的各向 異性性能降低，因此，本發(fā)明的優(yōu)化刻蝕方法的刻蝕時間減少。以如圖Ib所示的結(jié)構(gòu)中高應(yīng)力SiN層17厚度為500埃的刻蝕為例，本發(fā)明的等 離子體干法刻蝕的刻蝕條件分別為偏置電壓降低至0V，氣壓增大至75mT0rr，刻蝕化學(xué) 物質(zhì)包括三氟甲烷、二氟甲烷和氧氣，其中，三氟甲烷的流量為95sCCm，二氟甲烷的流量為 85sCCm，氧氣的流量為150sCCm。在該刻蝕條件下，主刻蝕過程的刻蝕時間縮短為22s，過刻 蝕過程的刻蝕時間為10s。且通過以上刻蝕，PMOS元件區(qū)域的SiN層被完全去除，且無殘留物剩余。本發(fā)明所提供的與現(xiàn)有技術(shù)的主要區(qū)別在于在現(xiàn)有技術(shù)中，采用具有良好的各 向異性刻蝕剖面的刻蝕物質(zhì)對使用SMT作用的半導(dǎo)體元件表面的高應(yīng)力SiN層進(jìn)行去除， 通過延長刻蝕時間并不能實現(xiàn)完全無殘留的去除半導(dǎo)體元件表面的高應(yīng)力SiN層，容易在 緩沖層36側(cè)壁底部的拐角處殘留未去除的SiN，從而影響半導(dǎo)體元件性能；而在本發(fā)明中， 通過降低電極電壓、增大氣壓和改變刻蝕化學(xué)物質(zhì)等條件來改變各向異性刻蝕剖面的性 能，使得刻蝕化學(xué)物質(zhì)在反應(yīng)腔內(nèi)氣壓的作用下、可以任意方向撞擊SiN表面、并與之發(fā)生 反應(yīng)，從而刻蝕PMOS元件區(qū)域的SiN層。且由于帶能粒子的運動方向為非定向運動，因此 其可以到達(dá)位于緩沖層36側(cè)壁底部的拐角處、并在其表面與SiN發(fā)生反應(yīng)，因此可以完全 去除PMOS元件區(qū)域的SiN層，而不產(chǎn)生殘留物。
本發(fā)明的優(yōu)化刻蝕方法可以去除應(yīng)力記憶技術(shù)的SiN殘留物，且刻蝕時間縮短， 刻蝕化學(xué)物質(zhì)減少，從而減少工藝時間、并節(jié)約成本。以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護(hù)范圍。凡在 本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換以及改進(jìn)等，均應(yīng)包含在本發(fā)明的保 護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，包括步驟A，在形成有PMOS元件和NMOS元件的半導(dǎo)體襯底上形成介質(zhì)膜，所述介質(zhì)膜包括 依次位于半導(dǎo)體襯底上的氧化硅層、氮化硅層；步驟B，采用等離子體干法刻蝕法去除PMOS元件區(qū)域的氮化硅層；其中，步驟B具體包括主刻蝕步驟和過刻蝕步驟；其特征在于，所述等離子體干法刻蝕法的偏置電壓為0V。
2.如權(quán)利要求1所述的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法 ，其特征在于，所述等離子體干 法刻蝕法的壓力為60至90mTorr。
3.如權(quán)利要求1或2所述的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，其特征在于，所述等離子體 干法刻蝕法的刻蝕化學(xué)物質(zhì)包括三氟甲烷、二氟甲烷和氧氣。
4.如權(quán)利要求3所述的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，其特征在于，三氟甲烷的流量 為70至120sccm，二氟甲烷的流量為60至130sccm，氧氣的流量為0至300sccm。
5.如權(quán)利要求4所述的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，其特征在于，所述主刻蝕過程 的刻蝕時間為8至30s。
6.如權(quán)利要求5所述的應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，其特征在于，所述過刻蝕過程 的刻蝕時間為3至10s。
全文摘要
本發(fā)明公開了一種應(yīng)力記憶技術(shù)的優(yōu)化刻蝕方法，該方法包括步驟A，在形成有PMOS元件和NMOS元件的半導(dǎo)體襯底上形成介質(zhì)膜，所述介質(zhì)膜包括依次位于半導(dǎo)體襯底上的氧化硅層、氮化硅層；步驟B，采用等離子體干法刻蝕法去除PMOS元件區(qū)域的氮化硅層；其中，步驟B具體包括主刻蝕步驟和過刻蝕步驟；所述等離子體干法刻蝕法的偏置電壓為0V。通過上述方法，可以去除應(yīng)力記憶技術(shù)的SiN殘留物，且刻蝕時間縮短，刻蝕化學(xué)物質(zhì)減少。從而減少工藝時間、并節(jié)約成本。
文檔編號H01L21/311GK102110647SQ20091020098
公開日2011年6月29日 申請日期2009年12月23日 優(yōu)先權(quán)日2009年12月23日
發(fā)明者趙林林, 韓寶東 申請人:中芯國際集成電路制造(上海)有限公司