專利名稱：P型otp器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別是涉及一種P型OTP器件，本發(fā)明還涉 及該P型OTP器件的制造方法。
背景技術(shù)：
現(xiàn)有P型OTP器件是由兩個PMOS晶體管串聯(lián)形成的一次性可編程器件，第一個 PMOS晶體管作為選通晶體管，在N型阱中用P型擴散區(qū)形成該第一個PMOS晶體管的源極和 漏極，所述第一個PMOS晶體管柵極作為整個器件的字線，所述第一個PMOS晶體管源極作為 整個器件的源極；第二個PMOS晶體管作為所述OTP器件的存儲單元，所述第二個PMOS晶體 管柵極浮空，在N型阱中用P型擴散區(qū)形成所述第二個PMOS晶體管的源極和漏極，所述第 二個PMOS晶體管的漏極作為整個器件的位線，所述第二個PMOS晶體管的源極與所述PMOS 第一個晶體管的漏極共用一個P型擴散區(qū)?，F(xiàn)有P型OTP器件與邏輯工藝完全兼容，不需 要增加任何的額外的光罩，所以被廣泛的使用。但是組成P型OTP器件的兩個PMOS晶體管 的源漏極與柵極的耦合電容較小，導(dǎo)致該器件的編程效率較低，即該器件在編程前后可區(qū) 分的電流范圍很小?，F(xiàn)有的解決方法通常是讀取電流時，在N型阱上加電壓，以增加編程前 后可區(qū)分的電流范圍。這將消耗大量的OTP外圍電路的面積。雖然P型OTP器件的每個單 元面積很小，但較多的外圍電路將該類器件的應(yīng)用限制在需要高密度容量的應(yīng)用場合下。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種P型OTP器件，能使所述P型OTP器件編 程性能得到大幅的提高，并能提高編程完之后整個器件的導(dǎo)通電流，增加了器件在編程前 后可區(qū)分的電流范圍，還能減少實現(xiàn)OTP功能的外圍電路的面積；為此，本發(fā)明還提供一種 該P型OTP器件的制造方法。為解決上述技術(shù)問題，本發(fā)明提供的P型OTP器件，由兩個PMOS晶體管串聯(lián)形成 的一次性可編程器件單體結(jié)構(gòu)，第一個PMOS晶體管作為選通晶體管，在N型阱中用P型擴 散區(qū)形成該第一個PMOS晶體管的源極和漏極，所述第一個PMOS晶體管柵極作為整個器件 的字線，所述第一個PMOS晶體管源極作為整個器件的源極；第二個PMOS晶體管作為所述 OTP器件的存儲單元，所述第二個PMOS晶體管柵極浮空，在N型阱中用P型擴散區(qū)形成所述 第二個PMOS晶體管的源極和漏極，所述第二個PMOS晶體管的漏極作為整個器件的位線，所 述第二個PMOS晶體管的源極與所述PMOS第一個晶體管的漏極共用一個P型擴散區(qū)；在所 述第二個PMOS晶體管的源極包括一由P型雜質(zhì)離子注入形成的所述第二個PMOS晶體管的 源極與所述第二個PMOS晶體管的浮柵的耦合區(qū)域，用以增加所述第二個PMOS晶體管的源 極與浮柵之間的耦合電容，所述P型離子注入形成的耦合區(qū)域的寬度比沒有進行所述P型 離子注入的PMOS晶體管在邏輯工藝中生成的源極與柵極、漏極與柵極的耦合區(qū)域的寬度 大。本發(fā)明的P型OTP器件的制造方法，包括如下步驟
步驟一、在硅襯底上形成有效隔離的N型阱區(qū)和場區(qū)，在所述阱區(qū)上方形成柵介 質(zhì)層，在介質(zhì)層上形成多晶硅；步驟二、刻蝕多晶硅，形成第一個PMOS晶體管和第二個PMOS晶體管的柵極，定義 出第一個PMOS晶體管和第二個PMOS晶體管的源區(qū)和漏區(qū)，并使所述第一個PMOS晶體管的 漏區(qū)和第二個PMOS晶體管的源區(qū)為同一有源區(qū)；步驟三、利用光刻工藝，在所述第二個PMOS晶體管的源區(qū)中形成一光刻膠窗口， 利用光刻膠做阻擋層進行P型雜質(zhì)離子注入，去除光刻膠并退火激活形成所述第二個PMOS 晶體管的源極與所述第二個PMOS晶體管的浮柵的耦合區(qū)域；步驟四、以多晶硅柵為阻擋層進行所述第一個和第二個PMOS晶體管P型輕摻雜離 子注入、多晶硅柵側(cè)壁生長、利用所述多晶硅柵及側(cè)壁為阻擋層進行所述第一個和第二個 PMOS晶體管P型重摻雜離子注入，并退火激活，形成所述第一個和第二個PMOS晶體管源極 和漏極，在所述第一個PMOS晶體管源極和柵極、所述第二個PMOS晶體管的漏極做電極引 出，所述第二個PMOS晶體管的柵極浮置。本發(fā)明能使所述P型OTP器件的第二個PMOS晶體管的源極和柵極耦合電容增加， 使所述P型OTP器件編程性能得到大幅的提高，并能提高編程完之后整個器件的導(dǎo)通電流， 增加了器件在編程前后可區(qū)分的電流范圍，還能減少實現(xiàn)OTP功能的外圍電路的面積。


下面結(jié)合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明圖1是本發(fā)明P型OTP器件結(jié)構(gòu)示意圖；圖2是PMOS晶體管熱電子注入電流和柵源電壓差的關(guān)系曲線；圖3是為本發(fā)明P型OTP器件的制造方法的流程圖；圖4是現(xiàn)有P型OTP器件編程前后的工作曲線；圖5是本發(fā)明P型OTP器件編程前后的工作曲線。
具體實施例方式如圖1所示，為本發(fā)明的P型OTP器件結(jié)構(gòu)示意圖，由PMOS晶體管11和PMOS晶 體管12串聯(lián)形成的一次性可編程器件。其中第一個PMOS晶體管11作為選通晶體管，在N 型阱15中用P型擴散區(qū)形成所述第一個PMOS晶體管11的源極191和漏極192，其柵極13 作為整個器件的字線，所述源極191作為整個器件的源極。第二個PMOS晶體管12作為該 器件的存儲單元，其柵極16浮空，在N型阱15中用P型擴散區(qū)形成所述第二個PMOS晶體 管12的源極192和漏極193，所述漏極193作為整個器件的位線。所述第二個PMOS晶體 管12的源極與所述第一個PMOS晶體管11的漏極共用一個P性擴散區(qū)192，這樣可以有效 的節(jié)省OTP器件的面積，同時避免了 latch up產(chǎn)生的可能。所述第二個PMOS晶體管12的 源極192還包括一由P型雜質(zhì)離子注入形成的所述第二個PMOS晶體管12的源極192與所 述第二個PMOS晶體管12的浮柵16的耦合區(qū)域18，用以增加所述第二個PMOS晶體管的源 極與浮柵之間的耦合電容，所述P型離子注入形成的耦合區(qū)域18的寬度比沒有進行所述P 型離子注入的PMOS晶體管在邏輯工藝中生成的源極與柵極、漏極與柵極的耦合區(qū)域19也 即為PMOS晶體管P型輕摻雜區(qū)域19的寬度大30納米到60納米。所述P型離子注入形成的耦合區(qū)域18深度、濃度和PMOS晶體管P型輕摻雜區(qū)域19的深度、濃度相同，所述P型離 子注入的角度為7度到60度之間。所述P型離子注入形成的耦合區(qū)域18的寬度、濃度、深 度的實際值選擇方法為保證所述第二個PMOS晶體管12的源極192與浮柵16之間的耦合 電容大小滿足使所述第二個PMOS晶體管12在編程時達到最佳熱電子注入條件。所述P型 OTP器件的編程原理為所述第二個PMOS晶體管12在編程狀態(tài)下通過其源極192與浮柵 16之間的耦合電容將源極192的電壓耦合到其浮柵16上，而所述源極192上的電壓是從 第一個PMOS晶體管11的源極191上傳到過來，第一個PMOS晶體管11在編程過程中處于 導(dǎo)通狀態(tài)。經(jīng)過合理的計算，可以使第二個PMOS晶體管12在編程狀態(tài)下處于PMOS晶體管 熱電子注入最佳電壓條件下，從而有大量的熱電子注入到浮柵16上，改變了第二個PMOS晶 體管12的閾值電壓，進而改變OTP器件在編程前后的電流，完成OTP器件的功能。PMOS晶 體管熱電子注入(CHE)區(qū)別于NMOS晶體管，發(fā)生在晶體管多晶硅至襯底縱向電場較小的情 況下(可以參考Matsuoka, F. et al. "Analysis of Hot-Carrier-Induced Degradation Mode onpMOSFET'sIEEE Transactions on Electron Devices,Vol 37,No. 6,June 1990, pages 1487-1495.)。如圖2所示，為PMOS晶體管熱電子注入電流和柵源電壓差的關(guān)系曲 線，由注入電子所形成的注入電流有一定的峰值分布，其峰值分布在柵極與源極的電壓差 為-1. 2V -0. 8V, OTP的編程效率直接依賴于產(chǎn)生的熱電子數(shù)量與能量，即在最佳熱電子 注入條件OTP的編程效率最高。本發(fā)明通過調(diào)節(jié)所述P型離子注入形成的耦合區(qū)域18的 寬度、濃度、深度，從而調(diào)節(jié)所述第二個PMOS晶體管12的源極192與浮柵16之間的耦合電 容大小，當該耦合電容使所述第二個PMOS晶體管12的源極192與浮柵16間的耦合電壓差 為IV左右時，所述第二個PMOS晶體管12在編程時達到最佳熱電子注入，能使本發(fā)明的P 型OTP器件編程效率最高。如圖3所示，為本發(fā)明的P型OTP器件的制造方法的流程圖，包括如下步驟步驟一、在硅襯底10上形成有效隔離的N型阱15和場區(qū)，在所述阱15上方形成 柵介質(zhì)層，在介質(zhì)層上形成多晶硅。步驟二、刻蝕多晶硅，形成第一個PMOS晶體管柵極13和第二個PMOS晶體管的 柵極16，定義出第一個PMOS晶體管和第二個PMOS晶體管的源區(qū)和漏區(qū)，并使所述第一個 PMOS晶體管的漏區(qū)和第二個PMOS晶體管的源區(qū)為同一有源區(qū)。步驟三、利用光刻工藝，在所述第二個PMOS晶體管的源區(qū)中形成一光刻膠窗口， 利用光刻膠做阻擋層進行P型雜質(zhì)離子注入，去除光刻膠并退火激活形成所述第二個PMOS 晶體管的源極192與所述第二個PMOS晶體管的浮柵16的耦合區(qū)域18 ；耦合區(qū)域18比沒 有進行所述P型雜質(zhì)離子注入的PMOS晶體管在邏輯工藝中生成的源極與柵極、漏極與柵極 的耦合區(qū)域也即P型輕摻雜區(qū)19的寬度大30納米到60納米；所述P型雜質(zhì)離子注入的注 入角度為7度到60度，注入的能量和劑量和P型輕摻雜離子注入相同；注入的角度、能量和 劑量具體工藝參數(shù)以保證所述第二個PMOS晶體管的源極與浮柵之間的耦合電容大小滿足 使所述第二個PMOS晶體管在編程時達到最佳熱電子注入條件為準。步驟四、以多晶硅柵為阻擋層進行所述第一個和第二個PMOS晶體管P型輕摻雜離 子注入形成P型輕摻雜區(qū)19、多晶硅柵側(cè)壁17生長、利用所述多晶硅柵及側(cè)壁17為阻擋層 進行所述第一個和第二個PMOS晶體管P型重摻雜離子注入，并退火激活，形成所述第一個 PMOS晶體管的源極191和漏極192和第二個PMOS晶體管源極192和漏極193，在所述第一個PMOS晶體管源極191和柵極13、所述第二個PMOS晶體管的漏極193做電極引出，所述第 二個PMOS晶體管的柵極16浮置并去除柵極16上的金屬硅化物14。現(xiàn)有P型OTP器件通常在讀的狀態(tài)下要在襯底上加比源端高的電壓，如圖4所示 為2V。而且這個襯底電壓過高會引起讀取電流過低，讀取電路無法讀取編程完的OTP單元 的電流；襯底電壓過低，則編程前的OTP單元初始電流過大，也無法區(qū)分OTP單元的狀態(tài)。 所以通常要很復(fù)雜的外圍讀取電路來實現(xiàn)同時提供兩個精確的電壓給襯底和源端，這同時 會消耗很大的芯片面積。使用本文所介紹的技術(shù)，可以使襯底上不需要任何額外的電壓，如 圖6所示；這要整個OTP控制/讀取電路設(shè)計時只需提供一個精確電壓，大大的減小整個芯 片的面積。使得這類OTP器件的應(yīng)用范圍拓展到低密度容量的應(yīng)用下。以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限 制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應(yīng) 視為本發(fā)明的保護范圍。
權(quán)利要求
1.一種P型OTP器件，由兩個PMOS晶體管串聯(lián)形成的一次性可編程器件，第一個PMOS 晶體管作為選通晶體管，在N型阱中用P型擴散區(qū)形成該第一個PMOS晶體管的源極和漏 極，所述第一個PMOS晶體管柵極作為整個器件的字線，所述第一個PMOS晶體管源極作為整 個器件的源極；第二個PMOS晶體管作為所述OTP器件的存儲單元，所述第二個PMOS晶體管 柵極浮空，在N型阱中用P型擴散區(qū)形成所述第二個PMOS晶體管的源極和漏極，所述第二 個PMOS晶體管的漏極作為整個器件的位線，所述第二個PMOS晶體管的源極與所述PMOS第 一個晶體管的漏極共用一個P型擴散區(qū)；其特征在于在所述第二個PMOS晶體管的源極包 括一由P型雜質(zhì)離子注入形成的所述第二個PMOS晶體管的源極與所述第二個PMOS晶體管 的浮柵的耦合區(qū)域，所述P型離子注入形成的耦合區(qū)域的寬度大于沒有進行所述P型離子 注入的PMOS晶體管在邏輯工藝中生成的源極與柵極、漏極與柵極的耦合區(qū)域的寬度。
2.如權(quán)利要求1所述的P型OTP器件，其特征在于所述P型離子注入形成的耦合區(qū) 域的寬度比沒有進行所述P型離子注入時的PMOS晶體管在邏輯工藝中生成的源極與柵極、 漏極與柵極的耦合區(qū)域的寬度大30納米到60納米。
3.如權(quán)利要求1所述的P型OTP器件，其特征在于所述P型離子注入形成的耦合區(qū) 域深度、濃度和PMOS晶體管P型輕摻雜區(qū)域的深度、濃度相同，所述P型離子注入的角度為 7度到60度之間。
4.如權(quán)利要求1或2或3所述的P型OTP器件，其特征在于所述P型離子注入形成 的耦合區(qū)域的寬度、濃度、深度的實際值選擇方法為保證所述第二個PMOS晶體管的源極與 浮柵之間的耦合電容大小滿足使所述第二個PMOS晶體管在編程時達到最佳熱電子注入條 件。
5.如權(quán)利要求4所述的P型OTP器件，其特征在于所述第二個PMOS晶體管在編程時 達到最佳熱電子注入條件為所述第二個PMOS晶體管的柵極耦合電壓小于所述第二個PMOS 晶體管的源極電壓0. 8V 1. 2V。
6.一種如權(quán)利1所述的P型OTP器件的制造方法，其特征在于，包括如下步驟步驟一、在硅襯底上形成有效隔離的N型阱區(qū)和場區(qū)，在所述阱區(qū)上方形成柵介質(zhì)層，在介質(zhì)層上形成多晶硅；步驟二、刻蝕多晶硅，形成第一個PMOS晶體管和第二個PMOS晶體管的柵極，定義出第 一個PMOS晶體管和第二個PMOS晶體管的源區(qū)和漏區(qū)，并使所述第一個PMOS晶體管的漏區(qū) 和第二個PMOS晶體管的源區(qū)為同一有源區(qū)；步驟三、利用光刻工藝，在所述第二個PMOS晶體管的源區(qū)中形成一光刻膠窗口，利用 光刻膠做阻擋層進行P型雜質(zhì)離子注入，去除光刻膠并退火激活形成所述第二個PMOS晶體 管的源極與所述第二個PMOS晶體管的浮柵的耦合區(qū)域；步驟四、以多晶硅柵為阻擋層進行所述第一個和第二個PMOS晶體管P型輕摻雜離子注 入、多晶硅柵側(cè)壁生長、利用所述多晶硅柵及側(cè)壁為阻擋層進行所述第一個和第二個PMOS 晶體管P型重摻雜離子注入，并退火激活，形成所述第一個和第二個PMOS晶體管源極和漏 極，在所述第一個PMOS晶體管源極和柵極、所述第二個PMOS晶體管的漏極做電極引出，所 述第二個PMOS晶體管的柵極浮置。
7.如權(quán)利6所述的P型OTP器件的制造方法，其特征在于步驟三中所述P型雜質(zhì)離 子注入形成的耦合區(qū)域比沒有進行所述P型雜質(zhì)離子注入的PMOS晶體管在邏輯工藝中生成的源極與柵極、漏極與柵極的耦合區(qū)域的寬度大30納米到60納米。
8.如權(quán)利6所述的P型OTP器件的制造方法，其特征在于步驟三中所述P型雜質(zhì)離 子注入的注入角度為7度到60度，注入的能量和劑量和步驟四中所述P型輕摻雜離子注入 相同。
9.如權(quán)利6或7或8所述的P型OTP器件的制造方法，其特征在于注入的角度、能量 和劑量具體工藝參數(shù)以保證所述第二個PMOS晶體管的源極與浮柵之間的耦合電容大小滿 足使所述第二個PMOS晶體管在編程時達到最佳熱電子注入條件為準。
全文摘要
本發(fā)明公開了一種P型OTP器件，由兩個PMOS晶體管串聯(lián)形成的一次性可編程器件，第一個PMOS晶體管作為選通晶體管，第二個PMOS晶體管作為存儲單元且其柵極浮空。在第二個PMOS晶體管的源極包括一由P型雜質(zhì)離子注入形成源極和浮柵的耦合區(qū)域，用以增加第二個PMOS晶體管的源柵間的耦合電容。本發(fā)明還公開了一種所述P型OTP器件的制造方法，是在多晶硅刻蝕完成后，在第二個PMOS晶體管的源區(qū)進行P型雜質(zhì)離子注入形成一源柵的耦合區(qū)域。本發(fā)明能使P型OTP器件編程性能得到大幅提高，并能提高編程完之后整個器件的導(dǎo)通電流，增加了器件在編程前后可區(qū)分的電流范圍；還能減少實現(xiàn)OTP功能的外圍電路的面積。
文檔編號H01L21/8247GK102104045SQ20091020196
公開日2011年6月22日 申請日期2009年12月18日 優(yōu)先權(quán)日2009年12月18日
發(fā)明者仲志華 申請人:上海華虹Nec電子有限公司