專利名稱：扼流電感的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體芯片器件的結(jié)構(gòu)，尤其是一種扼流電感。
背景技術(shù)：
在現(xiàn)代無線通信系統(tǒng)中，射頻功率放大器是實(shí)現(xiàn)射頻信號無線傳輸?shù)年P(guān)鍵部件， 而射頻扼流圈是實(shí)現(xiàn)功率放大器正常工作的必要元件之一。射頻扼流圈的主要功能是 1.通過射頻扼流圈對功率晶體管提供直流工作電壓；2.對于射頻信號，射頻扼流圈具有非 常高的阻抗，以防止射頻信號通過扼流圈泄漏。通常用Q(品質(zhì)因數(shù))值的大小來衡量其射 頻扼流圈性能，Q值越高越好。 現(xiàn)有的技術(shù)是應(yīng)用電感元件作為射頻扼流圈，通常稱為"扼流電感"。實(shí)現(xiàn)的方法 主要有以下幾個(gè)形式 應(yīng)用SMD(Surface Mount Device)，即貼片電感。
在基板上做平面螺旋電感。
在芯片上做平面螺旋電感。 但是，上述三種實(shí)現(xiàn)形式在實(shí)際應(yīng)用和生產(chǎn)上都有不可避免的缺點(diǎn)。首先，如果 采用貼片電感，如圖1所示，貼片電感雖然具有很高的Q值，但元件成本很高，如果射頻功 率放大器采用QFN(Quad Flat No-Lead，方形扁平無引腳)封裝或MLP (Micro Leadframe Package,微型引線框封裝)，則作為外圍元件的貼片電感進(jìn)一步增加了外圍電路的復(fù)雜性 和PCB(PrintCircuit Board,印刷電路板)的面積，加大了成本。其次，如果采用在基板或 芯片上所做的平面螺旋電感，如圖2所示，其Q值較低，并會(huì)占用基板或芯片較大的面積，成 本也隨之增加。以4nH電感為例(其通常應(yīng)用為900MHz射頻信號的扼流電感)，如在基板上 實(shí)現(xiàn)所需面積約1. 5mm2，占功放模塊總面積10%，Q " 40，且功放芯片封裝需選用LGA (Land Grid Array，柵格陣列)封裝，其封裝成本較QFN封裝提高100% ;如在芯片上實(shí)現(xiàn)所需面 積約0. lmm2，占功放單芯片總面積10%， Q " 20。因此，采用現(xiàn)有方法都增加了生產(chǎn)成本， 并在提高功放性能和簡化外圍電路兩個(gè)方面不能得以兼顧。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種扼流電感，在不增加基板或芯片的面積，
不增加外圍元件，不影響功放性能的基礎(chǔ)上，極大地降低生產(chǎn)成本，有效地簡化外圍電路。 為解決上述技術(shù)問題，本發(fā)明扼流電感的技術(shù)方案是，所述半導(dǎo)體芯片器件內(nèi)包
括基板和基板上的半導(dǎo)體芯片，所述基板的周邊設(shè)置有半導(dǎo)體芯片器件的管腳，所述電感
包括一個(gè)第一線圈，所述第一線圈的兩端中至少第一端由半導(dǎo)體芯片引出，所述第一線圈
的第一端通過多根鍵合線始終沿順時(shí)針或逆時(shí)針方向依次連接多個(gè)管腳后，連接到第一線
圈的第二端，從而使得所述第一線圈形成一個(gè)環(huán)形。 本發(fā)明既未增加芯片面積又未添加外圍元件，可廣泛應(yīng)用于封裝芯片成本較低的 QFN和MLP封裝之中，從而避免采用封裝成本高的LGA封裝。而且繞制的電感具有較高的Q值。在不影響功放性能的基礎(chǔ)上，極大地降低了生產(chǎn)成本，有效地簡化了外圍電路。


下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)的說明
圖1為現(xiàn)有技術(shù)中采用貼片電感的示意圖； 圖2為現(xiàn)有技術(shù)中在基板上或芯片上的平面螺旋電感的示意圖；
圖3為本發(fā)明扼流電感一個(gè)實(shí)施例的示意圖；
圖4為本發(fā)明扼流電感另一個(gè)實(shí)施例的示意圖。
具體實(shí)施例方式
本發(fā)明公開了一種扼流電感，如圖3所示，所述半導(dǎo)體芯片器件內(nèi)包括基板和基 板上的半導(dǎo)體芯片，所述基板的周邊設(shè)置有半導(dǎo)體芯片器件的管腳，所述電感包括一個(gè)第 一線圈，所述第一線圈的兩端中至少第一端由半導(dǎo)體芯片引出，所述第一線圈的第一端通 過多根鍵合線始終沿順時(shí)針或逆時(shí)針方向依次連接多個(gè)管腳后，連接到第一線圈的第二 端，從而使得所述第一線圈形成一個(gè)環(huán)形。 所述第一線圈的第二端是半導(dǎo)體芯片器件的一個(gè)管腳。 所述第一線圈的第二端所在的管腳為半導(dǎo)體芯片器件的電源端。 所述第一線圈的第二端也從半導(dǎo)體芯片引出。 在本發(fā)明圖3所示的實(shí)施例中，將功放芯片連接射頻扼流圈處用鍵合線引出，鍵 合(Bonding)至QFN或MLP封裝管腳上，在QFN或MLP管腳之間依次用鍵合線鍵合，形成平 面螺旋電感。 不失一般性，我們以5X5QFN32管腳封裝圖內(nèi)繞制平面螺旋電感實(shí)現(xiàn)形式，闡述 本實(shí)施例。鍵合線均為直徑2mil金線。鍵合線ll由芯片內(nèi)連接射頻扼流電感的A點(diǎn)引出， 鍵合至封裝管腳28，再通過鍵合線12由管腳28鍵合至管腳25，再用鍵合線13將管腳25 和管腳24相連，最后通過鍵合線14鍵合至管腳21，即直流電壓管腳VCC。依此方式繞制而 成的平面螺旋電感在900MHz時(shí)，電感值n = 4. 3nH， Q = 47。 另外，所述電感還可以包括N個(gè)線圈，N為大于1的自然數(shù)，所述第N線圈的兩端中
至少第一端由半導(dǎo)體芯片引出，所述第N線圈的第一端通過多根鍵合線始終沿所述第一線
圈的方向依次連接多個(gè)管腳后，連接到第N線圈的第二端，從而使得所述第N線圈形成一個(gè)
環(huán)形，所述第N線圈的第一端與所述第N-l線圈的第二端相連接；當(dāng)N > 2時(shí)，1 < M < N，
M為自然數(shù)，第M線圈的兩端都由半導(dǎo)體芯片引出，所述第M線圈的第一端通過多根鍵合線
始終沿所述第一線圈的方向依次連接多個(gè)管腳后，連接到第M線圈的第二端，從而使得所
述第M線圈形成一個(gè)環(huán)形，所述第M線圈的第一端與所述第M-l線圈的第二端相連接。 后一線圈的第一端與前一線圈的第二端在所述半導(dǎo)體芯片內(nèi)部相連接。 所述第N線圈的第二端是半導(dǎo)體芯片器件的一個(gè)管腳。 所述第N線圈的第二端所在的管腳為半導(dǎo)體芯片器件的電源端。 所述第N線圈的第二端也從半導(dǎo)體芯片引出。 在本發(fā)明的另一個(gè)實(shí)施例中，如圖4所示，所述電感還包括一個(gè)第二線圈，所述第 二線圈的兩端中至少第一端由半導(dǎo)體芯片引出，所述第二線圈的第一端通過多根鍵合線始終沿所述第一線圈的方向依次連接多個(gè)管腳后，連接到第二線圈的第二端，從而使得所述 第二線圈形成一個(gè)環(huán)形，所述第二線圈的第一端與所述第一線圈的第二端相連接。
如果射頻扼流圈電感值要求較高時(shí)，可采用圖4所示方式。鍵合線由芯片內(nèi)連接 射頻扼流圈的A點(diǎn)引出，鍵合至封裝管腳28，再通由管腳28鍵合至管腳25，再用鍵合線將 管腳25和管腳24相連，然后通過鍵合線鍵合至管腳20，再由管腳20鍵合回芯片的B處，在 芯片內(nèi)部，B、 C兩點(diǎn)相連，鍵合線再從C鍵合至封裝管腳27，再將管腳27與管腳26用鍵合 線相連，再從管腳26鍵合至管腳23，最后通過鍵合線將管腳23與管腳21相連，即直流電壓 管腳VCC。依此方式繞制而成的平面螺旋電感在900腿z時(shí)，電感值n = 12nH， Q = 47。
在本發(fā)明還可以采用更多圈數(shù)的實(shí)施例，與圖4中所示的兩圈的實(shí)施例相比，更 多圈數(shù)的實(shí)施例中，最后一個(gè)線圈即第N線圈的連接方式與圖4中的第二線圈相同，而除最 后一個(gè)線圈外的其它線圈，包括第M線圈和第一線圈的連接方式與圖4中第一線圈相同，這 些線圈依次首尾相連，組成一個(gè)完整的具有多個(gè)線圈的電感。 由于現(xiàn)有的射頻扼流圈的實(shí)現(xiàn)方式都增加了實(shí)際生產(chǎn)成本，并在提高功放性能和 簡化外圍電路兩個(gè)方面不能得以兼顧。而本發(fā)明公開了一種鍵合線(Bonding線)繞制的 射頻扼流電感，可廣泛應(yīng)用于芯片封裝成本較低的QFN和MLP封裝之中，從而避免采用封裝 成本高的LGA封裝。既不需要增加基板或芯片的面積，也不需要增加外圍元件，在不影響功 放性能的基礎(chǔ)上，極大地降低了生產(chǎn)成本，有效地簡化了外圍電路。
權(quán)利要求
一種扼流電感，所述半導(dǎo)體芯片器件內(nèi)包括基板和基板上的半導(dǎo)體芯片，所述基板的周邊設(shè)置有半導(dǎo)體芯片器件的管腳，其特征在于，所述電感包括一個(gè)第一線圈，所述第一線圈的兩端中至少第一端由半導(dǎo)體芯片引出，所述第一線圈的第一端通過多根鍵合線始終沿順時(shí)針或逆時(shí)針方向依次連接多個(gè)管腳后，連接到第一線圈的第二端，從而使得所述第一線圈形成一個(gè)環(huán)形。
2. 根據(jù)權(quán)利要求1所述的扼流電感，其特征在于，所述第一線圈的第二端是半導(dǎo)體芯 片器件的一個(gè)管腳。
3. 根據(jù)權(quán)利要求2所述的扼流電感，其特征在于，所述第一線圈的第二端所在的管腳 為半導(dǎo)體芯片器件的電源端。
4. 根據(jù)權(quán)利要求1所述的扼流電感，其特征在于，所述第一線圈的第二端也從半導(dǎo)體 芯片引出。
5. 根據(jù)權(quán)利要求4所述的扼流電感，其特征在于，所述電感包括N個(gè)線圈，N為大于l 的自然數(shù)，所述第N線圈的兩端中至少第一端由半導(dǎo)體芯片引出，所述第N線圈的第一端 通過多根鍵合線始終沿所述第一線圈的方向依次連接多個(gè)管腳后，連接到第N線圈的第二 端，從而使得所述第N線圈形成一個(gè)環(huán)形，所述第N線圈的第一端與所述第N-l線圈的第二 端相連接；當(dāng)N〉 2時(shí)，1 〈M〈N，M為自然數(shù)，第M線圈的兩端都由半導(dǎo)體芯片引出，所述 第M線圈的第一端通過多根鍵合線始終沿所述第一線圈的方向依次連接多個(gè)管腳后，連接 到第M線圈的第二端，從而使得所述第M線圈形成一個(gè)環(huán)形，所述第M線圈的第一端與所述 第M-1線圈的第二端相連接。
6. 根據(jù)權(quán)利要求5所述的扼流電感，其特征在于，后一線圈的第一端與前一線圈的第 二端在所述半導(dǎo)體芯片內(nèi)部相連接。
7. 根據(jù)權(quán)利要求5所述的扼流電感，其特征在于，所述第N線圈的第二端是半導(dǎo)體芯片 器件的一個(gè)管腳。
8. 根據(jù)權(quán)利要求7所述的扼流電感，其特征在于，所述第N線圈的第二端所在的管腳為 半導(dǎo)體芯片器件的電源端。
9. 根據(jù)權(quán)利要求5所述的扼流電感，其特征在于，所述第N線圈的第二端也從半導(dǎo)體芯 片引出。
全文摘要
本發(fā)明公開了一種扼流電感，所述半導(dǎo)體芯片器件內(nèi)包括基板和基板上的半導(dǎo)體芯片，所述基板的周邊設(shè)置有半導(dǎo)體芯片器件的管腳，所述電感包括一個(gè)第一線圈，所述第一線圈的兩端中至少第一端由半導(dǎo)體芯片引出，所述第一線圈的第一端通過多根鍵合線始終沿順時(shí)針或逆時(shí)針方向依次連接多個(gè)管腳后，連接到第一線圈的第二端，從而使得所述第一線圈形成一個(gè)環(huán)形。本發(fā)明既未增加芯片面積又未添加外圍元件，可廣泛應(yīng)用于封裝芯片成本較低的QFN和MLP封裝之中，從而避免采用封裝成本高的LGA封裝。而且繞制的電感具有較高的Q值。在不影響功放性能的基礎(chǔ)上，極大地降低了生產(chǎn)成本，有效地簡化了外圍電路。
文檔編號H01L27/00GK101777552SQ20091020207
公開日2010年7月14日 申請日期2009年12月31日 優(yōu)先權(quán)日2009年12月31日
發(fā)明者謝利剛, 陳俊 申請人:銳迪科科技有限公司