專利名稱：一種電荷俘獲型非易失存儲器及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及納米電子器件及納米加工技術(shù)領(lǐng)域，尤其涉及一種電荷俘獲型非易失 存儲器及其制作方法，采用雙層堆疊俘獲層結(jié)構(gòu)進(jìn)行能帶調(diào)制從而提高器件性能。
背景技術(shù)：
非易失性存儲器的主要特點(diǎn)是在不加電的情況下也能夠長期保持存儲的信息，它 既有只讀存儲器(ROM)的特點(diǎn)，又有很高的存取速度，而且易于擦除和重寫，功耗較小。隨 著多媒體應(yīng)用、移動通信等對大容量、低功耗存儲的需要，非易失性存儲器，特別是閃速存 儲器(Flash)，所占半導(dǎo)體器件的市場份額變得越來越大，成為一種非常重要的存儲器類 型。傳統(tǒng)的Flash存儲器是采用多晶硅薄膜浮柵結(jié)構(gòu)的硅基非易失存儲器，其局限主 要與器件隧穿介質(zhì)層(一般是氧化層)的厚度有關(guān)一方面要求隧穿介質(zhì)層比較薄，以實(shí)現(xiàn) 快速有效的P/E操作；另一方面要求具備較好的數(shù)據(jù)保持性能以保持電荷存儲十年以上。 出于折衷的考慮，隧穿介質(zhì)層的厚度約為9 1 lnm。在器件制作工藝節(jié)點(diǎn)由Iym降到0. 13μπι的過程中，此厚度幾乎沒有變動。為 了克服這一缺點(diǎn)，電荷俘獲存儲結(jié)構(gòu)的非易失性存儲器被提出，并獲得了廣泛的研究，它以 Si3N4層作為電荷存儲介質(zhì)，具有極少量電子操作、器件尺寸小、編程速度快、功耗小、操作電 壓低的優(yōu)點(diǎn)，并且兼容于硅基微電子工藝。然而，電荷俘獲存儲器(CTM)存在一個主要的技術(shù)難點(diǎn)是其保持特性與擦除速度 的矛盾。為了使器件具有優(yōu)良的保持特性(大于10年)，要求俘獲層介質(zhì)的導(dǎo)帶位置較低； 而當(dāng)前主流電荷俘獲存儲器采用的俘獲層介質(zhì)Si3N4與SiOJi穿介質(zhì)層帶隙差僅為1. lev, 很難獲得較好的保持特性。因此，尋找能帶結(jié)構(gòu)更為優(yōu)化的存儲材料及柵介質(zhì)體系成為電荷俘獲存儲器 (CTM)進(jìn)一步發(fā)展的關(guān)鍵。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題針對現(xiàn)有電荷俘獲存儲器中俘獲層材料的能帶結(jié)構(gòu)導(dǎo)致器件較差保持能力的問 題，本發(fā)明的主要目的在于提供一種電荷俘獲型非易失存儲器及其制作方法，以提高電荷 俘獲存儲器件的電荷保持特性，同時(shí)不犧牲器件其他方面的性能。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種電荷俘獲型非易失存儲器，該存儲器包括硅襯底1 ；在硅襯底1上重?fù)诫s的源導(dǎo)電區(qū)7和漏導(dǎo)電區(qū)8 ；在源漏導(dǎo)電區(qū)之間載流子溝道上覆蓋S^2材料介質(zhì)構(gòu)成的隧穿介質(zhì)層2 ；在隧穿介質(zhì)層2上覆蓋的第一俘獲層3 ；
3
在第一俘獲層3上覆蓋的第二俘獲層4 ；在第一俘獲層3和第二俘獲層4構(gòu)成的&02/Si3N4堆疊俘獲層上覆蓋的由高k材 料Al2O3構(gòu)成的控制柵介質(zhì)層5 ；以及在控制柵介質(zhì)層5上覆蓋的柵材料層6。上述方案中，所述第一俘獲層3和第二俘獲層4自下而上堆疊形成該存儲器的雙 層俘獲層。上述方案中，第一俘獲層3選用能帶較窄、導(dǎo)帶位置較低的^O2俘獲材料。上述方案中，第二俘獲層4選用能帶較寬、導(dǎo)帶位置較高的Si3N4俘獲材料。為達(dá)到上述目的，本發(fā)明還提供了一種電荷俘獲型非易失存儲器的制作方法，該 方法包括A、在硅襯底上生長一層SW2隧穿介質(zhì)層；B、在SW2隧穿介質(zhì)上生長一層第一俘獲層；C、在第一俘獲層上繼續(xù)生長一層第二俘獲層；D、在第二俘獲層上沉積高k材料Al2O3控制柵介質(zhì)層；E、在控制柵介質(zhì)層上執(zhí)行形成柵電極和源、漏的工藝，完成電荷俘獲型非易失存 儲器的制作。上述方案中，步驟A中所述生長S^2隧穿介質(zhì)的方法為熱氧化生長；所述S^2隧 穿介質(zhì)的厚度為3nm至5nm。上述方案中，步驟B中所述生長第一俘獲層和步驟C中所述生長第二俘獲層的方 法為化學(xué)氣相淀積CVD、原子層沉積ALD或者磁控濺射；所述第一俘獲層采用^O2材料， 其厚度為3nm至5nm ；所述第二俘獲層采用Si3N4材料，其厚度為5nm至10nm。上述方案中，步驟D中所述沉積高k材料Al2O3控制柵介質(zhì)層的方法為原子層沉 積ALD或者磁控濺射；所述沉積的Al2O3控制柵介質(zhì)層的厚度為15nm至30nm。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、利用本發(fā)明，器件的加工工藝與傳統(tǒng)CMOS工藝兼容。2、本發(fā)明提出的電荷俘獲型非易失存儲器采用&02/Si3N4自下而上堆疊形成的雙 層俘獲層結(jié)構(gòu)，可以有效降低電荷泄漏幾率，不采用額外手段提高器件的保持性能，并且有 益于增大存儲窗口，提高擦寫速度，綜合改善了器件的存儲特性，并為電荷俘獲存儲器件的 進(jìn)一步縮小奠定了基礎(chǔ)。


圖1為本發(fā)明提供的非易失存儲器的基本結(jié)構(gòu)示意圖；圖2為本發(fā)明提供的制作非易失存儲器的工藝實(shí)現(xiàn)流程圖；圖3-1為本發(fā)明提供的非易失存儲器電荷編程狀態(tài)的能帶結(jié)構(gòu)示意圖；圖3-2為本發(fā)明提供的非易失存儲器電荷擦除狀態(tài)的能帶結(jié)構(gòu)示意圖；圖3-3為本發(fā)明提供的非易失存儲器電荷保持狀態(tài)的能帶結(jié)構(gòu)示意圖；圖4為本發(fā)明提供的非易失存儲結(jié)構(gòu)單元與傳統(tǒng)結(jié)構(gòu)單元的保持特性比較示意 圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照 附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。如圖1所示，圖1為本發(fā)明提供的非易失存儲器的基本結(jié)構(gòu)示意圖，該存儲器包 括硅襯底1 ；在硅襯底1上重?fù)诫s的源導(dǎo)電區(qū)7和漏導(dǎo)電區(qū)8 ；在源漏導(dǎo)電區(qū)之間載流子溝道上覆蓋SW2材料介質(zhì)構(gòu)成的隧穿介質(zhì)層2 ；在隧穿介質(zhì)層2上覆蓋的第一俘獲層3 ；在第一俘獲層3上覆蓋的第二俘獲層4 ；在第一俘獲層3和第二俘獲層4構(gòu)成的&02/Si3N4堆疊俘獲層上覆蓋的由高k材 料Al2O3構(gòu)成的控制柵介質(zhì)層5 ；以及在控制柵介質(zhì)層5上覆蓋的柵材料層6。其中，所述第一俘獲層3和第二俘獲層4自下而上堆疊形成該存儲器的雙層俘獲 層。第一俘獲層3選用能帶較窄、導(dǎo)帶位置較低的俘獲材料。第二俘獲層4選用能帶 較寬、導(dǎo)帶位置較高的Si3N4俘獲材料。如圖2所示，圖2為本發(fā)明提供的制作非易失存儲器的工藝實(shí)現(xiàn)流程圖，該方法包 括步驟201 在硅襯底上生長一層SW2隧穿介質(zhì)層；步驟202 在SW2隧穿介質(zhì)上生長一層第一俘獲層；步驟203 在第一俘獲層上繼續(xù)生長一層第二俘獲層；步驟204 在第二俘獲層上沉積高k材料Al2O3控制柵介質(zhì)層；步驟205 在控制柵介質(zhì)層上執(zhí)行形成柵電極和源、漏的工藝，完成電荷俘獲型非 易失存儲器的制作。其中，步驟A中所述生長S^2隧穿介質(zhì)的方法為熱氧化生長；所述S^2隧穿介質(zhì) 的厚度為3nm至5nm。步驟B中所述生長第一俘獲層和步驟C中所述生長第二俘獲層的方 法為化學(xué)氣相淀積CVD、原子層沉積ALD或者磁控濺射；所述第一俘獲層采用^O2材料， 其厚度為3nm至5匪；所述第二俘獲層采用Si3N4材料，其厚度為5nm至10歷。步驟D中所 述沉積高k材料Al2O3控制柵介質(zhì)層的方法為原子層沉積ALD或者磁控濺射；所述沉積的 Al2O3控制柵介質(zhì)層的厚度為15nm至30nm。以下結(jié)合具體的實(shí)施例對本發(fā)明提供的制作非易失存儲器的方法進(jìn)一步詳細(xì)說 明。首先在硅襯底上用950°C干氧的條件生長4. 8nm SiO2隧穿介質(zhì)層；在SW2隧穿介質(zhì)上生長采用射頻磁控濺射的方法淀積第一層^O2俘獲介質(zhì)層，厚 度為5nm ；在第一層俘獲介質(zhì)層上采用CVD方法繼續(xù)生長第二層Si3N4俘獲介質(zhì)層，厚度為 5nm ；在俘獲介質(zhì)層上采用原子層淀積的方式(溫度為250°C )沉積高k材料Al2O3控制柵介質(zhì)層，所述Al2O3控制柵介質(zhì)層厚度為15nm。圖3-1示出了本發(fā)明提供的非易失存儲器電荷編程狀態(tài)的能帶結(jié)構(gòu)示意圖，圖 3-2示出了本發(fā)明提供的非易失存儲器電荷擦除狀態(tài)的能帶結(jié)構(gòu)示意圖，圖3-3示出了本 發(fā)明提供的非易失存儲器電荷保持狀態(tài)的能帶結(jié)構(gòu)示意圖。圖4示出了本發(fā)明提供的非易失存儲結(jié)構(gòu)單元與傳統(tǒng)結(jié)構(gòu)單元的保持特性比較 示意圖，經(jīng)過相同的保持時(shí)間，新結(jié)構(gòu)單元損失的14%電荷，而傳統(tǒng)單元結(jié)構(gòu)損失的電荷達(dá) 到37. 5%，說明本發(fā)明提出的非易失存儲器可以有效提高器件的保持特性。以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳 細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保 護(hù)范圍之內(nèi)。
權(quán)利要求
1. 一種電荷俘獲型非易失存儲器，其特征在于，該存儲器包括硅襯底⑴；在硅襯底⑴上重?fù)诫s的源導(dǎo)電區(qū)(7)和漏導(dǎo)電區(qū)⑶；在源漏導(dǎo)電區(qū)之間載流子溝道上覆蓋SiO2材料介質(zhì)構(gòu)成的隧穿介質(zhì)層O)；在隧穿介質(zhì)層( 上覆蓋的第一俘獲層(3)；在第一俘獲層( 上覆蓋的第二俘獲層；在第一俘獲層C3)和第二俘獲層(4)構(gòu)成的&02/Si3N4堆疊俘獲層上覆蓋的由高k材 料Al2O3構(gòu)成的控制柵介質(zhì)層(5)；以及在控制柵介質(zhì)層( 上覆蓋的柵材料層(6)。
2.根據(jù)權(quán)利要求1所述的電荷俘獲型非易失存儲器，其特征在于，所述第一俘獲層(3) 和第二俘獲層自下而上堆疊形成該存儲器的雙層俘獲層。
3.根據(jù)權(quán)利要求1所述的電荷俘獲型非易失存儲器，其特征在于，第一俘獲層C3)選用 能帶較窄、導(dǎo)帶位置較低的^O2俘獲材料。
4.根據(jù)權(quán)利要求1所述的電荷俘獲型非易失存儲器，其特征在于，第二俘獲層(4)選用 能帶較寬、導(dǎo)帶位置較高的Si3N4俘獲材料。
5.一種電荷俘獲型非易失存儲器的制作方法，其特征在于，該方法包括A、在硅襯底上生長一層SiA隧穿介質(zhì)層；B、在SiA隧穿介質(zhì)上生長一層第一俘獲層；C、在第一俘獲層上繼續(xù)生長一層第二俘獲層；D、在第二俘獲層上沉積高k材料Al2O3控制柵介質(zhì)層；E、在控制柵介質(zhì)層上執(zhí)行形成柵電極和源、漏的工藝，完成電荷俘獲型非易失存儲器 的制作。
6.根據(jù)權(quán)利要求5所述的電荷俘獲型非易失存儲器的制作方法，其特征在于，步驟A中 所述生長SiO2隧穿介質(zhì)的方法為熱氧化生長；所述SW2隧穿介質(zhì)的厚度為3nm至5nm。
7.根據(jù)權(quán)利要求5所述的電荷俘獲型非易失存儲器的制作方法，其特征在于，步驟B中 所述生長第一俘獲層和步驟C中所述生長第二俘獲層的方法為化學(xué)氣相淀積CVD、原子層 沉積ALD或者磁控濺射；所述第一俘獲層采用^O2材料，其厚度為3nm至5nm ；所述第二俘 獲層采用Si3N4材料，其厚度為5nm至10nm。
8.根據(jù)權(quán)利要求5所述的電荷俘獲型非易失存儲器的制作方法，其特征在于，步驟D中 所述沉積高k材料Al2O3控制柵介質(zhì)層的方法為原子層沉積ALD或者磁控濺射；所述沉積 的Al2O3控制柵介質(zhì)層的厚度為15nm至30nm。
全文摘要
本發(fā)明公開了一種電荷俘獲型非易失存儲器及其制作方法。該存儲器包括硅襯底；在硅襯底上重?fù)诫s的源導(dǎo)電區(qū)和漏導(dǎo)電區(qū)；在源漏導(dǎo)電區(qū)之間載流子溝道上覆蓋SiO2材料介質(zhì)構(gòu)成的隧穿介質(zhì)層；在隧穿介質(zhì)層上覆蓋的第一俘獲層；在第一俘獲層上覆蓋的第二俘獲層；在第一俘獲層和第二俘獲層構(gòu)成的ZrO2/Si3N4堆疊俘獲層上覆蓋的由高k材料Al2O3構(gòu)成的控制柵介質(zhì)層；以及在控制柵介質(zhì)層上覆蓋的柵材料層。利用本發(fā)明，有效地提高了電荷俘獲型非易失存儲器的電荷保持特性，并且有益于增大存儲窗口，提高擦寫速度，綜合改善了器件的存儲特性，并為電荷俘獲存儲器件的進(jìn)一步縮小奠定了基礎(chǔ)。
文檔編號H01L29/792GK102117838SQ200910244520
公開日2011年7月6日 申請日期2009年12月30日 優(yōu)先權(quán)日2009年12月30日
發(fā)明者劉明, 劉璟, 王琴, 龍世兵 申請人:中國科學(xué)院微電子研究所