專利名稱：一種cmos集成電路抗單粒子輻照加固電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及抗輻照加固微電子學(xué)和固體電子學(xué)中CMOS電路瞬態(tài)輻照技術(shù)領(lǐng)域， 尤其涉及一種CMOS集成電路抗單粒子輻照加固電路。
背景技術(shù)：
電離輻射在半導(dǎo)體器件中產(chǎn)生電荷有兩種方法，一是直接電離輻照，二是間接電 離輻照這兩種機(jī)制都會(huì)導(dǎo)致集成電路失效。其中對(duì)于直接電離輻照，由入射粒子直接電離產(chǎn)生電荷。當(dāng)高能帶電粒子穿過(guò)半導(dǎo)體 材料時(shí)，損失能量，沿著入射路徑離化產(chǎn)生電子空穴對(duì)。入射粒子損失所有的能量后，在半 導(dǎo)體材料中經(jīng)過(guò)的路徑稱為射程。LET表示粒子入射材料中單位路徑上損失的能量，單位 是MeV/cni/mg，為單位路徑上能量損失(MeV/cm)與入射靶材料密度(mg/cm3)的比值，所以 LET值與靶材料不相關(guān)。我們可以很容易的將LET值和單位路徑上淀積的電荷聯(lián)系起來(lái)。 在Si中，LET為97MeV/Cm2/mg的粒子入射淀積電荷為IpC/μ m。重離子導(dǎo)致直接電離輻照， 產(chǎn)生電荷淀積導(dǎo)致翻轉(zhuǎn)。重離子是指原子序數(shù)大于等于2的離子(質(zhì)子、電子、中子和介子 除外)。輕粒子如質(zhì)子通過(guò)直接電離輻照不能夠產(chǎn)生足夠?qū)е路D(zhuǎn)的電荷。然而近年來(lái)隨 著器件尺寸的不斷縮小，質(zhì)子通過(guò)直接電離輻照也有可能產(chǎn)生足夠的電荷致翻轉(zhuǎn)。對(duì)于間接電離輻照，入射粒子和器件發(fā)生核反應(yīng)產(chǎn)生二次粒子電離產(chǎn)生電荷。盡 管輕粒子通過(guò)直接電離輻照不能夠產(chǎn)生足夠多的電荷導(dǎo)致翻轉(zhuǎn)，這并不意味著輕粒子可以 被忽略。通過(guò)間接電離輻照，質(zhì)子和中子可以產(chǎn)生明顯的翻轉(zhuǎn)。當(dāng)高能質(zhì)子或中子進(jìn)入半導(dǎo) 體晶格會(huì)和靶核發(fā)生非彈性碰撞。可能會(huì)產(chǎn)生下面所述的核反應(yīng)1)彈性碰撞使Si反沖， 2)發(fā)射alpha或者gamma粒子，產(chǎn)生Mg核反沖，3)裂變反應(yīng)，靶核Si裂變成C和0粒子， 每種粒子均反沖。上述任何反應(yīng)產(chǎn)物均沿它們的路徑通過(guò)直接電離輻照淀積電荷。這些反 應(yīng)產(chǎn)物粒子比初始的質(zhì)子和中子重得多，因此淀積更多的電荷，有可能導(dǎo)致單粒子翻轉(zhuǎn)。非 彈性碰撞反應(yīng)產(chǎn)物能量很低。電荷輸運(yùn)的基本原理當(dāng)粒子入射半導(dǎo)體器件，最敏感的區(qū)域通常是反向偏置的 pn結(jié)。反向偏置pn結(jié)耗盡區(qū)的高電場(chǎng)通過(guò)漂移機(jī)制有效地收集入射粒子產(chǎn)生電荷，產(chǎn)生瞬 態(tài)電流。如果粒子入射位置靠近耗盡區(qū)則會(huì)導(dǎo)致明顯的瞬態(tài)電流，因?yàn)楫a(chǎn)生電荷將會(huì)擴(kuò)散 到耗盡區(qū)，被有效地收集。由于入射粒子路徑高電導(dǎo)特性和耗盡區(qū)電場(chǎng)分離離化產(chǎn)生電荷， 粒子入射路徑產(chǎn)生電荷會(huì)導(dǎo)致結(jié)電場(chǎng)局部塌陷。漏斗(funnel)效應(yīng)拓展了結(jié)電場(chǎng)，使之更 深入襯底，即使距離結(jié)較遠(yuǎn)的電荷也可以通過(guò)漂移機(jī)制被有效收集，從而增加了入射節(jié)點(diǎn) 的電荷收集。對(duì)于靜態(tài)電路如SRAM，反向偏置的pn結(jié)連接到外部有源電路，漏斗效應(yīng)不是 主要因素。粒子入射pn結(jié)的電壓不是常數(shù)，入射pn結(jié)有可能從反向偏置變到零偏置，減弱 了漂移收集機(jī)制(漏斗效應(yīng))。因此，漏斗效應(yīng)在電路早期SEE響應(yīng)中起作用，初始化翻轉(zhuǎn) 節(jié)點(diǎn)電壓，擴(kuò)散效應(yīng)在電路晚期SEE響應(yīng)中起作用，翻轉(zhuǎn)節(jié)點(diǎn)電壓。為了避免單粒子脈沖產(chǎn)生錯(cuò)誤，提出了多種方法，這些技術(shù)分為兩類，一種是從電 路中消除單粒子脈沖，一種是消除單粒子脈沖對(duì)于電路產(chǎn)生的影響。消除單粒子脈沖，通常是限制單粒子入射節(jié)點(diǎn)后的收集電荷數(shù)量。在過(guò)去，這些方法是通過(guò)改變工藝來(lái)實(shí)現(xiàn)的。然 而這種方法越來(lái)與昂貴，輻照效應(yīng)研究者傾向于采用電路設(shè)計(jì)來(lái)消除單粒子脈沖。電路設(shè) 計(jì)加固分為兩類，一種是允許單粒子脈沖在系統(tǒng)中自由傳輸，甚至被存儲(chǔ)單元捕獲，為了消 除單粒子脈沖的影響，采用空間或者時(shí)序上的冗余電路。空間冗余方法，多個(gè)相同的電路投 票獲得邏輯節(jié)點(diǎn)的正確值。時(shí)序冗余方法，在一個(gè)時(shí)鐘周期內(nèi)多次采樣作為投票電路的輸 入。三模冗余技術(shù)面積和功耗增大了三倍，對(duì)于速度影響很小。時(shí)序冗余方法對(duì)于信號(hào)在 一個(gè)時(shí)鐘周期內(nèi)多次采樣作為投票電路的輸入，只需對(duì)鎖存器電路進(jìn)行修改，面積和功耗 增加少，速度減少明顯。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題針對(duì)上述現(xiàn)有技術(shù)存在的不足，本發(fā)明的目的在于一種CMOS集成電路抗單粒子 輻照加固電路，對(duì)CMOS集成電路中敏感的邏輯門電路進(jìn)行抗輻照加固，在集成電路面積和 速度之間折中，以提高CMOS集成電路抗單粒子翻轉(zhuǎn)的水平。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種CMOS集成電路抗單粒子輻照加固電路，該電 路包括一個(gè)容易發(fā)生單粒子翻轉(zhuǎn)的邏輯門電路100和一個(gè)冗余邏輯門電路101，邏輯門電 路100和冗余邏輯門電路101共用一個(gè)輸入端，邏輯門電路100的輸出端與冗余邏輯門電 路101的輸出端之間連接有第一二極管102和第二二極管103，且第一二極管102和第二二 極管103的導(dǎo)通方向相反。上述方案中，所述邏輯門電路100和所述冗余邏輯門電路101電路結(jié)構(gòu)相同，且二
者均是一端接電源電壓，另一端接地。上述方案中，所述邏輯門電路100所接的電源電壓為VDDl，所述冗余邏輯門電路 101所接的電源電壓為VDD2，且VDDl不等于VDD2。上述方案中，所述第一二極管102和所述第二二極管103的開啟電壓為Vt，VDD2 =VDDl+Vt-Δ ,GND2 = GNDl-Vt+Δ，同時(shí)VDD2-GND2在所述冗余邏輯門電路101的正常工 作電壓范圍之內(nèi)，Δ范圍在OV到0.4V之間。上述方案中，所述第一二極管102和所述第二二極管103是普通的PN結(jié)二極管，
或者是肖特基二極管。上述方案中，所述第一二極管102的陽(yáng)極接冗余邏輯門電路101的輸出，所述第 二二極管103的陽(yáng)極接邏輯門電路100的輸出。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、利用本發(fā)明，在不改變工藝的前提下，對(duì)CMOS集成電路進(jìn)行抗單粒子輻照加 固，大幅度的提高了敏感電路抗單粒子翻轉(zhuǎn)的能力，使其能夠在空間輻射環(huán)境中正常工作。2、利用本發(fā)明，采用簡(jiǎn)單的設(shè)計(jì)方法，大幅度的提高了敏感電路抗單粒子翻轉(zhuǎn)的 能力，同時(shí)電路延遲增加很少，遠(yuǎn)遠(yuǎn)低于時(shí)序冗余方法，在一個(gè)時(shí)鐘周期內(nèi)多次采樣作為投 票電路的輸入這種方法增加的電路延遲。3、利用本發(fā)明，采用簡(jiǎn)單的設(shè)計(jì)方法，大幅度的提高了敏感電路抗單粒子翻轉(zhuǎn)的能力，同時(shí)電路版圖增加較少，遠(yuǎn)遠(yuǎn)低于空間冗余方法，多個(gè)相同的電路投票獲得邏輯節(jié)點(diǎn) 的正確值這種方法增加的版圖面積。


圖1為本發(fā)明用于說(shuō)明CMOS集成電路抗單粒子輻照加固的電路示意圖。圖2為本發(fā)明用于說(shuō)明邏輯門電路100和冗余邏輯門電路101為反相器的示意圖。圖3為本發(fā)明用于說(shuō)明單粒子入射采用CMOS集成電路抗單粒子輻照加固的電路 的輸出端的示意圖。圖4為本發(fā)明用于說(shuō)明單粒子入射未采用CMOS集成電路抗單粒子輻照加固的電 路的輸出端的示意圖。圖5為本發(fā)明用于說(shuō)明單粒子入射PN結(jié)示意圖。圖6為本發(fā)明用于說(shuō)明圖3和圖4中電路的輸入信號(hào)。圖7為本發(fā)明用于說(shuō)明圖3和圖4中沒(méi)有單粒子入射時(shí)的電路的輸出信號(hào)。圖8為本發(fā)明用于說(shuō)明圖3中，單粒子入射采用CMOS集成電路抗單粒子輻照加固 的電路，輸出信號(hào)的變化。圖9為本發(fā)明用于說(shuō)明圖4中，單粒子入射未采用CMOS集成電路抗單粒子輻照加 固的電路，輸出信號(hào)的變化。圖10為本發(fā)明用于放大圖8中輸出信號(hào)在1. 5us時(shí)變化的部分。圖11為本發(fā)明用于放大圖9中輸出信號(hào)在1. 5us時(shí)變化的部分。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照 附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。電路中信息以電荷的形式存儲(chǔ)和交換。如果存儲(chǔ)和交換的電荷翻轉(zhuǎn)，會(huì)導(dǎo)致電路 輸出錯(cuò)誤。這些錯(cuò)誤成為瞬態(tài)錯(cuò)誤，軟錯(cuò)誤，單粒子事件翻轉(zhuǎn)。高能核粒子或者電子源會(huì)導(dǎo) 致翻轉(zhuǎn)。產(chǎn)生翻轉(zhuǎn)事件的核粒子包括來(lái)自太空的宇宙射線和地球上微量的放射性原子衰 減。大氣中的核粒子包括alpha粒子，質(zhì)子和中子。電子源包括電源噪聲，電磁干擾和光學(xué) 輻照。由于存儲(chǔ)器密度大，存儲(chǔ)信息多，因此瞬態(tài)錯(cuò)誤最為嚴(yán)重。隨著器件等比例縮小，當(dāng) 評(píng)估微處理器軟錯(cuò)誤率時(shí)必須考慮存儲(chǔ)器陣列和邏輯電路。當(dāng)高能粒子入射組合邏輯單元 時(shí)，產(chǎn)生單粒子瞬態(tài)(SET)。SET是否會(huì)產(chǎn)生SEU，由邏輯設(shè)計(jì)風(fēng)格，存儲(chǔ)單元特性和系統(tǒng)時(shí) 序等確定。圖1為本發(fā)明用于說(shuō)明CMOS集成電路抗輻照加固的電路示意圖，該電路包括一個(gè) 容易發(fā)生單粒子翻轉(zhuǎn)的邏輯門電路100和一個(gè)冗余邏輯門電路101，邏輯門電路100和冗余 邏輯門電路101共用一個(gè)輸入端，邏輯門電路100的輸出端與冗余邏輯門電路101的輸出 端之間連接有第一二極管102和第二二極管103，且第一二極管102和第二二極管103的導(dǎo) 通方向相反，第一二極管102的陽(yáng)極接冗余邏輯門電路101的輸出，第二二極管103的陽(yáng)極 接邏輯門電路100的輸出。所述邏輯門電路100和所述冗余邏輯門電路101電路結(jié)構(gòu)相同，且二者均是一端接電源電壓，另一端接地。所述邏輯門電路100所接的電源電壓為VDD1，所述冗余邏輯門電 路101所接的電源電壓為VDD2，且VDDl不等于VDD2。所述第一二極管102和所述第二二極管103的開啟電壓為Vt，VDD2 = VDDl+Vt-Δ , GND2 = GNDl-Vt+Δ，同時(shí)VDD2-GND2在所述冗余邏輯門電路101的正常工作 電壓范圍之內(nèi)，Δ范圍在OV到0. 4V之間。所述第一二極管102和所述第二二極管103是
普通的PN結(jié)二極管，或者是肖特基二極管。其中，所述邏輯門電路100和所述冗余邏輯門電路101的電路結(jié)構(gòu)完全相同，100 電源電壓為IV，地為0V，101電源電壓為IV，地為OV ；邏輯門電路100和冗余邏輯門電路101 共用輸入端，因此輸入信號(hào)相同；在邏輯門電路100的輸出和冗余邏輯門電路101的輸出之 間通過(guò)第一二極管102和第二二極管103連接；第一二極管102和第二二極管103的尺寸 為 lOunpKlOum。圖2為本發(fā)明用于說(shuō)明邏輯門電路100和冗余邏輯門電路101為反相器的示意 圖，也是未采用CMOS集成電路抗單粒子輻照加固的電路示意圖，本實(shí)施例中，η型溝道場(chǎng)效 應(yīng)晶體管202寬長(zhǎng)比為0. 8/0. 13，ρ型溝道場(chǎng)效應(yīng)晶體管201寬長(zhǎng)比為1. 2/0. 13圖3為本發(fā)明用于說(shuō)明單粒子入射采用CMOS集成電路抗單粒子輻照加固的電路 的輸出端的示意圖。圖4為本發(fā)明用于說(shuō)明單粒子入射未采用CMOS集成電路抗單粒子輻 照加固的電路的輸出端的示意圖。Hspice模擬，采用Messenger的失效模型，產(chǎn)生的電流波
形為雙指數(shù)電流脈沖。Messenger的失效模型表達(dá)式如下/⑴二-一,，τ α
{Ta — Τβ)
是收集時(shí)間常數(shù)，τ 0離子路徑建立時(shí)間常數(shù)，Q是單粒子入射節(jié)點(diǎn)淀積電荷數(shù)量。圖5為本發(fā)明用于說(shuō)明單粒子入射入射ρη結(jié)示意圖。反向偏置ρη結(jié)耗盡區(qū)的高 電場(chǎng)通過(guò)漂移機(jī)制有效地收集入射粒子產(chǎn)生電荷，產(chǎn)生瞬態(tài)電流。如果粒子入射位置靠近 耗盡區(qū)則會(huì)導(dǎo)致明顯的瞬態(tài)電流，因?yàn)楫a(chǎn)生電荷將會(huì)擴(kuò)散到耗盡區(qū)，被有效地收集。由于入 射粒子路徑高電導(dǎo)特性和耗盡區(qū)電場(chǎng)分離離化產(chǎn)生電荷，粒子入射路徑產(chǎn)生電荷會(huì)導(dǎo)致結(jié) 電場(chǎng)局部塌陷。漏斗(funnel)效應(yīng)拓展了結(jié)電場(chǎng)，使之更深入襯底，即使距離結(jié)較遠(yuǎn)的電 荷也可以通過(guò)漂移機(jī)制被有效收集，從而增加了入射節(jié)點(diǎn)的電荷收集。圖6為本發(fā)明用于說(shuō)明圖3和圖4中電路的輸入信號(hào)。圖7為本發(fā)明用于說(shuō)明圖 3和圖4中沒(méi)有單粒子入射時(shí)的電路的輸出信號(hào)。圖8為本發(fā)明用于說(shuō)明圖3中，單粒子入射采用CMOS集成電路抗單粒子輻照加固 的電路，輸出信號(hào)的變化。圖9為本發(fā)明用于說(shuō)明圖4中，單粒子入射未采用CMOS集成電 路抗單粒子輻照加固的電路，輸出信號(hào)的變化。本實(shí)施例中，單粒子在1. 5us時(shí)入射，產(chǎn)生 電流峰值為300uA，收集時(shí)間常數(shù)τ α為0. 7ns，離子路徑建立時(shí)間常數(shù)τ 0為0. 05ns。圖10為本發(fā)明用于放大圖8中輸出信號(hào)在1. 5us時(shí)變化的部分。圖11為本發(fā)明 用于放大圖9中輸出信號(hào)在1. 5us時(shí)變化的部分。當(dāng)單粒子入射節(jié)點(diǎn)瞬態(tài)脈沖峰值超過(guò) VDD/2時(shí)，認(rèn)為發(fā)生單粒子翻轉(zhuǎn)錯(cuò)誤。我們可以清楚的看到，未采用CMOS集成電路抗單粒子 輻照加固的電路已經(jīng)明顯翻轉(zhuǎn)，而用采用CMOS集成電路抗單粒子輻照加固的電路瞬態(tài)脈 沖峰值仍小于VDD/2，因此采用本發(fā)明的一種CMOS集成電路抗單粒子輻照加固，可以大幅 度的提高電路抗單粒子翻轉(zhuǎn)的能力。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳
6細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保 護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種CMOS集成電路抗單粒子輻照加固電路，其特征在于，該電路包括一個(gè)容易發(fā)生 單粒子翻轉(zhuǎn)的邏輯門電路(100)和一個(gè)冗余邏輯門電路(101)，邏輯門電路(100)和冗余邏 輯門電路(101)共用一個(gè)輸入端，邏輯門電路(100)的輸出端與冗余邏輯門電路(101)的 輸出端之間連接有第一二極管(10 和第二二極管(103)，且第一二極管(10 和第二二極 管(103)的導(dǎo)通方向相反。
2.根據(jù)權(quán)利要求1所述的CMOS集成電路抗單粒子輻照加固電路，其特征在于，所述邏 輯門電路(100)和所述冗余邏輯門電路(101)電路結(jié)構(gòu)相同，且二者均是一端接電源電壓， 另一端接地。
3.根據(jù)權(quán)利要求1所述的CMOS集成電路抗單粒子輻照加固電路，其特征在于，所述 邏輯門電路(100)所接的電源電壓為VDD1，所述冗余邏輯門電路(101)所接的電源電壓為 VDD2,且 VDDl 不等于 VDD2。
4.根據(jù)權(quán)利要求3所述的CMOS集成電路抗單粒子輻照加固電路，其特征在于，所述第 一二極管(102)和所述第二二極管(103)的開啟電壓為Vt，VDD2 = VDDl+Vt-Δ, GND2 = GNDl-Vt+Δ,同時(shí)VDD2-GND2在所述冗余邏輯門電路(101)的正常工作電壓范圍之內(nèi)，Δ范 圍在OV到0. 4V之間。
5.根據(jù)權(quán)利要求1所述的CMOS集成電路抗單粒子輻照加固電路，其特征在于，所述第 一二極管(10 和所述第二二極管(10 是普通的PN結(jié)二極管，或者是肖特基二極管。
6.根據(jù)權(quán)利要求1所述的CMOS集成電路抗單粒子輻照加固電路，其特征在于，所述第 一二極管(10 的陽(yáng)極接冗余邏輯門電路(101)的輸出，所述第二二極管(10 的陽(yáng)極接 邏輯門電路(100)的輸出。
全文摘要
本發(fā)明公開了一種CMOS集成電路抗單粒子輻照加固電路，該電路包括一個(gè)容易發(fā)生單粒子翻轉(zhuǎn)的邏輯門電路(100)和一個(gè)冗余邏輯門電路(101)，邏輯門電路(100)和冗余邏輯門電路(101)共用一個(gè)輸入端，邏輯門電路(100)的輸出端與冗余邏輯門電路(101)的輸出端之間連接有第一二極管(102)和第二二極管(103)，且第一二極管(102)和第二二極管(103)的導(dǎo)通方向相反。本發(fā)明提供的CMOS集成電路抗單粒子輻照加固電路，對(duì)CMOS集成電路中敏感的邏輯門電路進(jìn)行抗輻照加固，在集成電路面積和速度之間折中，明顯提高了CMOS集成電路抗單粒子翻轉(zhuǎn)的水平。
文檔編號(hào)H01L23/552GK102117797SQ20091024452
公開日2011年7月6日 申請(qǐng)日期2009年12月30日 優(yōu)先權(quán)日2009年12月30日
發(fā)明者畢津順, 海潮和, 羅家俊, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所