專利名稱：晶體管型保護(hù)器件和半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管型保護(hù)器件，其能夠在處于預(yù)定水平或更高水平的噪聲被疊加
于所連接的電路的布線上時(shí)導(dǎo)通并除去噪聲。此外，本發(fā)明還涉及半導(dǎo)體集成電路，在該電 路中，晶體管型保護(hù)器件和所要保護(hù)的電路被集成在同一襯底上。
背景技術(shù)：
—般而言，半導(dǎo)體集成電路包括用于靜電放電(ESD)的保護(hù)電路，以保護(hù)內(nèi)部電 路免受從外部端子進(jìn)入的靜電影響。 保護(hù)電路在靜電容易疊加的那些布線之間(例如內(nèi)部電路的電源線與GND線之 間)連接ESD保護(hù)器件。 作為ESD保護(hù)器件，通常使用GGM0S (柵極接地MOSFET) ， GGMOS使用形成內(nèi)部電路 或閘流晶體管(thyristor)的MOSFET。 JP-A-2002-9281公開了使用GGMOS的保護(hù)器件的一種示例。此外，M. P. J. Mergens et al. ，"Diode-Triggered SCR(DTSCR)for RF—ESDProtection of BICMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", IEDM， 03 Tech. Digest, pp. 21. 3. 1-21. 3. 4， 2003公開了
使用閘流晶體管的保護(hù)器件的一種示例。 使用閘流晶體管作為保護(hù)器件的一個(gè)優(yōu)點(diǎn)是導(dǎo)通電阻較低。因此，閘流晶體管適 于保護(hù)小的低耐壓微型MOSFET。此外，閘流晶體管適于流過大電流，因?yàn)樗軌虼_保電流路 徑的截面積較大。 但是，閘流晶體管具有高觸發(fā)電壓的缺點(diǎn)。如果觸發(fā)電壓較高，則在閘流晶體管導(dǎo) 通之前，內(nèi)部電路就被破壞了 。 為此，已經(jīng)提出了各種方案來降低觸發(fā)電壓。 例如，M. P. J. Mergens et al.公開了一種使用PN結(jié)正向電流的技術(shù)的示例。如 果應(yīng)用該技術(shù)，則能夠通過二極管的數(shù)目來控制觸發(fā)電壓和保持電壓，保護(hù)裝置容易設(shè)計(jì)。
但是，在M.P. J.Mergens et al.公開的技術(shù)中，二極管一直受到正向偏壓，統(tǒng)計(jì)學(xué) 的漏電流較大。漏電流對(duì)于器件溫度敏感，并且隨著器件溫度的升高而迅速增大。
此外，在M. P. J.Mergens et al.公開的技術(shù)中，如果減少二極管數(shù)目以獲得低觸 發(fā)電壓，則漏電流增大。因此，可能無法將該技術(shù)用于對(duì)功耗具有嚴(yán)重限制的應(yīng)用場合。
另一方面，如JP-A-2002-9281的圖1所示，在電源電壓線與GND線之間(該處容 易疊加靜電噪聲)，使用GGMOS的保護(hù)電路在集成電路(IC)內(nèi)形成細(xì)長的布線。這里，作為 內(nèi)部電路的逆變器的同一類型PMOS晶體管和NMOS晶體管各自具有GGMOS構(gòu)造，并串聯(lián)在 VDD線與GND線之間。在JP-A-2002-9281的圖3和圖14中，示出了 GGMOSFET的剖視結(jié)構(gòu)圖。
根據(jù)JP-A-2002-9281的描述，沿柵極長度方向從柵電極導(dǎo)向側(cè)壁隔板外部存在 低密度半導(dǎo)體區(qū)域。在JP-A-2002-9281中，符號(hào)"(7b， 8b)"表示低密度半導(dǎo)體區(qū)域。低密 度半導(dǎo)體區(qū)域被形成為非硅化(non-silicide)區(qū)域。
4
根據(jù)JP-A-2002-9281的描述，如果低密度半導(dǎo)體區(qū)域是非硅化的，則會(huì)獲得比高 密度半導(dǎo)體區(qū)域是非硅化的情況下更高的擴(kuò)散阻力。在通過高擴(kuò)散阻力來確保載流子路徑 時(shí)，從LDD端(低密度半導(dǎo)體區(qū)域端)到源極側(cè)產(chǎn)生了電流路徑S1。這樣，使比電流路徑 SI中的電流更大的電流能夠在新的電流路徑S2中流動(dòng)，該電流路徑S2從有高雜質(zhì)密度的 漏極區(qū)域向源極側(cè)。這樣，電流得到分布，改善了 GGMOS對(duì)靜電擊穿的抵抗力。
在上述JP-A-2002-9281公開的M0S晶體管型保護(hù)器件中，N型雜質(zhì)區(qū)域(電阻擊 穿區(qū)域)用作器件本身造成結(jié)擊穿時(shí)的抵抗層，該N型雜質(zhì)區(qū)域與柵電極在圖案上重疊。因 此，對(duì)于漏極耐壓存在許多限制，難以實(shí)現(xiàn)更高的耐壓。 更具體而言，在JP-A-2002-9281的結(jié)構(gòu)中，漏極耐壓受到下列所有因素限制源 極與漏極之間的穿通耐壓、漏極與阱之間的結(jié)耐壓、柵極與漏極之間的絕緣膜耐壓。因此， 對(duì)于MOS晶體管型保護(hù)器件要保護(hù)的內(nèi)部電路的耐壓，很難設(shè)定具有合適幅度的漏極耐 壓。 在JP-A-2002-9281公開的保護(hù)器件中，電阻擊穿區(qū)域由兩個(gè)低密度雜質(zhì)區(qū)域以 及它們之間的高密度雜質(zhì)區(qū)域作為整體而形成。但是，高密度雜質(zhì)區(qū)域是硅化的，電阻值該 部分中在某種程度上變化。此外，高密度雜質(zhì)區(qū)域上包括漏極的那部分是硅化的，這種硅化 接近擊穿點(diǎn)。由于生熱位置與硅化層接近，所以非?？赡馨l(fā)生該部分的擊穿以及硅化物的 電阻值改變等缺陷。 此外，在像JP-A-2002-9281中那樣交替地形成高密度雜質(zhì)區(qū)域和低密度雜質(zhì)區(qū) 域四個(gè)區(qū)域時(shí)，面積損失也很大。 因此，希望提供一種晶體管型保護(hù)器件，對(duì)于該器件，能夠根據(jù)該保護(hù)器件的導(dǎo)通 電壓(保護(hù)電壓)來以更少的限制自由地對(duì)于要保護(hù)的電路最佳地設(shè)定導(dǎo)通電壓。
此外，還希望提供一種通過將由這樣的晶體管型保護(hù)器件與要保護(hù)的電路進(jìn)行集 成而形成的半導(dǎo)體集成電路。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一種實(shí)施例的晶體管型保護(hù)器件具有半導(dǎo)體襯底、半導(dǎo)體襯底中形成 的第一導(dǎo)電類型的阱、以及相對(duì)于阱形成的源極區(qū)域、柵電極、多個(gè)漏極區(qū)域以及電阻連接 部分。 源極區(qū)域以第二導(dǎo)電類型形成于阱中。 柵電極在源極區(qū)域的一側(cè)經(jīng)過柵極絕緣膜形成于阱上。 多個(gè)漏極區(qū)域是第二導(dǎo)電類型。多個(gè)漏極區(qū)域彼此分開并分別與柵電極膜正下方 的阱部分分開預(yù)定距離。 電阻連接部分以預(yù)定電阻連接在多個(gè)漏極區(qū)域之間。 在本發(fā)明的實(shí)施例中，優(yōu)選地，電阻連接部分是第二導(dǎo)電類型的半導(dǎo)體區(qū)域，其具
有的冶金學(xué)的結(jié)(metallurgical junction)形式和雜質(zhì)濃度輪廓被確定為使得能夠存
在當(dāng)多個(gè)漏極區(qū)域之一中發(fā)生結(jié)擊穿時(shí)在施加漏極偏壓的情況下未耗盡的區(qū)域。電阻連接
部分是第二導(dǎo)電類型半導(dǎo)體區(qū)域的這種情況被稱為"一種優(yōu)選實(shí)施例"。 或者，優(yōu)選地，電阻連接部分包括至少一個(gè)薄膜電阻，該薄膜電阻通過觸點(diǎn)部分連
接到這些漏極區(qū)域中的每一個(gè)。電阻連接部分包括薄膜電阻的這種情況被稱為"另一種優(yōu)選實(shí)施例"。 根據(jù)該構(gòu)造，相對(duì)于源極區(qū)域的電位(可以使阱處于相同電位)，預(yù)定的漏極偏壓 例如被施加到多個(gè)漏極區(qū)域之一。隨著漏極偏壓增大，耗盡層從多個(gè)漏極區(qū)域中每一者與 阱之間的冶金學(xué)結(jié)開始在兩個(gè)深度方向上延伸。 同時(shí)，在所述一種優(yōu)選實(shí)施例中，耗盡層也從位于第二導(dǎo)電類型的半導(dǎo)體區(qū)域 (作為電阻連接部分)與阱之間的冶金學(xué)結(jié)位置開始在兩個(gè)深度方向上延伸。因此，在某個(gè) 漏極偏壓下，在多個(gè)漏極區(qū)域之一中發(fā)生結(jié)擊穿。 在一旦發(fā)生結(jié)擊穿時(shí)，電流從發(fā)生結(jié)擊穿的漏極區(qū)域流向源極區(qū)域。由此，阱電位 升高，阱與源極區(qū)域之間的PN結(jié)受到正向偏壓。隨后，以源極區(qū)域、阱和多個(gè)漏極區(qū)域或電 阻擊穿區(qū)域分別作為發(fā)射極、基極、集電極的寄生雙極晶體管被導(dǎo)通。 當(dāng)該寄生雙極晶體管導(dǎo)通時(shí)，發(fā)射極與集電極之間的電阻迅速降低，電流在電阻 降低的阱表面那側(cè)流動(dòng)。 在所述一種優(yōu)選實(shí)施例中，冶金學(xué)的結(jié)形式和雜質(zhì)濃度輪廓被確定為使得第二 導(dǎo)電類型的半導(dǎo)體區(qū)域中能夠存在當(dāng)首次發(fā)生結(jié)擊穿時(shí)未耗盡的區(qū)域作為電阻連接部分。 因此，隨后，在漏極偏壓增大的過程中，電阻擊穿區(qū)域以與上述情況相同的方式用作電阻層。 另一方面，在所述另一種優(yōu)選實(shí)施例中設(shè)置薄膜電阻，該區(qū)域是否作為電阻層與
漏極偏壓的大小無關(guān)。即，在所述另一種優(yōu)選實(shí)施例中，薄膜電阻一直用作電阻層。 在任一種實(shí)施例中，都能夠確保發(fā)生下一次結(jié)擊穿時(shí)的載流子路徑。 因此，在所述一種優(yōu)選實(shí)施例中，可能發(fā)生結(jié)擊穿的位置被分布在從多個(gè)漏極區(qū)
域到連接在它們之間的電阻連接部分的第二導(dǎo)電類型的半導(dǎo)體區(qū)域的廣闊范圍中。 另一方面，在所述另一種優(yōu)選實(shí)施例中，可能發(fā)生結(jié)擊穿的位置被分布在多個(gè)漏
極區(qū)域中。 這里，為了方便，發(fā)生首次結(jié)擊穿(這里，以雪崩擊穿作為結(jié)擊穿的示例)的漏極 區(qū)域被稱為"首次擊穿區(qū)域"。 當(dāng)首次擊穿區(qū)域中發(fā)生雪崩擊穿時(shí)，寄生雙極操作中注入的發(fā)射極電流被收集到 離發(fā)射極(源極區(qū)域)更近的漏極區(qū)域。當(dāng)器件特性由于雙極操作而回跳時(shí)，漏極電壓(集 電極電壓)降低。因此，在首次擊穿區(qū)域(集電極區(qū)域)，雪崩擊穿變?nèi)?。相反，從源極區(qū)域 注入的電子在除了首次擊穿區(qū)域之外的另一漏極區(qū)域(下文中稱為"二次擊穿區(qū)域")中被 加速并造成雪崩擊穿。因此，在二次擊穿區(qū)域中，雪崩擊穿變強(qiáng)。 由于電位是相對(duì)于源極區(qū)域而確定的，所以有助于上述兩步雪崩擊穿的電流經(jīng)過 電阻連接部分(用作鎮(zhèn)流電阻)流動(dòng)。因此，由于電流和電阻值計(jì)算出的電壓降的量，二次 擊穿區(qū)域的電位升高。因此，結(jié)擊穿更容易再次發(fā)生在電位升高的二次擊穿區(qū)域中。結(jié)果， 結(jié)擊穿既發(fā)生在第一漏極區(qū)域又發(fā)生在第二漏極區(qū)域中。 在三個(gè)或更多個(gè)漏極區(qū)域的情況下，雪崩擊穿更強(qiáng)的漏極區(qū)域以鏈?zhǔn)椒磻?yīng)的方式 逐個(gè)改變。 由于結(jié)擊穿位置被分布開，所以因電流而造成溫度升高的位置也分布在廣闊范圍 中。 在該實(shí)施例中，由于雙極操作，導(dǎo)通電壓(在該電壓處，對(duì)消除噪聲有效的大電流開始在保護(hù)器件中流動(dòng))是根據(jù)多個(gè)漏極區(qū)域的雜質(zhì)濃度輪廓和結(jié)的形式而確定的。尤其 是在所述一種優(yōu)選實(shí)施例中，導(dǎo)通電壓是根據(jù)作為電阻連接部分的第二導(dǎo)電類型半導(dǎo)體的 雜質(zhì)濃度輪廓和結(jié)的形式而確定的。因此，能夠?qū)崿F(xiàn)更通用和易用的保護(hù)器件，對(duì)于導(dǎo)通電 壓的限制被盡可能地減小。 在該實(shí)施例中，各個(gè)漏極區(qū)域的源極側(cè)端與柵電極正下方的阱部分分開預(yù)定距 離。因此，在確保柵極與漏極之間耐壓的同時(shí)確定導(dǎo)通電壓時(shí)，不存在由耐壓造成的局限， 導(dǎo)通電壓可以自由地設(shè)計(jì)成大得多。 該實(shí)施例還可以應(yīng)用于雙極晶體管型保護(hù)器件和集成電路。 根據(jù)本發(fā)明的實(shí)施例，提供了 一種晶體管型保護(hù)器件，可以針對(duì)要保護(hù)的電路最
佳地自由設(shè)定導(dǎo)通電壓，對(duì)于確定保護(hù)器件的導(dǎo)通電壓(保護(hù)電壓)限制更少。 此外，根據(jù)本發(fā)明的這些實(shí)施例，還提供了通過將這樣的晶體管型保護(hù)器件與要
保護(hù)的電路相結(jié)合而形成的半導(dǎo)體集成電路。


圖1A和圖IB的電路框圖示出了使用涉及第一至第五實(shí)施例的保護(hù)器件的保護(hù)電 路的應(yīng)用示例。 圖2是涉及第一實(shí)施例的M0S晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。 圖3是涉及第一實(shí)施例的M0S晶體管型保護(hù)器件的工作原理圖。 圖4A和圖4B是制造涉及第一實(shí)施例的M0S晶體管型保護(hù)器件中的剖視圖。 圖5A和圖5B是在圖4B之后的步驟M0S晶體管型保護(hù)器件的剖視圖。 圖6A和圖6B是在圖5B之后的步驟M0S晶體管型保護(hù)器件的剖視圖。 圖7是圖6B之后的步驟M0S晶體管型保護(hù)器件的剖視圖。 圖8是作為對(duì)比示例的M0S晶體管型保護(hù)器件的剖視圖。 圖9的漏極電壓_電流特性曲線圖示出了對(duì)比示例的M0S晶體管型保護(hù)器件中的 回跳。 圖10是對(duì)比示例的M0S晶體管型保護(hù)器件的工作原理圖。 圖IIA和圖IIB的曲線圖示出了漏極電流與漏極電壓之間的關(guān)系以及漏極電流與 漏極泄漏電流之間的關(guān)系。 圖12是涉及第二實(shí)施例的M0S晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。 圖13是涉及第三實(shí)施例的M0S晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。 圖14是涉及第四實(shí)施例的M0S晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。 圖15A、圖15Bl和圖15B2是涉及第五實(shí)施例的M0S晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。
具體實(shí)施例方式
下面將參照

本發(fā)明的實(shí)施例，作為示例。
下文中將以下述順序進(jìn)行說明。 1.第一實(shí)施例(M0S型帶有電場緩解(relax)區(qū)域的漏極結(jié)構(gòu)，包括制造方法以 及與對(duì)比示例的比較)
7
2.第二實(shí)施例(M0S型從第一實(shí)施例的漏極結(jié)構(gòu)略去了電場緩解區(qū)域) 3.第三實(shí)施例(雙極型從第一實(shí)施例的結(jié)構(gòu)略去了柵電極) 4.第四實(shí)施例(MOS型給第一實(shí)施例的結(jié)構(gòu)增加了處于源極側(cè)的低密度區(qū)域) 5.第五實(shí)施例(MOS型通過布線層形成電阻連接部分) 6.變更示例〈第一實(shí)施例 > [保護(hù)電路的應(yīng)用示例] 圖1A和圖IB示出了保護(hù)電路的應(yīng)用示例，該保護(hù)電路使用與第一至第五實(shí)施例 有關(guān)的保護(hù)器件。 圖1A和圖1B所示的保護(hù)電路(由虛線包圍的部分)是用于保護(hù)內(nèi)部電路的電路， 并在該示例中包括一個(gè)NMOS晶體管。形成保護(hù)電路的這個(gè)晶體管可以是PMOS晶體管。注 意，對(duì)于保護(hù)電路的保護(hù)器件而言，NMOS晶體管因?yàn)槠潆娏黩?qū)動(dòng)性能而有利。
這樣的MOS晶體管型保護(hù)器件由符號(hào)"TRm"標(biāo)記。 該保護(hù)器件可以對(duì)于包含內(nèi)部電路的集成電路(IC)而言是外部分立元件，但是 在這里，該保護(hù)電路和內(nèi)部電路集成在同一半導(dǎo)體襯底上。因此，圖1A和圖IB所示的構(gòu)造 對(duì)應(yīng)于本發(fā)明一種實(shí)施例的"半導(dǎo)體集成電路"。此外，MOS晶體管型保護(hù)器件TRm對(duì)應(yīng)于 本發(fā)明一種實(shí)施例的"晶體管型保護(hù)器件"。 該MOS晶體管型保護(hù)器件TRm具有與電源電壓VDD的供應(yīng)線相連的漏極以及與 GND線相連的源極。該MOS晶體管型保護(hù)器件TRm的柵極連接到GND線。因此，處于該連接 構(gòu)造的MOS晶體管被稱為GG(柵極接地)MOS晶體管。 內(nèi)部電路連接在電源電壓VDD的供應(yīng)線與GND線之間。因此，內(nèi)部電路由電源電 壓VDD驅(qū)動(dòng)。 在圖IA和圖IB中，來自輸入/輸出電路或輸入/輸出端子(由信號(hào)"I/0"表示， 未示出)的信號(hào)的輸入線或輸出線(下文中統(tǒng)稱為信號(hào)線)連接到內(nèi)部電路。
由于靜電等造成的噪聲可能會(huì)疊加在信號(hào)線上。因此，保護(hù)二極管D1連接在信號(hào) 線與電源電壓VDD之間，陽極(anode)處于信號(hào)線那側(cè)。此外，保護(hù)二極管D2連接在信號(hào) 線與GND線之間，陽極處于GND線那側(cè)。 注意，可以添加應(yīng)用本發(fā)明的GGMOS晶體管來代替保護(hù)二極管D1、D2。
圖1A是當(dāng)正電荷的浪涌(surge)進(jìn)入電源端子時(shí)保護(hù)電路的工作原理圖。
當(dāng)正電荷的浪涌從電源端子等(未示出)進(jìn)入電源電壓VDD的供應(yīng)線時(shí)，電源電 壓VDD的供應(yīng)線的電位由于該浪涌而升高。在電源電壓VDD的供應(yīng)線的電位達(dá)到內(nèi)部電路 的擊穿電壓之前，MOS晶體管型保護(hù)器件TRm導(dǎo)通并變成導(dǎo)電狀態(tài)。因此，該浪涌經(jīng)過MOS 晶體管型保護(hù)器件TRm而向GND線離開。 圖lB是當(dāng)正電荷的浪涌進(jìn)入I/0瑞子時(shí)保護(hù)電路的工作原理圖。
當(dāng)正電荷的浪涌進(jìn)入1/0端子時(shí)，保護(hù)二極管D1受到正向偏壓并導(dǎo)通，使該浪涌 能夠進(jìn)入電源電壓VDD的供應(yīng)線。因此，電源電壓VDD的供應(yīng)線達(dá)到預(yù)定電位，MOS晶體管 型保護(hù)器件TRm導(dǎo)通并變成導(dǎo)電狀態(tài)。因而，該浪涌經(jīng)過MOS晶體管型保護(hù)器件TRm而向 GND線離開。為了保護(hù)內(nèi)部電路，需要在該電位超過內(nèi)部電路的輸入/輸出端的耐壓之前使 保護(hù)二極管D1導(dǎo)通。此外，還需要在該電位超過內(nèi)部電路的晶體管的(漏極)耐壓之前使 MOS晶體管型保護(hù)器件TRm導(dǎo)通。 這樣，內(nèi)部電路避免了由于高壓而造成的擊穿。
如上所述，M0S晶體管型保護(hù)器件TRm需要滿足下列要求 (1)對(duì)于靜電擊穿具有抵抗力，不被浪涌產(chǎn)生的高電壓或大電流破壞； (2)在比內(nèi)部電路的操作電壓高并且比內(nèi)部電路的擊穿電壓低的電壓處導(dǎo)通； (3)在導(dǎo)通后具有足夠低的阻抗；以及 (4)在不導(dǎo)通時(shí)具有足夠高的阻抗。[器件結(jié)構(gòu)] 圖2是與第一實(shí)施例有關(guān)的MOS晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。 MOS晶體管型保護(hù)器件TRm形成于半導(dǎo)體襯底1上。半導(dǎo)體襯底1是P型硅(晶
面取向100)襯底，具有以高密度摻雜的雜質(zhì)。半導(dǎo)體襯底1中在表面那側(cè)形成有P型阱
(下文中稱為"P阱")2， P阱2具有被摻雜的雜質(zhì)以獲得所需的閾值電壓和各部分的耐壓。 在P阱2的表面上，形成有通過對(duì)半導(dǎo)體襯底1的表面進(jìn)行熱氧化而獲得的Si02
的柵極絕緣膜3。 在柵極絕緣膜3上，形成有受到N型或P型摻雜的多晶硅的柵電極4。 盡管沒有具體示出俯視圖，但是柵電極4具有細(xì)長的指狀部分。指狀部分的寬度
方向上一側(cè)是源極，另一側(cè)是漏極。 具體而言，通過在柵電極4(嚴(yán)格地說，指狀部分)的所述一側(cè)以高密度在P阱2 的部分中摻雜N型雜質(zhì)，而形成源極區(qū)域5。通過在柵電極4(指狀部分)的所述另一側(cè)像 源極區(qū)域5的情況那樣以高密度在P阱2中摻雜N型雜質(zhì)而形成彼此隔開的第一漏極區(qū)域 6和第二漏極區(qū)域8。 這里，因?yàn)殡s質(zhì)的橫向擴(kuò)散，源極區(qū)域5的邊緣到達(dá)柵電極4的邊緣下方。柵電極 4和源極區(qū)域5在平面圖案方面部分地重疊。 另一方面，第一漏極區(qū)域6和第二漏極區(qū)域8分別形成于與柵電極4隔開預(yù)定距 離處。因此，第一漏極區(qū)域6和第二漏極區(qū)域8在平面圖案方面不與柵電極4重疊。
具體而言，電場緩解區(qū)域7、第二漏極區(qū)域8以及電阻連接區(qū)域9形成于柵電極4 與第一漏極區(qū)域6之間。 電場緩解區(qū)域7是N型雜質(zhì)區(qū)域，它像源極區(qū)域5的情況那樣在平面圖案方面與 柵電極4部分地重疊。電場緩解區(qū)域7具有的摻雜密度比第一和第二漏極區(qū)域6、8低得多， 并且被形成以使橫向電場像所謂的LDD區(qū)域、延伸區(qū)等情況那樣緩解。優(yōu)選地，電場緩解區(qū) 域7在工作時(shí)沿深度方向在整個(gè)區(qū)域中被耗盡，如下文所述那樣。因此，在此情況下，電場 緩解區(qū)域7中不發(fā)生結(jié)擊穿。換言之，電場緩解區(qū)域7在源極和漏極的分開方向上的長度 以及電場緩解區(qū)域7的雜質(zhì)密度被確定為使得在柵極端附近不會(huì)發(fā)生結(jié)擊穿。
第二漏極區(qū)域8形成于第一漏極區(qū)域6與電場緩解區(qū)域7之間。電阻連接區(qū)域9 形成于第一漏極區(qū)域6與第二漏極區(qū)域8之間。 電阻連接區(qū)域9的雜質(zhì)濃度分布(雜質(zhì)濃度輪廓)被確定為使得夾斷 (pinch-off)電壓可以高于漏極擊穿電壓。 這里，"電阻連接區(qū)域9的夾斷電壓"指的是改變漏極偏壓時(shí)，當(dāng)電阻連接區(qū)域9中 耗盡層沿深度方向延伸且電中性區(qū)域消失(關(guān)斷)的時(shí)候施加到第一漏極區(qū)域6的電壓。 這里"電中性區(qū)域消失(關(guān)斷)"的意思是在第二漏極區(qū)域8的一個(gè)或多個(gè)點(diǎn)處首次發(fā)生消 失。 此外，在這個(gè)示例中，"漏極擊穿電壓"指當(dāng)?shù)谝宦O區(qū)域6或第二漏極區(qū)域8中首次發(fā)生結(jié)擊穿時(shí)的漏極偏壓。 這個(gè)要求相當(dāng)于"在電阻連接區(qū)域9中，存在當(dāng)結(jié)在第一漏極區(qū)域6或第二漏極區(qū) 域8中擊穿時(shí)在施加漏極偏壓(例如漏極電壓)的情況下未耗盡的(電中性)區(qū)域"。
當(dāng)電中性區(qū)域存在時(shí)，電阻連接區(qū)域9用作具有合適的薄層電阻(sheet resistance)的電阻層。 冶金學(xué)的結(jié)形式(包括電阻連接區(qū)域在漏極和源極的分開方向上的長度、深度 等，以及雜質(zhì)濃度輪廓)被確定為使得電阻連接區(qū)域9可以在存在電中性區(qū)域的情況下具 有預(yù)定的電阻值。 這里，當(dāng)以第一漏極區(qū)域6和第二漏極區(qū)域8的順序發(fā)生結(jié)擊穿時(shí)，"預(yù)定電阻值" 的上限可以定義如下。 隨著漏極施加電壓的升高，在第一漏極區(qū)域6中發(fā)生結(jié)擊穿，并且在第一漏極區(qū) 域6的電位升(potential rise)達(dá)到飽和時(shí)，電阻連接區(qū)域9中存在電中性區(qū)域，預(yù)定電阻 值被保持。如果該預(yù)定電阻值太高，則漏極施加電壓被進(jìn)一步升高，在飽和但略高的電位發(fā) 生下一個(gè)結(jié)擊穿之前，電中性區(qū)域可能消失。如果出現(xiàn)這種情況，有效電流路徑將被切斷， 并且在第二漏極區(qū)域8中不會(huì)出現(xiàn)向后的結(jié)擊穿。為了防止這種情況，根據(jù)電阻連接區(qū)域 9的冶金學(xué)的結(jié)形式以及雜質(zhì)濃度輪廓來確定該預(yù)定電阻值的上限。 當(dāng)以第二漏極區(qū)域8和第一漏極區(qū)域6的順序發(fā)生結(jié)擊穿時(shí)，"預(yù)定電阻值"的下 限被指定如下。 當(dāng)如上所述首先在第一漏極區(qū)域6中發(fā)生結(jié)擊穿時(shí)，如果漏極施加電壓升高，則 第一漏極區(qū)域6的電位升高一點(diǎn)并飽和。另一方面，當(dāng)首先在第二漏極區(qū)域8中發(fā)生結(jié)擊 穿時(shí)，由于在電阻連接區(qū)域9的整個(gè)長度上緊隨其后的漏極電流和電阻值，而在電阻連接 區(qū)域9中造成電壓降。當(dāng)向漏極那側(cè)施加正噪聲時(shí)，相應(yīng)的雜質(zhì)區(qū)域的電位是源極那側(cè)的 電位。因此，當(dāng)在電阻連接區(qū)域9中首先發(fā)生結(jié)擊穿時(shí)，第一漏極區(qū)域6的電位相對(duì)于源極 那側(cè)的電位升高。這里，如果電阻連接區(qū)域9的"預(yù)定電阻值"太小，則電壓降的量太小，第 一漏極區(qū)域6的電位不會(huì)升高到使第一漏極區(qū)域6的一部分中發(fā)生結(jié)擊穿的電位。
即，"預(yù)定電阻值"的下限必須等于或大于這樣的電阻值當(dāng)?shù)诙O區(qū)域8中首 先發(fā)生擊穿之后，所述電阻值足以在第一漏極區(qū)域6中造成下一個(gè)擊穿。
注意，電阻連接區(qū)域9的電阻值是由薄層電阻與電阻連接區(qū)域9的長度之乘積來 確定的。這些結(jié)構(gòu)參數(shù)是彼此有關(guān)的設(shè)計(jì)因素，電阻連接區(qū)域9的電阻值的最佳值不是唯 一確定的。 此外，還使電阻連接區(qū)域9的結(jié)深度比第一漏極區(qū)域6和第二漏極區(qū)域8的結(jié)深 度更淺。由此，在電阻連接區(qū)域9與第一漏極區(qū)域6之間的邊界附近以及電阻連接區(qū)域9 與第二漏極區(qū)域8之間的邊界附近，分別產(chǎn)生冶金學(xué)的結(jié)表面的高度差。因此，在第二漏極 區(qū)域8的源極側(cè)末端的襯底深度側(cè)以及第一漏極區(qū)域6的源極側(cè)末端的襯底深度側(cè)分別形 成角部曲線。下文中，這些角部曲線將稱為"凸起部分"。 在P阱2中形成有阱觸點(diǎn)區(qū)域10，在該區(qū)域中以高密度摻雜P型雜質(zhì)。 在包括了 P阱2的半導(dǎo)體襯底1的表面上，形成有層間絕緣膜ll，用于半導(dǎo)體襯底
1與上方布線(未示出)之間的電絕緣。 在源極區(qū)域5、第一漏極區(qū)域6和阱觸點(diǎn)區(qū)域10上，形成有源電極12、漏電極13
10和阱電極14，通過穿透層間膜11的連接孔而在相應(yīng)的N型雜質(zhì)區(qū)域(擴(kuò)散層)之間造成歐 姆接觸。[通過ESD操作除去浪涌] 用圖3來說明當(dāng)浪涌進(jìn)入圖2中的結(jié)構(gòu)時(shí)各個(gè)部分的動(dòng)作。這里，將以下述情況 為例來解釋該操作該情況是以第一漏極區(qū)域6和第二漏極區(qū)域8的順序發(fā)生結(jié)擊穿。
考慮這樣的情況浪涌電流可以被看作是相當(dāng)于把隨時(shí)間以斜坡函數(shù)的形式單調(diào) 增大的電流源連接到晶體管漏極時(shí)的電流。通過施加被看作是相當(dāng)于連接了電流源的浪涌 (實(shí)際上施加漏極偏壓)，電流流入處于關(guān)斷狀態(tài)的M0S晶體管型保護(hù)器件TRm的漏電極 13。當(dāng)漏極電流增大時(shí)，漏極電位逐漸升高。 隨著漏極電位的升高，首先，電場緩解區(qū)域7被來自P阱2的耗盡層耗盡。由此， 柵極端的電場受到緩解，避免了柵極端的結(jié)擊穿。 當(dāng)漏極電壓進(jìn)一步增大時(shí)，電阻連接區(qū)域9在某種程度上被耗盡。由于雜質(zhì)密度 等被確定為使得電阻連接區(qū)域9的夾斷電壓可以高于漏極擊穿電壓，所以電阻連接區(qū)域9 中存在電中性區(qū)域9i。在圖3中，第二漏極區(qū)域8的襯底深度側(cè)的耗盡層由符號(hào)"9v"表示。 注意，第一漏極區(qū)域6和第二漏極區(qū)域8的耗盡在程度上小于電場緩解區(qū)域7和 電阻連接區(qū)域9中的耗盡。因此，圖3中沒有提及或示出第一漏極區(qū)域6和第二漏極區(qū)域 8的耗盡。 在這種操作示例中，將說明這樣的情況雜質(zhì)分布被確定為使得電場可以集中在 第一漏極區(qū)域6的角部曲線(凸起部分6A)上、并且該處可能發(fā)生首次雪崩擊穿(結(jié)擊穿)。
由雪崩擊穿產(chǎn)生的空穴電流沿路徑Pl流入阱中，并被從阱電極14取出。同時(shí)，空 穴電流流入P阱2中的電阻部件并且阱電位被升高。 源極區(qū)域5與P阱2之間的PN結(jié)受到所升高的阱電位沿正向的偏壓。因此，電子 從源極區(qū)域5注入P阱2中，開始雙極操作，漏極電壓降低，并且觀察到回跳(sn即back)。 由于漏極電壓變低，所以因雪崩擊穿而在凸起部分6A中造成的碰撞離子化變得相對(duì)較弱。
另一方面，所注入的電子電流沿路徑P2(作為從源極區(qū)域5至第一漏極區(qū)域6最 短的路徑)流動(dòng)，經(jīng)過第二漏極區(qū)域8、電阻連接區(qū)域9和第一漏極區(qū)域6，并被從漏電極13 取出。由此，在電阻連接區(qū)域9中產(chǎn)生電位梯度。同時(shí)，經(jīng)過路徑P2的電子被凸起部分8A 的高電場加速并造成碰撞離子化，凸起部分8A的雪崩擊穿變得相對(duì)較強(qiáng)。凸起部分8A中 產(chǎn)生的空穴電流主要經(jīng)過路徑P3流入源極區(qū)域5，該電流的一部分經(jīng)過路徑P3a流動(dòng)并被 從阱電極14取出。 當(dāng)浪涌電流繼續(xù)增大時(shí)，因?yàn)殡娮柽B接區(qū)域9中因流經(jīng)路徑P2的電流而產(chǎn)生的電 壓降，第一漏極區(qū)域6的電位又升高。結(jié)果，在第一漏極區(qū)域6的凸起部分6A(該處電場集 中)中達(dá)到雪崩電壓的臨界電場，凸起部分6A中結(jié)擊穿(雪崩擊穿)又變得更強(qiáng)。
凸起部分6A中已經(jīng)又更強(qiáng)的結(jié)擊穿所產(chǎn)生的空穴電流繞過處于高電位的電阻連 接區(qū)域9向下流到處于低電位的P阱2，經(jīng)過路徑Pla，并主要從源電極12取出。結(jié)果，在 P阱2的深處區(qū)域產(chǎn)生沿路徑Pla的電位梯度。從源極區(qū)域5注入的電子電流被拉到該電 位，并且形成沿路徑P4的電子電流。 在這一系列過程中，首次生熱集中在發(fā)生首次結(jié)擊穿、并且電流和電場集中的凸 起部分6A附近。因此，路徑P2中的電子電流增大，生熱中心移動(dòng)到凸起部分8A。
11
但是，在凸起部分8A發(fā)生破壞之前，作為與凸起部分8A分開的第一漏極區(qū)域6 — 部分的凸起部分6A中雪崩擊穿又變得更強(qiáng)。結(jié)果，高電流范圍中的生熱區(qū)域分布到凸起部 分8A、凸起部分6A和電中性區(qū)域9i這三個(gè)區(qū)域中。 此外，因?yàn)閺牡诙O區(qū)域8散布的電位梯度，流經(jīng)路徑P4并流入第一漏極區(qū)域 6的電子電流廣泛地在第一漏極區(qū)域6的底表面上流動(dòng)，電流密度的集中得以緩解。
結(jié)果，ESD浪涌的功率消耗被分布在從第二漏極區(qū)域8到第一漏極區(qū)域6的底表 面這樣的寬范圍中，緩解了局部生熱，并直至更高的浪涌電流都避免了器件的ESD破壞。
當(dāng)確定雜質(zhì)密度使得首次結(jié)擊穿可以發(fā)生在凸起部分8A中時(shí)，由雪崩擊穿產(chǎn)生 的空穴電流沿路徑P3a流入阱中，并從阱電極l 4取出。同時(shí)，空穴電流在P阱2中的電阻 分量中流動(dòng)，阱電位升高。 然后，以與從"源極區(qū)域5與P阱2之間的PN結(jié)受到所升高的阱電位沿正向的偏 壓"開始的上述部分相同的方式執(zhí)行操作。[制造方法] 下面將參照?qǐng)D4A至圖7以及圖2說明制造M0S晶體管型保護(hù)器件TRm的方法。
在圖4A的步驟1，為了在高密度P型硅的半導(dǎo)體襯底1上形成P阱2，進(jìn)行低密度 P型硅層的外延生長。半導(dǎo)體襯底1的雜質(zhì)密度等于或大于例如1E19cm—3，外延生長層1E 的雜質(zhì)密度等于或小于例如1E15cm—3。 隨后，對(duì)半導(dǎo)體襯底1的表面進(jìn)行熱氧化，并形成犧牲氧化膜21，用作離子注入所 用的穿透膜(through film)。 然后，將硼(B)離子穿過犧牲氧化膜21注入到半導(dǎo)體襯底1中，對(duì)其執(zhí)行活化退 火，并形成P型半導(dǎo)體的P阱2。硼離子的劑量和注入能量被確定為使得在同一襯底上形成 的M0SFET可以獲得所需的閾值電壓、漏極耐壓、P阱2的薄層電阻。 接著，在圖4B的步驟2，用氟溶液通過刻蝕除去犧牲氧化膜21，然后再次對(duì)半導(dǎo)體 襯底1的表面進(jìn)行熱氧化并形成柵極絕緣膜3。作為柵極絕緣膜3的氧化硅膜的厚度被確 定為使得在同一襯底上形成的M0SFET中可以獲得所需的柵極耐壓和閾值電壓。
隨后，用熱CVD來在柵極絕緣膜3上沉積多晶硅層(未示出)，并向多晶硅層中以 高密度進(jìn)行磷(P)離子的離子注入。 隨后，向半導(dǎo)體襯底的整個(gè)表面涂敷光刻膠(未示出)，然后對(duì)其執(zhí)行光刻，并將 柵極圖案轉(zhuǎn)移到光刻膠。然后，用光刻膠圖案作為掩膜執(zhí)行反應(yīng)離子刻蝕，并除去多晶硅層 的不必要部分。然后，通過灰化方式除去光刻膠并獲得柵電極4。 然后，在圖5A的步驟3，用光刻膠PR1覆蓋半導(dǎo)體襯底l，對(duì)其執(zhí)行光刻，并使得從 柵電極4到要成為第一漏極區(qū)域6(見圖2)的區(qū)域的這部分開口。隨后，向半導(dǎo)體襯底l 的表面中注入磷(P)離子以形成電場緩解區(qū)域7。磷(P)的劑量和注入能量可以根據(jù)作為 穿透膜的柵極絕緣膜3的厚度以及所需的漏極耐壓來確定。然后，通過灰化等方式除去光 刻膠PR1。 然后，在圖5B的步驟4，用光刻膠PR2覆蓋半導(dǎo)體襯底1，對(duì)其執(zhí)行光刻，并使從第 二漏極區(qū)域8到要成為第一漏極區(qū)域6(見圖2)的區(qū)域的這部分開口。隨后，向半導(dǎo)體襯 底1的表面中注入磷(P)離子以形成電阻連接區(qū)域9。磷(P)的劑量和注入能量可以被確 定為使得電阻連接區(qū)域9的夾斷電壓可以高于漏極耐壓。然后，通過灰化等方式除去光刻 膠PR2。
然后，在圖6A的步驟5，用光刻膠PR3覆蓋半導(dǎo)體襯底1，對(duì)其執(zhí)行光刻，并使源極 區(qū)域5、第一漏極區(qū)域6和第二漏極區(qū)域8開口 。隨后，向半導(dǎo)體襯底1的表面中依次注入 砷(As)離子和磷(P)離子。各種離子的劑量和注入能量可以被確定為使得表面密度足以 在隨后將要形成的漏電極與源電極之間形成歐姆接觸，并且結(jié)深度比電阻連接區(qū)域9中更 深。然后除去光刻膠PR3。 接著，在圖6B的步驟6，用光刻膠PR4覆蓋半導(dǎo)體襯底1，對(duì)其執(zhí)行光刻，并使用于 形成阱觸點(diǎn)區(qū)域10的區(qū)域開口。隨后，向半導(dǎo)體襯底1的表面中注入硼(B)離子或氟化硼 (BF2)離子。劑量和注入能量可以被確定為使得表面密度足以在其本身與隨后要形成的阱 電極之間形成歐姆接觸。然后除去光刻膠PR4。 然后，在圖7的步驟7，對(duì)襯底執(zhí)行熱處理并使帶有上述步驟中注入的離子的雜質(zhì) 原子活化。 隨后，通過等離子體CVD在襯底表面上沉積厚的Si02，用CMP對(duì)表面進(jìn)行平面化， 從而獲得層間絕緣膜ll。 隨后，在襯底的整個(gè)表面上形成光刻膠膜(未示出)，對(duì)其執(zhí)行光刻，并把源極區(qū) 域5、第一漏極區(qū)域6和阱觸點(diǎn)區(qū)域10上要設(shè)置的連接孔的圖案傳遞到光刻膠膜。然后，執(zhí) 行反應(yīng)離子刻蝕并形成到各個(gè)部分的連接孔。 接著，在步驟8，通過濺射和CVD在連接孔中嵌入金屬(例如鎢)，并在其上進(jìn)一步
形成鋁的布線層。由此，如圖2所示，獲得源電極12、漏電極13和阱電極14。 以上述方式，獲得了第一實(shí)施例涉及的MOS晶體管型保護(hù)器件TRm。 這里說明了一種MOS晶體管型保護(hù)器件TRm的制造方法，該器件可以用作N溝道
GGMOS。 但是，通過在各個(gè)步驟中提供與上述說明相反的摻雜雜質(zhì)的導(dǎo)電類型，可以通過 相同的過程來制造P溝道保護(hù)器件。 此外，起始襯底不一定要是高密度P型襯底，而可以是高電阻P型襯底或N型襯 底。 注意，在第一實(shí)施例以及其他的實(shí)施例中，半導(dǎo)體襯底1不限于由硅等半導(dǎo)體材 料制造的襯底。例如，用由半導(dǎo)體或除了半導(dǎo)體之外的材料支撐的襯底作為支撐襯底，并在 該襯底上形成半導(dǎo)體層這樣的情況也被認(rèn)為屬于本發(fā)明的實(shí)施例中"半導(dǎo)體襯底"的范疇。 因此，可以將用于形成薄膜晶體管的襯底、以及具有與襯底等以絕緣方式分開的SOI層的 SOI襯底用作半導(dǎo)體襯底。 下面將說明在第一實(shí)施例中，將第二漏極區(qū)域8與柵電極4分開預(yù)定距離的優(yōu)點(diǎn) 以及與"電阻連接區(qū)域9"有關(guān)的優(yōu)點(diǎn)。 例如，像JP-A-2002-9281中一樣，在N型雜質(zhì)區(qū)域(當(dāng)該區(qū)域本身造成結(jié)擊穿時(shí) 用作電阻層)與柵電極4在圖案上重疊的情況下，漏極耐壓存在諸多限制，難以實(shí)現(xiàn)更高的 耐壓。即，在JP-A-2002-9281的結(jié)構(gòu)中，漏極耐壓受到源極與漏極之間的穿通電壓、漏極與 阱之間的結(jié)耐壓、以及柵極與漏極之間的絕緣膜耐壓所有這些的限制。因此，很難通過MOS 晶體管型保護(hù)器件給內(nèi)部電路(圖1A和圖1B)的耐壓設(shè)定具有合適幅度的漏極耐壓。
另一方面，根據(jù)第一實(shí)施例，第二漏極區(qū)域8與柵電極4正下方的阱區(qū)域部分分 開，在漏極與其自身之間設(shè)定耐壓的自由度較高。因此，即使在內(nèi)部電路具有高耐壓的情況下，也能夠設(shè)置更高的ESD保護(hù)耐壓。 此外，由于沒有硅化層，所以由于形成硅化物時(shí)的加熱造成雜質(zhì)密度降低這樣的 變化因素更少。尤其是，對(duì)于第一漏極區(qū)域6、第二漏極區(qū)域8和P阱2的雜質(zhì)濃度輪廓，電 阻連接區(qū)域9具有在第一漏極區(qū)域6或第二漏極區(qū)域8首次擊穿之后的優(yōu)化的預(yù)定電阻值 范圍。因此需要在形成電阻連接區(qū)域9之后，通過吸走硅化加熱等過程中的雜質(zhì)或在電阻 連接區(qū)域9以及其他相鄰漏極區(qū)域中對(duì)其自身進(jìn)行加熱，來盡可能地防止雜質(zhì)濃度輪廓有 大的變化。 在JP-A-2002-9281中，通過兩個(gè)低密度雜質(zhì)區(qū)域以及它們之間的高密度雜質(zhì)區(qū) 域作為整體來形成漏極區(qū)域。但是，高密度雜質(zhì)區(qū)域是硅化的，電阻值在該部分中有一定 程度的變化。此外，高密度雜質(zhì)區(qū)域上包括漏極區(qū)域的部分是硅化的，硅化物在擊穿點(diǎn)附 近。由于生熱位置靠近硅化層，所以很可能發(fā)生硅化物的電阻值改變以及該部分的破壞缺 陷等。 在第一實(shí)施例的M0S晶體管型保護(hù)器件TRm中，不形成造成這些缺陷的硅化層。
下面將說明與典型的DE-M0SFET相比的優(yōu)點(diǎn)。首先將詳細(xì)說明DE-M0SFET，并通過 模擬來使與本實(shí)施例有關(guān)的晶體管結(jié)構(gòu)與其之間的差異所提供的優(yōu)點(diǎn)更加明顯。[對(duì)比示 例1(DE-M0SFET)] 圖8是漏極延伸式MOS晶體管(DE-M0SFET)的剖視結(jié)構(gòu)圖，該晶體管包括電場緩 解區(qū)域來改善漏極耐壓。 在圖8所示的結(jié)構(gòu)中，P阱102形成于半導(dǎo)體襯底101上。半導(dǎo)體襯底101 (嚴(yán)格 的說，P阱102)的表面上通過熱氧化等方式形成柵極絕緣膜103。 P阱102具有的雜質(zhì)分 布情況被確定為使阱(如圖2中的P阱2)獲得預(yù)定的閾值電壓和薄層電阻。
柵電極104形成于柵極絕緣膜103上。形成柵電極104的指狀部分在寬度方向上 的一側(cè)是源極側(cè)，另一側(cè)是漏極側(cè)。 源極區(qū)域105形成于P阱102中，部分地與柵電極104的一端重疊。此外，漏極區(qū) 域106形成于P阱102中與柵電極104的另一端分開。N型雜質(zhì)被以高密度摻雜在源極區(qū) 域105和漏極區(qū)域106中。 具有比漏極區(qū)域106更低密度的N型電場緩解區(qū)域107形成于漏極區(qū)域106與柵 電極104正下方的阱區(qū)域之間。電場緩解區(qū)域107的一端與柵電極104的末端重疊。在電 場緩解區(qū)域107中，大體上，沿深度方向的整個(gè)長度在工作中像所謂的LDD區(qū)域、延伸區(qū)等 那樣被耗盡。因此，在發(fā)生結(jié)擊穿時(shí)施加了漏極偏壓(例如漏極電壓)的情況下，電場緩解 區(qū)域107中沒有留下電中性區(qū)域。 在P阱102中，形成有高密度P型阱觸點(diǎn)區(qū)域110。阱電極114、源電極112和漏 電極113通過插塞(plug)等連接到阱觸點(diǎn)區(qū)域110、源極區(qū)域105和漏極區(qū)域106，并分別 作為層間絕緣膜111上的布線而被形成。 這里，電場緩解區(qū)域107被設(shè)置來提高漏極耐壓。電場緩解區(qū)域107承受漏極與柵 極之間電場的大部分，柵極端產(chǎn)生的電場得以緩解，在柵極端造成破壞的漏極電壓被提高。
為了電場緩解區(qū)域107承受足夠電壓，電場緩解區(qū)域107的密度被設(shè)計(jì)得足夠低， 并且長度被設(shè)計(jì)得足夠長。 結(jié)果，漏極耐壓基本上由漏極區(qū)域106與P阱102之間的結(jié)耐壓來決定。[TLP測
14
由具有圖8所示結(jié)構(gòu)的DE-M0SFET形成GGMOS，對(duì)其執(zhí)行TLP (傳輸線脈沖)測量。
圖9示出了對(duì)比示例的DE-MOSFET的TLP測量的結(jié)果。 圖9所示曲線CI是通過向圖8中的漏電極113提供電壓脈沖，并在依次提高輸入 脈沖的電壓幅度的同時(shí)，測量經(jīng)過了預(yù)定時(shí)間(例如100ns)后的過渡電壓值與漏極電流值 之間的關(guān)系而獲得的。 在曲線CI中，隨著漏極電壓升高，由于上述首次結(jié)擊穿，在24V附近，大約0. 4A的 漏極電流迅速開始流動(dòng)，漏極電壓同時(shí)降低到峰值的大約l/4。漏極電壓反轉(zhuǎn)的這種現(xiàn)象稱 為"回跳(現(xiàn)象)"。在回跳之后，漏極電壓和漏極電流逐漸增大，反映了脈沖高度值相對(duì)于 隨后施加的各個(gè)的脈沖的增大。 圖9所示的曲線C2示出了在獲得曲線CI時(shí)替代性地執(zhí)行漏極電流測量而得的漏
極泄漏電流測量結(jié)果。具體而言，曲線C2的各個(gè)點(diǎn)是以此前剛剛測量的曲線CI上的點(diǎn)的
漏極電流為縱軸，測量了曲線Cl上的點(diǎn)之后立即測量的泄漏電流為橫軸而繪出的電流值。 如曲線C2所示，測得的保護(hù)器件(DE-MOSFET)的漏極泄漏電流隨著首次回跳之后
的測量數(shù)目增大而依次增大。這表明在每次回跳時(shí)，漏極結(jié)破壞都在發(fā)展。 將利用圖IO來說明發(fā)生上述泄漏的一種設(shè)想原因。 圖10示出了圖8中的DE-MOSFET中剛剛引起回跳之后的情況。 首先，在源電極112、阱電極114和柵電極104接地的情況下，能夠流入漏電極113
的電流被增大。因而，漏極電壓升高，電場緩解區(qū)域107的耗盡在發(fā)展，在漏極電壓達(dá)到漏
極擊穿電壓之前整個(gè)區(qū)域被耗盡。因此，集中在柵極端的電場得以緩解，避免了柵極端發(fā)生
破壞，從而滿足了電場緩解區(qū)域的作用。 在通過增大漏極施加電壓而使更大的漏極電流能夠流動(dòng)時(shí)，電場在漏極區(qū)域的襯 底深度那側(cè)的凸起部分106A(作為具有彎曲的結(jié)部分)中是最大值。這樣，當(dāng)漏極電壓達(dá)到 漏極擊穿電壓時(shí)，雪崩擊穿在晶片截面上凸起部分106A以及晶片平表面上的漏極區(qū)域106 中的某些有限的位置處開始。雪崩擊穿開始的這些位置通常具有點(diǎn)的形式，并稱為"熱點(diǎn)"。
對(duì)于由雪崩擊穿產(chǎn)生的一對(duì)空穴和電子，電子流入漏極區(qū)域106，空穴經(jīng)過路徑 P5并從阱觸點(diǎn)區(qū)域110流入阱電極111中。同時(shí)，空穴電流因P阱102的電阻而使P阱102 的電位升高，源極區(qū)域105與P阱102之間的PN結(jié)受到正向偏置。 當(dāng)通過進(jìn)一步增大漏極施加電壓而使得更大的漏極電流能夠流動(dòng)時(shí)，漏極電壓升 高，由碰撞離子化造成的空穴電流增大。相應(yīng)地，不久之后，襯底電位達(dá)到PN結(jié)的導(dǎo)通電 壓，電子從源極區(qū)域105注入P阱102中。 由于通過擴(kuò)散和空穴電流形成的電位梯度，電子電流經(jīng)過路徑P6而從凸起部分 106A向漏極區(qū)域106流動(dòng)。當(dāng)源極與襯底之間的PN結(jié)導(dǎo)通時(shí)，漏極與源極之間的阻抗降 低，漏極電壓降低，并觀察到回跳。由于漏極電壓降低，所以在除了熱點(diǎn)之外的位置處不會(huì) 發(fā)生雪崩擊穿，擊穿電流在晶片的平表面上集中地流向熱點(diǎn)。 以此方式，緊隨回跳之后，電場和電子電流密度集中在漏極區(qū)域的凸起部分106A 附近，因此浪涌的電能在該區(qū)域附近被集中地消耗并產(chǎn)生熱量。 考慮到由于生熱的集中，半導(dǎo)體襯底1中的晶體缺陷發(fā)生倍增，并且圖9所示的泄 漏電流增大。這種泄漏電流顯著地產(chǎn)生在處于高漏極耐壓的MOSFET中，在高耐壓半導(dǎo)體集成電路的中部問題尤其嚴(yán)重。 圖IIA和圖IIB示出了本實(shí)施例的保護(hù)器件(見圖2)的TLP測量結(jié)果。圖11A 和圖11B分別示出了漏極電壓和漏極泄漏電流隨漏極電流的關(guān)系。 如圖所示，盡管該保護(hù)器件具有與圖9所示對(duì)比示例的保護(hù)器件基本上相同的柵 極寬度，但是造成結(jié)泄漏的漏極電流從該對(duì)比示例情況下的0. 4A增大到0. 55A或更大。
根據(jù)上述結(jié)果，下文將與對(duì)比示例相比較來說明本實(shí)施例中的工作情況。
浪涌被輸入到保護(hù)器件的漏極。根據(jù)某種模型，保護(hù)器件的行為可以看作與下述 情況等效電流隨時(shí)間單調(diào)增大的電流源被連接到保護(hù)器件的漏極。 由于向漏極輸入的浪涌造成的電流，漏極電位升高，并且在某個(gè)電壓下，從漏極寬 度中的某些薄弱位置(即熱點(diǎn))開始發(fā)生雪崩擊穿。 擊穿位置中產(chǎn)生的空穴作為空穴電流經(jīng)過襯底而流向襯底觸點(diǎn)，并使襯底電位升高。 當(dāng)空穴電流的量達(dá)到某個(gè)程度時(shí)，襯底電位達(dá)到PN結(jié)的導(dǎo)通電壓，電子從源極區(qū) 域注入到襯底中。電子電流隨著襯底偏壓以指數(shù)方式增大，源極與漏極之間的阻抗迅速降 低。 由于阻抗降低，所以擊穿位置附近的電位降低。(5-1)對(duì)比示例的情況 同時(shí)，在該對(duì)比示例中，在大體上相同的電位下，擊穿位置接近硅化物，擊穿位置
的電位降低，并且在整個(gè)漏極寬度上，整個(gè)硅化區(qū)域的電位降低到漏極擊穿電壓或更低。結(jié)
果，除了已經(jīng)發(fā)生擊穿的位置外，其他區(qū)域不發(fā)生任何結(jié)擊穿，并且擊穿電流集中地流入首
先發(fā)生了擊穿的一個(gè)位置(熱點(diǎn))。因此，該處的局部電流密度變得非常高。 此外，在該對(duì)比示例中，生熱(功率消耗密度)集中在漏極區(qū)域的很短部分。結(jié)
果，襯底的硅在生熱集中位置處受到熱破壞，產(chǎn)生了造成軟泄漏的晶體缺陷。(5-2)本實(shí)施
例的情況 另一方面，在本實(shí)施例的結(jié)構(gòu)中，擊穿位置的電位一旦降低，擊穿電流也集中地流 過那里。 但是，在本實(shí)施例的結(jié)構(gòu)中，高擊穿電流密度的生熱位置分布在從第二漏極區(qū)域8 到第一漏極區(qū)域6底表面的廣闊區(qū)域中。因此，如果輸入在該對(duì)比示例中造成破壞的電流， 則該位置較少受到因生熱集中而造成的破壞。 電阻連接區(qū)域9存在于擊穿位置(第二漏極區(qū)域8的前端)與第一漏極區(qū)域6之 間。電阻連接區(qū)域9用作鎮(zhèn)流(ballast)電阻。因此，隨著擊穿電流增大，電阻連接區(qū)域9 中的電壓降也增大，第一漏極區(qū)域6的電位接著增大。 結(jié)果，漏極電壓又恢復(fù)到等于或大于漏極擊穿電壓，在其他位置開始結(jié)擊穿，最后 在整個(gè)柵極寬度上發(fā)生結(jié)擊穿。 由此，柵極寬度周圍的電流密度降低，避免了浪涌電流集中在一個(gè)位置。(6)因此， 在本實(shí)施例中，不產(chǎn)生造成軟泄漏的晶體缺陷，并獲得了高的It2(二次擊穿電流，破壞電 流)。 下面將對(duì)上述說明進(jìn)行總結(jié)。在本實(shí)施例中，首先，即使結(jié)擊穿開始于一個(gè)位置 處，生熱集中情況也被分布開，避免了在這一個(gè)位置處的熱破壞。在耐壓過程中，浪涌電流 增大，漏極電壓再次升高。然后，在其他位置處達(dá)到漏極擊穿電壓并開始結(jié)擊穿。
當(dāng)浪涌電流進(jìn)一步增大時(shí)，結(jié)擊穿最終發(fā)生于整個(gè)漏極寬度。 在這種過程中，可以在漏極末端處避免造成軟泄漏的局部晶體缺陷，并且由于生熱集中情況被分布開，所以即使浪涌電流進(jìn)一步增大，也能夠避免整個(gè)器件的破壞，直至更高的電流(It2)。 〈2.第二實(shí)施例〉 圖12是涉及第二實(shí)施例的M0S晶體管型保護(hù)器件TRm的剖視圖。 圖12所示結(jié)構(gòu)是通過從圖2中的結(jié)構(gòu)除去電場緩解區(qū)域7而形成的結(jié)構(gòu)。 在圖12所示的M0S晶體管型保護(hù)器件中，與第一實(shí)施例的情況一樣，當(dāng)凸起部分
8A或凸起部分6A中發(fā)生首次結(jié)擊穿時(shí)，電阻連接區(qū)域9用作鎮(zhèn)流電阻。因此，獲得了由于
電阻連接區(qū)域9的電壓降而使漏極電壓相反地升高的效果。結(jié)果，能夠避免在在漏極端部
產(chǎn)生造成軟泄漏的局部晶體缺陷，并且由于生熱集中情況被分布開，所以即使浪涌電流進(jìn)
一步增大，也能夠避免整個(gè)器件的破壞，直至更高的電流(It2)。 此外，由于第一漏極區(qū)域6和第二漏極區(qū)域8與柵電極4下方的阱區(qū)域部分分開預(yù)定距離，所以能夠不受漏極與柵極之間耐壓的限制而設(shè)定保護(hù)器件的耐壓?！?.第三實(shí)施例> 由第一實(shí)施例的上述工作方式可以看到，M0S晶體管型保護(hù)器件TRm本質(zhì)上執(zhí)行雙極晶體管操作，因此柵電極4并非必要。 圖13是涉及第三實(shí)施例的雙極晶體管型保護(hù)器件的剖視圖。
圖13所示結(jié)構(gòu)是從圖2中的結(jié)構(gòu)除去柵電極4和柵極絕緣膜3而形成的結(jié)構(gòu)。
圖13所示雙極晶體管型保護(hù)器件TRb可以用來代替圖1A和圖1B中的M0S晶體管型保護(hù)器件TRm。 在圖13中，用術(shù)語"發(fā)射極區(qū)域5B"代替源極區(qū)域5。用術(shù)語"第一集電極區(qū)域
6B"代替第一漏極區(qū)域6。用術(shù)語"第二集電極區(qū)域8B"代替第二漏極區(qū)域8。此外，P阱2
用作"基極區(qū)域"，阱觸點(diǎn)區(qū)域10用作"基極觸點(diǎn)區(qū)域"。 制造方法、材料和其他結(jié)構(gòu)參數(shù)可以與第一實(shí)施例中的情況一樣。 根據(jù)圖13所示的雙極晶體管型保護(hù)器件TRb，可以獲得與第二實(shí)施例中已經(jīng)總結(jié)
的第一實(shí)施例中的效果相同的效果。在沒有柵電極的情況下，進(jìn)一步放寬了限制，并能夠自
由地確定保護(hù)器件的耐壓。〈4.第四實(shí)施例〉 圖14是涉及第四實(shí)施例的M0S晶體管型保護(hù)器件TRm的剖視圖。 圖14所示結(jié)構(gòu)是增加低密度區(qū)域7a而形成的結(jié)構(gòu)，低密度區(qū)域7a是通過與圖2
中結(jié)構(gòu)的源極區(qū)域5與柵電極4之間的電場緩解區(qū)域7相同的步驟形成的。 通過沿溝道長度方向增加的低密度區(qū)域7a的長度，可以將回跳曲線的導(dǎo)通電阻
調(diào)節(jié)到合適的值。另外，在第四實(shí)施例中可以獲得與第二實(shí)施例中總結(jié)的第一實(shí)施例中的
效果相同的效果。〈5.第五實(shí)施例〉 圖15A、圖15Bl和圖15B2是涉及第五實(shí)施例的M0S晶體管型保護(hù)器件的剖視結(jié)構(gòu)圖。 在第五實(shí)施例中，如圖15A所示，在層間絕緣膜11內(nèi)形成兩個(gè)插塞IIA，這兩個(gè)插塞分別連接到第一漏極區(qū)域6和第二漏極區(qū)域8。在層間絕緣膜11上形成與這兩個(gè)插塞11A接觸的薄膜電阻層9F。在圖15A中，漏電極13形成于薄膜電阻層9F上。薄膜電阻層9F例如可以由摻雜多晶硅、WS^等材料形成。
薄膜電阻層9F是包括于"電阻連接部分"并以預(yù)定電阻將第一漏極區(qū)域6和第二漏極區(qū)域8相連的部件的一種示例。 注意，當(dāng)在對(duì)漏電極13進(jìn)行處理時(shí)容易破壞薄膜電阻層9F時(shí)，例如如圖15B2所
示，可以在薄膜電阻層9F上形成絕緣體膜15。絕緣體膜15中形成有使薄膜電阻層9F開口
的開口部分，并使漏電極13與薄膜電阻層9F通過該開口部分而連接。 或者，當(dāng)無需考慮由于高度差異(level difference)造成的切口時(shí)，如圖15B1所
示，可以將薄膜電阻層9F形成為覆蓋漏電極13。在此情況下，不必形成插塞11A。 薄膜電阻層9F作為鎮(zhèn)流電阻以在發(fā)生首次結(jié)擊穿之后使電流能夠流動(dòng)、從而使
下一位置能夠發(fā)生結(jié)擊穿這樣的功能與第一至第四實(shí)施例中的功能一樣。 在沒有排斥關(guān)系的情況下(即，除了一個(gè)實(shí)施例和另一實(shí)施例顯然不能同時(shí)應(yīng)用
的情況之外)，上述第一至第五實(shí)施例可以自由結(jié)合以便實(shí)施。 例如，第五實(shí)施例中公開的對(duì)薄膜電阻層9F的使用不僅可以與第一實(shí)施例結(jié)合，而且可以與第二至第四實(shí)施例結(jié)合。 此外，在第一至第五實(shí)施例以及它們相結(jié)合的實(shí)施例中，可以進(jìn)行如下所述的各種變更。下述變更示例可以任意組合。〈變更示例1〉 涉及第一至第五實(shí)施例的晶體管型保護(hù)器件的結(jié)構(gòu)特征是具有多個(gè)漏極區(qū)域以及以預(yù)定電阻連接在這多個(gè)漏極區(qū)域之間的電阻連接部分。在第一至第五實(shí)施例中，示出了電阻連接部分(半導(dǎo)體區(qū)域或薄膜電阻)連接在兩個(gè)漏極區(qū)域之間的情況作為示例。漏極區(qū)域的數(shù)目也可以是三個(gè)或更多個(gè)，在此情況下，相鄰兩個(gè)漏極區(qū)域可以由一個(gè)電阻連接部分連接?；蛘?，可以由一個(gè)電阻連接部分連接等于或多于三個(gè)的任意數(shù)目個(gè)漏極區(qū)域。因此，可以由一個(gè)電阻連接部分連接全部的漏極區(qū)域。 優(yōu)選的，漏極偏壓被施加到離源極(發(fā)射極)最遠(yuǎn)那側(cè)。取決于平面圖案中的二維布置情況，多個(gè)漏極區(qū)域離源極的距離也可以設(shè)置得相等。在此情況下，向多個(gè)漏極區(qū)域中的哪個(gè)漏極區(qū)域施加漏極偏壓是可選的?！醋兏纠?> 涉及第一至第四實(shí)施例電阻連接區(qū)域9中的雜質(zhì)密度在整個(gè)長度上均勻并非必須，該密度和結(jié)深度可以部分地變更。 此外，可以在漏電極13與第一漏極區(qū)域6之間的界面處由CoS^材料形成硅化物，以減小接觸電阻。注意，在此情況下，優(yōu)選地，硅化層被形成在從漏極區(qū)域的周邊向內(nèi)0. 1 y m或更大的的位置處。〈變更示例3> 在第一至第五實(shí)施例中，半導(dǎo)體襯底1可以是P型高密度半導(dǎo)體襯底。在此情況下，可以通過低密度的外延生長來形成P阱2?？梢韵騊阱2增加雜質(zhì)，以獲得M0SFET所需的薄層電阻和閾值電壓。通過這樣的結(jié)構(gòu)，可以改善ESD電阻。 此外，雖然沒有具體示出，但是半導(dǎo)體襯底1和P阱2的密度都可以較低，可以在P阱2的預(yù)定深度處設(shè)置高密度P型嵌入層。〈其他變更示例> 在上述第一至第五實(shí)施例、這些實(shí)施例的結(jié)合形式以及變更示例1至3中，即使通
過相反導(dǎo)電類型的晶體管以及通過將各個(gè)部分中的雜質(zhì)導(dǎo)電類型改變而制造的保護(hù)器件
也能夠獲得相同的效果。通過把對(duì)制造方法的上述說明中在各個(gè)步驟所摻雜的雜質(zhì)的導(dǎo)電
類型反轉(zhuǎn)，可以由相同的過程制造相反導(dǎo)電類型的晶體管和保護(hù)器件。 低壓MOSFET(ML)的工作電壓(電源電壓)可以是1. 2V、 1. 8V、3. 3V、5V等任意值，
18高耐壓M0SFET(MH)具有比恒定電壓的工作電壓更高的耐壓。 本發(fā)明這些實(shí)施例的技術(shù)思路不僅可以應(yīng)用于平面M0SFET，而且可以應(yīng)用于LDMOS、 DMOS、 VMOS、 USMOS等的縱向MOSFET結(jié)構(gòu)。 本發(fā)明這些實(shí)施例的技術(shù)思路不限于具有低密度P型外延層作為襯底結(jié)構(gòu)的高密度P型襯底，而是可以應(yīng)用于高電阻P型襯底、N型襯底、SOI襯底等。
本發(fā)明這些實(shí)施例的技術(shù)思路不限于Si的器件材料?？梢杂闷渌雽?dǎo)體材料代替Si，例如SiGe、 SiC、 Ge、 IV族半導(dǎo)體(例如金剛石)、以GaAs和InP為代表的III-V族半導(dǎo)體、以ZnSe和ZnS為代表的II-VI族半導(dǎo)體。 本發(fā)明這些實(shí)施例的技術(shù)思路不限于半導(dǎo)體集成電路。該技術(shù)思路可以應(yīng)用于分立半導(dǎo)體器件。該半導(dǎo)體集成電路可以任意地用于邏輯IC、存儲(chǔ)器IC、成像器件等。
根據(jù)涉及上述第一至第五實(shí)施例以及變更示例1至3的保護(hù)器件，由于施加ESD浪涌而發(fā)生的結(jié)擊穿在某種程度上被分布在多個(gè)位置處或廣泛發(fā)生于廣闊區(qū)域中。由此，浪涌電流造成的生熱集中情況可以得到緩解，可以避免由于回跳時(shí)的生熱集中造成保護(hù)器件的破壞。此外，盡管維持了高漏極電壓，但能夠獲得與低壓保護(hù)器件相比擬的靜電破壞承受電流。 本申請(qǐng)包含與2008年12月4日提交給日本特許廳的日本在先專利申請(qǐng)JP2008-310188公開的主題有關(guān)的主題，該申請(qǐng)的全部內(nèi)容通過引用方式結(jié)合于此。
本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在所附權(quán)利要求及其等同情況的范圍內(nèi)，根據(jù)設(shè)計(jì)要求和其他因素，可以產(chǎn)生各種變更、組合、子組合和替換形式。
19
權(quán)利要求
一種晶體管型保護(hù)器件，包括半導(dǎo)體襯底；第一導(dǎo)電類型的阱，形成于所述半導(dǎo)體襯底中；第二導(dǎo)電類型的源極區(qū)域，形成于所述阱中；柵電極，在所述源極區(qū)域的一側(cè)經(jīng)過柵極絕緣膜形成于所述阱中；第二導(dǎo)電類型的多個(gè)漏極區(qū)域，被形成為彼此分開，并且分別與所述柵電極正下方的阱部分分開預(yù)定距離；以及電阻連接部分，以預(yù)定電阻連接在所述多個(gè)漏極區(qū)域之間。
2. 根據(jù)權(quán)利要求1所述的晶體管型保護(hù)器件，其中，所述電阻連接部分是第二導(dǎo)電類 型的半導(dǎo)體區(qū)域，其具有的冶金學(xué)的結(jié)形式和雜質(zhì)濃度輪廓被確定為使得能夠存在當(dāng)所 述多個(gè)漏極區(qū)域之一中發(fā)生結(jié)擊穿時(shí)在施加漏極偏壓的情況下未耗盡的區(qū)域。
3. 根據(jù)權(quán)利要求2所述的晶體管型保護(hù)器件，其中，所述多個(gè)漏極區(qū)域的冶金學(xué)的結(jié) 深度大于作為所述電阻連接部分的所述第二導(dǎo)電類型的半導(dǎo)體區(qū)域的冶金學(xué)的結(jié)深度。
4. 根據(jù)權(quán)利要求1所述的晶體管型保護(hù)器件，其中，所述電阻連接部分包括至少一個(gè) 薄膜電阻，所述薄膜電阻通過觸點(diǎn)部分連接到所述多個(gè)漏極區(qū)域中的每一個(gè)。
5. 根據(jù)權(quán)利要求1所述的晶體管型保護(hù)器件，其中，所述源極區(qū)域中形成有阱觸點(diǎn)區(qū) 域，所述阱觸點(diǎn)區(qū)域包括比所述阱的密度更高的第一導(dǎo)電類型半導(dǎo)體，并在與所述柵電極 相反一側(cè)與所述阱接觸。
6. —種晶體管型保護(hù)器件，包括 半導(dǎo)體襯底；第一導(dǎo)電類型的基極區(qū)域，形成于所述半導(dǎo)體襯底中； 第二導(dǎo)電類型的發(fā)射極區(qū)域，形成于所述基極區(qū)域內(nèi)；第二導(dǎo)電類型的多個(gè)集電極區(qū)域，被形成為彼此分開，并且分別與所述發(fā)射極區(qū)域分 開預(yù)定距離；以及電阻連接部分，以預(yù)定電阻連接在所述多個(gè)集電極區(qū)域之間。
7. 根據(jù)權(quán)利要求6所述的晶體管型保護(hù)器件，其中，所述電阻連接部分包括至少一個(gè) 薄膜電阻，所述薄膜電阻經(jīng)過觸點(diǎn)部分連接到所述多個(gè)集電極區(qū)域中的每一個(gè)。
8. —種半導(dǎo)體集成電路，包括 電路，連接到第一布線和第二布線；禾口晶體管型保護(hù)器件，所述晶體管型保護(hù)器件在所述第一布線與所述第二布線之間的電 位差等于或大于固定值時(shí)導(dǎo)通并保護(hù)所述電路， 所述晶體管型保護(hù)器件包括 半導(dǎo)體襯底；第一導(dǎo)電類型的阱，形成于所述半導(dǎo)體襯底中； 第二導(dǎo)電類型的源極區(qū)域，形成于所述阱中；柵電極，在所述源極區(qū)域的一側(cè)經(jīng)過柵極絕緣膜形成于所述阱上；第二導(dǎo)電類型的多個(gè)漏極區(qū)域，被形成為彼此分開，并且分別與所述柵電極正下方的 阱部分分開預(yù)定距離；以及電阻連接部分，以預(yù)定電阻連接在所述多個(gè)漏極區(qū)域之間。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述電阻連接部分是第二導(dǎo)電類型的半導(dǎo)體區(qū)域，其具有的冶金學(xué)的結(jié)形式和雜質(zhì)濃度輪廓被確定為使得能夠存在當(dāng)所述 多個(gè)漏極區(qū)域之一中發(fā)生結(jié)擊穿時(shí)在施加漏極偏壓的情況下未耗盡的區(qū)域。
10. 根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中，所述電阻連接部分包括至少一個(gè)薄 膜電阻，所述薄膜電阻通過觸點(diǎn)部分連接到所述多個(gè)漏極區(qū)域中的每一個(gè)。
11. 一種半導(dǎo)體集成電路，包括 電路，連接到第一布線和第二布線；禾口晶體管型保護(hù)器件，所述晶體管型保護(hù)器件在所述第一布線與所述第二布線之間的電 位差等于或大于固定值時(shí)導(dǎo)通并保護(hù)所述電路， 所述晶體管型保護(hù)器件包括 半導(dǎo)體襯底；第一導(dǎo)電類型的基極區(qū)域，形成于所述半導(dǎo)體襯底中； 第二導(dǎo)電類型的發(fā)射極區(qū)域，形成于所述基極區(qū)域內(nèi)；第二導(dǎo)電類型的多個(gè)集電極區(qū)域，被形成為彼此分開，并且分別與所述發(fā)射極區(qū)域分 開預(yù)定距離；以及電阻連接部分，以預(yù)定電阻連接在所述多個(gè)集電極區(qū)域之間。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其中，所述電阻連接部分包括至少一個(gè) 薄膜電阻，所述薄膜電阻經(jīng)過觸點(diǎn)部分連接到所述多個(gè)集電極區(qū)域中的每一個(gè)。
全文摘要
本發(fā)明涉及晶體管型保護(hù)器件和半導(dǎo)體集成電路。一種晶體管型保護(hù)器件包括半導(dǎo)體襯底；第一導(dǎo)電類型的阱，形成于半導(dǎo)體襯底中；第二導(dǎo)電類型的源極區(qū)域，形成于阱中；柵電極，在源極區(qū)域的一側(cè)經(jīng)過柵極絕緣膜形成于阱中；第二導(dǎo)電類型的多個(gè)漏極區(qū)域，被形成為彼此分開，并且分別與柵電極正下方的阱部分分開預(yù)定距離；電阻連接部分，以預(yù)定電阻連接在多個(gè)漏極區(qū)域之間。
文檔編號(hào)H01L29/06GK101752370SQ200910252948
公開日2010年6月23日 申請(qǐng)日期2009年12月4日 優(yōu)先權(quán)日2008年12月4日
發(fā)明者井本努, 小林敏夫 申請(qǐng)人:索尼株式會(huì)社