專利名稱：Vts絕緣柵極雙極晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及功率半導(dǎo)體器件結(jié)構(gòu)和用于制造高壓晶體管的工藝。
背景技術(shù)：
高壓場效應(yīng)晶體管(HVFET)以及高壓功率半導(dǎo)體器件的其他變種是半導(dǎo)體領(lǐng)域 公知的。許多HVFET使用了這樣的器件結(jié)構(gòu)該結(jié)構(gòu)包括輕度摻雜的、延伸的漏極區(qū)域，當(dāng) 器件處于“關(guān)斷”狀態(tài)時，該區(qū)域支撐或阻斷所施加的高壓(例如幾百伏特)。由于高電阻 的外延層，工作于高電壓(例如500-700V或更高)的普通MOSFET功率器件的“導(dǎo)通”狀態(tài) 漏極-源極電阻(Rds_)通常很大，在高漏極電流的情況下尤其如此。例如，在傳統(tǒng)的功率 MOSFET中，輕度摻雜的延伸的漏極區(qū)域(也稱為漂移區(qū))通常涉及晶體管總的導(dǎo)通狀態(tài)電 阻的95%。為了對抗傳導(dǎo)損耗問題，已經(jīng)提出了各種替換性的設(shè)計結(jié)構(gòu)。例如，在垂直薄硅 (VTS)MOSFET中，通過在薄的硅層中采用分級摻雜分布來降低傳導(dǎo)損耗，所述薄的硅層被位 置相鄰的厚氧化物中嵌入的場板(fieldplate)耗盡。但是，VTS結(jié)構(gòu)的一個問題是由于大 的場板(耦合到源極端子)對硅柱(耦合到漏極端子)的重疊造成較大的輸出電容(Coss)。 這種較大的輸出電容限制了器件的高頻開關(guān)性能。傳統(tǒng)的VTS MOSFET結(jié)構(gòu)的另一個缺點 是需要經(jīng)過漂移區(qū)域沿垂直方向的線性分級的摻雜分布，這常常難以控制并且制造成本很 尚ο在稱為CoolMOS 概念的另一種途徑中，通過交替的N-和P-降低表面場(RESURF) 層來減小傳導(dǎo)損耗。在CoolMOS 器件中，只通過多數(shù)(majority)載流子來提供電導(dǎo)性， 艮口，沒有雙極電流(少數(shù)載流子)的貢獻。由于CoolMOS 高壓功率MOSFET設(shè)計不包括大 的溝槽場板結(jié)構(gòu)，所以它還因較低的Coss而有利。不過，在某些應(yīng)用中，CoolMOS 設(shè)計仍 然會有高到不可接受的傳導(dǎo)性損耗。絕緣柵極雙極晶體管(即IGBT)是少數(shù)載流子功率半導(dǎo)體器件，它通過在單一的 器件結(jié)構(gòu)中由FET控制輸入和雙極功率開關(guān)晶體管相結(jié)合而實現(xiàn)了較低的傳導(dǎo)損耗。但 IGBT設(shè)計的主要缺點是，由于外延漂移區(qū)域中堆積的少數(shù)載流子造成的特征“尾電流”，開 關(guān)頻率通常被限制在60kHz或更低。換言之，在更高頻率(IOOkHz或更高)下由較差的開 關(guān)性能造成的開關(guān)損耗仍然是個問題。針對改善IGBT設(shè)計的開關(guān)速度而進行的嘗試包括 使用超薄晶片( 75 μ m或更小)的非穿通結(jié)構(gòu)。但是超薄晶片工藝帶來了顯著的成本增 加，并增加了制造工藝的復(fù)雜性。
根據(jù)下文的詳細說明以及附圖會更完整地理解本發(fā)明，但是不應(yīng)認(rèn)為本發(fā)明局限 于所示的具體實施例，它們僅僅是用于說明和理解。圖1圖示了垂直薄硅(VTS)絕緣柵極雙極晶體管(IGBT)結(jié)構(gòu)的示例性側(cè)面剖視 圖。
圖2A圖示了制造處理中，在P+襯底上形成N-摻雜的外延層的初始步驟之后，VTS IGBT結(jié)構(gòu)的示例性側(cè)面剖視圖。圖2B圖示了在垂直深溝槽刻蝕之后，圖2A的示例性器件結(jié)構(gòu)。
圖2C圖示了在形成填充深垂直溝槽的電介質(zhì)區(qū)域和場板之后，圖2B的示例性器 件結(jié)構(gòu)。圖2D圖示了在對硅襯底的頂面進行掩膜并對下方的電介質(zhì)區(qū)域進行第一刻蝕之 后，圖2C的示例性器件結(jié)構(gòu)。圖2E圖示了在形成柵極溝槽的第二電介質(zhì)刻蝕之后，圖2D的示例性器件結(jié)構(gòu)。圖2F圖示了在柵極溝槽中形成溝槽柵極之后，圖2E的示例性器件結(jié)構(gòu)。
具體實施例方式下面的說明中闡述了具體細節(jié)(例如材料類型、尺寸、結(jié)構(gòu)特征、工藝步驟等)以 提供對于本發(fā)明的完整理解。但是，本領(lǐng)域技術(shù)人員理解，實施本發(fā)明并不一定需要這些具 體細節(jié)。應(yīng)當(dāng)明白，附圖中的要素是代表性的，并且為了清楚起見并未按比例繪制。圖1圖示了 VTS IGBT 10的一種示例性側(cè)面剖視圖，IGBT 10具有的結(jié)構(gòu)包括P+ 摻雜的硅襯底11上形成的、N-型硅的多個隔離開的延伸漏極區(qū)域13。在圖1的示例中，由 重度摻雜的N+緩沖層12將延伸漏極區(qū)域13從P+襯底11分開。在一種實施例中，延伸漏 極區(qū)域13是外延層的一部分，所述外延層從N+緩沖層12延伸到硅晶片的頂面。襯底11 受到重度摻雜，以使其對于經(jīng)過漏電極漏洞的電流造成的電阻盡可能小，所述漏電極在完 工的器件中位于襯底11底部。VTS IGBT 10還包括P-主體區(qū)域14。在每個P-主體區(qū)域14上方的晶片外延層 的頂面處，一對N+摻雜的源極區(qū)域15a和15b在橫向上由P-型區(qū)域16分開。由圖可見， 每個P-主體區(qū)域14布置在延伸漏極區(qū)域13中相應(yīng)的一者正上方并在垂直方向上將該延 伸漏極區(qū)域與N+源極區(qū)域15a、15b以及P-型區(qū)域16分開。圖1的器件結(jié)構(gòu)還包括溝槽 柵極結(jié)構(gòu)，該溝槽柵極結(jié)構(gòu)具有柵極17 (例如由多晶硅組成)和柵極絕緣層28，柵極絕緣 層28使柵極17與相鄰的側(cè)壁P-主體區(qū)域14絕緣。柵極絕緣層28可以包括熱生長的二 氧化硅或其他合適的電介質(zhì)絕緣材料。在制造完工的器件中，向柵極17施加合適的電壓電 位造成沿P-主體區(qū)域14的垂直側(cè)壁部分形成導(dǎo)電溝道，使得電流可以經(jīng)過半導(dǎo)體材料垂 直流動，即從P+襯底11向上經(jīng)過緩沖層12和延伸漏極區(qū)域13，經(jīng)過垂直地形成的傳導(dǎo)溝 道，到達布置了源極區(qū)域15的、硅晶片的頂面。在另一種實施例中，不是在半導(dǎo)體柱的橫向?qū)挾确较蛏蠈+區(qū)域16布置在N+源 極區(qū)域15a、15b之間(如圖1所示)，而是可以在每個柱的橫向長度(即從附圖的紙面進 出)上將N+源極區(qū)域15和P+區(qū)域交替地形成在各個柱的頂部。換言之，根據(jù)取截面的位 置，像圖1所示那樣給出的剖視圖將具有在柱17的整個橫向?qū)挾壬涎由斓腘+源極區(qū)域15 或P+區(qū)域16。在這樣的實施例中，每個N+源極區(qū)域15在(沿柱的橫向長度的)兩側(cè)由 P+區(qū)域16接合。類似地，每個P+區(qū)域16在(沿柱的橫向長度的)兩側(cè)由N+源極區(qū)域15 接合。本領(lǐng)域技術(shù)人員可以理解，P+襯底11還用作垂直PNP雙極結(jié)晶體管的P+發(fā)射極 層。用基本術(shù)語來表示的話，VTS IGBT 10包括由上述溝槽柵極MOSFET結(jié)構(gòu)控制的半導(dǎo)體器件，所述半導(dǎo)體器件具有由交替的PNPN導(dǎo)電類型(P+襯底Il-N+緩沖層12和N-延伸漏 極層13-P-主體區(qū)域14-N+源極區(qū)域15)構(gòu)成的四個層。本領(lǐng)域技術(shù)人員還可以理解，將 N+緩沖層12包括在內(nèi)有利地在高壓阻斷期間防止了漂移區(qū)域13中形成的關(guān)斷狀態(tài)耗盡層 到達P+發(fā)射極(襯底)層11。在圖1的示例性器件結(jié)構(gòu)中，延伸漏極區(qū)域13、P-主體14、源極區(qū)域15a、15b和 P+區(qū)域16共同構(gòu)成了硅材料的平臺(mesa)或柱(在本申請中這兩個術(shù)語是同義的)。下文將結(jié)合圖2A-圖2F說明，這些柱是通過選擇性地除去各個柱或平臺的相反側(cè) 的半導(dǎo)體材料區(qū)域，而由垂直溝槽限定的。每個柱的高度和寬度，以及相鄰的垂直溝槽之 間的間距，可以由器件的擊穿電壓要求來確定。在各種實施例中，這些柱具有約30μπι至 120 μ m厚的范圍內(nèi)的垂直高度(厚度)。例如，在大約ImmX Imm尺寸的管芯上形成的VTS IGBT可以具有約60 μ m的垂直厚度。作為另一個示例，約2mm-4mm的管芯上形成的晶體管 結(jié)構(gòu)在每一側(cè)可以具有約30 μ m厚的柱結(jié)構(gòu)。在某些實施例中，每個柱的橫向?qū)挾瓤梢栽?能夠可靠制造的范圍內(nèi)盡可能地窄(例如約0.4μπι至0.8μπι寬)，以實現(xiàn)非常高的擊穿電 壓(例如 600-800V)。相鄰的一對柱(包括N-延伸漏極區(qū)域13)被示出為在橫向上由深溝槽電介質(zhì)區(qū) 域19分開。電介質(zhì)區(qū)域19可以包括二氧化硅、氮化硅或其他合適的電介質(zhì)材料。在形成 深溝槽之后，可以用各種公知的方法形成電介質(zhì)區(qū)域19，這些方法包括熱生長和化學(xué)氣相 沉積。在圖1的示例中，每個電介質(zhì)區(qū)域19從柵極17正下方向下延伸到N+緩沖層12。換 言之，在所示的實施例中，電介質(zhì)區(qū)域19大體上垂直地經(jīng)過漂移區(qū) 域13的整個垂直厚度延 伸。另一種實施例中，電介質(zhì)區(qū)域19可以從緊接著柵極17的下方垂直向下大體上穿 過漂移區(qū)域13的整個厚度延伸，但是停止在除了 N+緩沖層12的地方。每個電介質(zhì)區(qū)域19中布置有場板18，場板18與N+緩沖層12、Ρ+襯底以及相鄰的 半導(dǎo)體柱完全絕緣。用來形成場板18的導(dǎo)電材料可以包括重度摻雜的多晶硅、金屬(或金 屬合金)、硅化物或其他合適的導(dǎo)電材料。在完工的器件結(jié)構(gòu)中，場板18在正常情況下作為 電容器板，這些板可以在VTS IGBT處于關(guān)斷狀態(tài)時(即當(dāng)漏極升高的高壓電位時)用來將 電荷的延伸漏極區(qū)域耗盡。場板部件可以連接到該圖的紙面以外某個位置處的場板電極。在一種實施例中，將各個場板19與每個相鄰的柱(延伸漏極區(qū)域13)的側(cè)壁分開 的電介質(zhì)(氧化物)區(qū)域19的橫向厚度約為4μπι。場板19可以在能夠可靠地制造的情況 下被制造得盡可能窄，因為場板部件占據(jù)了硅面積而對器件的傳導(dǎo)性或擊穿電壓特性沒有 直接貢獻。在一種實施例中，場板18的寬度約為0. 5 μ m-3. Oym0本領(lǐng)域技術(shù)人員可以理解，在正向(導(dǎo)通狀態(tài))傳導(dǎo)過程中，通過將少數(shù)載流子 (空穴)從雙極器件的P+發(fā)射極層11注入到漂移區(qū)域13中，N-漂移區(qū)域13的電阻被大 大降低。當(dāng)使VTS IGBT在導(dǎo)通和關(guān)斷之間開關(guān)時，這些注入的少數(shù)載流子通常需要時間 來進入和離開(復(fù)合)漂移區(qū)域13。在圖1所示的示例性器件結(jié)構(gòu)中，少數(shù)載流子的復(fù)合 (也稱為“壽命限制(lifetime killing)”)是通過沿著大側(cè)壁區(qū)域產(chǎn)生的眾多界面阱來完 成的，所述側(cè)壁區(qū)域是由N-漂移區(qū)域13與電介質(zhì)(例如氧化物)區(qū)域19的界面形成的。 例如，當(dāng)器件從導(dǎo)通狀態(tài)(正向傳導(dǎo))向關(guān)斷狀態(tài)(阻斷電壓)切換時，沿N-漂移區(qū)域13 的側(cè)壁區(qū)域的界面阱有效地幫助迅速從漂移區(qū)域13清除少數(shù)載流子，從而改善了器件的高速開關(guān)性能。在關(guān)斷過程中，耦合為接地的場板18的存在還有助于將漂移區(qū)域13中存 在的少數(shù)載流子吸引到位置沿側(cè)壁區(qū)域的界面阱。在圖1的示例中，場板19可以耦合到最低芯片電位，例如接地。源極也可以聯(lián)到 場板(處于最低芯片電位)，或者源極區(qū)域也可以留在浮動狀況。換言之，圖1的實施例不 限于源極跟隨器配置。所示的VTS IGBT器件結(jié)構(gòu)可以被實現(xiàn)為四端器件，其中，漏極(發(fā) 射極)、源極(集電極)、場板和絕緣柵極部件各自連接到分別的電路端子。在另一種實施 例中，場板和絕緣柵極部件可以連接在一起。在關(guān)斷狀態(tài)下，高電壓(例如600V-800V，或更高)分別被施加到各個漏極(發(fā)射 極)11和源極(集電極)15區(qū)域兩端。隨著電壓增大，漂移區(qū)域13相反兩側(cè)場板區(qū)域18的 存在將使N型漂移區(qū)域耗盡自由載流子。漂移區(qū)域13的摻雜分布可以被調(diào)節(jié)成使得造成 的電場沿著從漏極到源極的路徑大致恒定。在一種實施例中，使外延層12的摻雜濃度線性 地漸變，以產(chǎn)生表現(xiàn)出大體上均勻的電場分布的延伸漏極區(qū)域。例如，摻雜濃度可以是在N+ 緩沖層12附近最高、在P-體區(qū)域14附近最低、并在二者之間線性地漸變。在其他實施例 中，漂移區(qū)域13中的摻雜分布梯度隨著漂移區(qū)域的垂直深度變化而變化(即不同的斜率)。 換言之，摻雜分布梯度可以在離漂移區(qū)域13的底部最近處最陡峭，并在P-體區(qū)域14附近 最淺。圖2A-圖2F分別是圖示了在示例性制造處理中處于不同階段的示例性VTS IGBT 結(jié)構(gòu)的側(cè)面剖視圖。由這些附圖所示的制造處理可以用來形成圖1的器件。該處理開始于 圖2A，該附示了制造處理中，在P+硅襯底11上方形成N-摻雜的層12、13的初始步驟 之后，VTS IGBT結(jié)構(gòu)的示例性側(cè)面剖視圖。在一種實施例中，N+緩沖層12具有10-15 μ m 厚范圍內(nèi)的垂直厚度。N+層11受到重度摻雜，以使其對向 漏極(發(fā)射極)電極經(jīng)過的電 流的電阻盡可能小，所述漏極(發(fā)射極)電極在完工的器件中位于襯底的底部。N+緩沖層 12的重度摻雜還防止了在反向偏壓阻斷過程中對P+襯底11的穿通。層12的摻雜可以隨 著層的形成而同時執(zhí)行。N-外延層13的摻雜也可以隨著層的形成而同時執(zhí)行。在形成了層12和13之后，對半導(dǎo)體晶片的頂面進行合適的掩膜，然后將深垂直溝 槽22刻蝕到N-外延層13中。圖2B圖示了制造處理中在垂直溝槽刻蝕之后，VTS IGBT的 示例性側(cè)面剖視圖，所述垂直溝槽刻蝕形成了由深溝槽22分隔開的、N-摻雜的半導(dǎo)體材料 的硅柱或平臺。每個柱的高度和寬度，以及相鄰的垂直溝槽22之間的間距，可以由器件的 擊穿電壓需求來確定。如前所述，這些分隔開的外延材料13的柱最終形成成品深溝槽IGBT 器件結(jié)構(gòu)的N-型外延漏極或漂移區(qū)域。應(yīng)當(dāng)明白，在各種實施例中，每個柱可以在(進出紙面的)正交方向上延伸很大的 橫向距離。在某些實施例中，由每個柱形成的N-型漂移區(qū)域的橫向?qū)挾瓤梢栽谀軌蚩煽康?制造的程度內(nèi)盡可能地窄，以實現(xiàn)很高的擊穿電壓(例如600-800V)。此外，還應(yīng)當(dāng)明白，盡管圖1的示例圖示的截面圖具有半導(dǎo)體材料的三個柱，該半 導(dǎo)體材料包括三個分隔開的N-漂移區(qū)域，但是應(yīng)當(dāng)明白，在制造完工的器件中，相同的器 件結(jié)構(gòu)可以在整個半導(dǎo)體管芯的兩個橫向方向上被重復(fù)或復(fù)制多次。其他實施例可以視情 況包括更多的或更少的半導(dǎo)體區(qū)域。例如，某些替換實施例可以包括摻雜分布從頂部向底 部變化的漂移區(qū)域。其他實施例可以在形成分隔開的柱的半導(dǎo)體材料(例如N-漂移區(qū)域) 的橫向?qū)挾壬习ǘ鄠€陡峭的(即階躍式)變化。例如，漂移區(qū)域13可以在硅晶片的頂面附近被制造得更寬，并在離N+緩沖層12最近處被制造得更寬。圖2C圖示了在形成填充了深垂直溝槽的電介質(zhì)區(qū)域和場板之后，圖2B的示例性 器件結(jié)構(gòu)。這些步驟可以以各種不同的工藝順序來執(zhí)行。在一種實施例中，首先在N型外 延柱13的側(cè)壁上形成電介質(zhì)層19，并在溝槽的底部覆蓋N+緩沖層12。在此之后，用多晶 硅或其他合適的導(dǎo)電材料對溝槽的剩余部分隨后進行填充以形成場板18。電介質(zhì)層優(yōu)選地 包括二氧化硅，但也可以使用氮化硅或其他合適的電介質(zhì)材料。在這種示例中，氧化物區(qū)域 19覆蓋了由一個深溝槽22分開的一對相鄰柱13的相對的側(cè)壁。側(cè)壁氧化物區(qū)域19覆蓋 了每個相應(yīng)溝槽中N型外延區(qū)域(柱)13的暴露部分。氧化物區(qū)域19可以用各種公知的 方法形成，包括熱生長和化學(xué)氣相沉積?；蛘?，可以用電介質(zhì)材料(例如氧化物)完全填充每個溝槽22，隨后通過掩膜和刻 蝕步驟來使溝槽開口，然后由形成場板18的導(dǎo)電材料填充該溝槽。如圖2C所示，電介質(zhì)區(qū)域19覆蓋了每個外延層柱的側(cè)壁。場板18和電介質(zhì)區(qū)域 19完全填充了每個溝槽22。場板18從晶片的頂面沿著N-外延層13的整個高度向下延 伸。在形成了區(qū)域19之后，可以用傳統(tǒng)技術(shù)(例如化學(xué)機械拋光)對硅襯底的頂面進行平 面化。圖2D圖示了在對硅襯底的頂面進行掩膜之后，圖2C的示例性器件結(jié)構(gòu)。在這種 示例中，掩膜層25包括光刻膠的層，該層具有以氧化物區(qū)域19的上方為中心的經(jīng)顯影的開 口 24。注意，外延區(qū)域13的每個柱正上方的掩膜層21那部分延伸(即重疊)到超過柱的 側(cè)壁部分的邊緣一段短的距離。這具有留下側(cè)壁氧化物的薄層覆蓋氧化物區(qū)域19的第一 和第二側(cè)壁部分的效果。即，每個開口 24的最接近每個N-外 延柱13的邊緣與側(cè)壁不一致； 而是有意地使開口 24偏離，從而使每個開口 24的最近邊緣與相應(yīng)的柱側(cè)壁離開小的距離。 在一種實施例中，重疊距離大約為0. 2μπι至0. 5μπι。通過除去開口 24正下方的范圍中的區(qū)域19的電介質(zhì)材料，由第一電介質(zhì)刻蝕形 成柵極溝槽26。在一種實施例中，第一電介質(zhì)刻蝕是大體上各向異性的等離子體刻蝕。第 一電介質(zhì)刻蝕被向下執(zhí)行到所需的深度(即目標(biāo)深度)，在一種實施例中該深度約為3 μ m 深。例如可以將C4F8/C0/Ar/02氣體的混合物用于等離子體刻蝕。注意，第一刻蝕的各向 異性的性質(zhì)在柵極溝槽中產(chǎn)生了大體上垂直的側(cè)壁輪廓，該輪廓不延伸或穿透到各個柱13 的側(cè)壁。換言之，掩膜層25的重疊距離使得經(jīng)過開口 24的各向異性刻蝕不會攻擊N-外延 柱13的側(cè)壁；相反，包括氧化物區(qū)域19的一部分電介質(zhì)材料在第一電介質(zhì)刻蝕之后仍然覆 蓋柱13的側(cè)壁范圍。圖2E圖示了在除去柵極溝槽中覆蓋N-外延柱13的側(cè)壁的氧化物之后，圖2D的 示例性器件結(jié)構(gòu)?？梢越?jīng)過掩膜層25的開口 24執(zhí)行第二電介質(zhì)刻蝕，以完全除去N-外延 柱的側(cè)壁上剩余的氧化物。在一種實施例中，第二電介質(zhì)刻蝕是濕法刻蝕(例如使用經(jīng)緩 沖的HF)，其具有大體上各向同性的性質(zhì)。結(jié)果，一對柵極溝槽開口 27使沿柱或平臺的側(cè)壁 的外延硅材料暴露出來。在所示的實施例中，第二電介質(zhì)刻蝕具有高的選擇性，這意味著它以比刻蝕硅快 得多的速率刻蝕電介質(zhì)材料。利用這樣的處理，每個側(cè)壁的硅表面不被破壞，從而能夠在側(cè) 壁表面上隨后生長高質(zhì)量的柵極氧化物。另外，由于第二電介質(zhì)刻蝕的大體上各向同性的 性質(zhì)，柵極溝槽在垂直和橫向的方向上以相似的速率受到刻蝕。但是，由于第二電介質(zhì)刻蝕被用來除去硅平臺側(cè)壁上剩余的幾十微米的二氧化硅，所以對于溝槽柵極開口 27的長細 比的總體影響相對較小。在一種實施例中，每個柵極溝槽開口 27的橫向?qū)挾燃s為1.5μπι 寬，最終深度約為3.5μπι。圖2F圖示了在除去掩膜層25、形成高質(zhì)量的薄的(例如 500人)柵極氧化物層 28并隨后對柵極溝槽進行填充之后，圖2Ε的示例性器件結(jié)構(gòu)，所述柵極氧化物層28覆蓋 了 N-外延柱13的暴露側(cè)壁部分。在一種實施例中，柵極氧化物層28是熱生長的，具有100 至1000Α范圍的厚度。在形成柵極氧化物28之前除去掩膜層25。每個柵極溝槽的剩余部 分被填充有摻雜多晶硅或其他合適的材料，其在完工的VTS IGBT器件結(jié)構(gòu)中形成柵極部件 17。在一種實施例中，每個柵極部件17具有約1. 5μπι的橫向?qū)挾群图s3. 5μπι的深度。本領(lǐng)域技術(shù)人員可以理解，掩膜層的重疊距離應(yīng)當(dāng)足夠大，使得即使在最差的掩 膜失準(zhǔn)誤差場合的情況下，所獲得的掩膜層25相對于每個N-外延柱13的重疊情況仍然會 防止等離子體刻蝕沿相反的柱側(cè)壁中任一者攻擊硅材料。類似地，掩膜層25的重疊距離應(yīng) 當(dāng)不會大到使得在最差的掩膜失準(zhǔn)誤差情況下不能通過合理的第二電介質(zhì)刻蝕除去任一 側(cè)壁19上剩余的氧化物。例如，如果重疊距離發(fā)生得太大，則將覆蓋了 N型外延柱13的側(cè) 壁部分的氧化物除去所需的第二電介質(zhì)刻蝕可能造成柵極部件17與場板18之間(即將其 分開)的剩余氧化物過度變薄，可能造成這些元件之間的隔離不充分。 可以在溝槽柵極結(jié)構(gòu)已經(jīng)完工之后，在每個N-漂移區(qū)域13的頂部附近形成N+源極(集電極)區(qū)域15a和15b以及P-主體區(qū)域14。源極區(qū)域15和P-主體區(qū)域14各自可 以用普通的沉積、擴散和/或注入工藝技術(shù)形成。在形成N+源極區(qū)域15之后，可以通過用 傳統(tǒng)制造方法形成源極(集電極)、漏極(發(fā)射極)、場板和MOSFET柵電極來完成晶體管器 件，這些電極電連接到器件的各個區(qū)域/材料(為了清楚起見，圖中未示出)。
盡管已經(jīng)結(jié)合具體器件類型對上述實施例進行了說明，但是本領(lǐng)域技術(shù)人員可 以理解，在本發(fā)明的范圍內(nèi)可以有各種變更和替換形式。例如，盡管已經(jīng)說明了各種VTS IGBT，但是所示的方法、布局和結(jié)構(gòu)同樣可以應(yīng)用到其他結(jié)構(gòu)和器件類型，包括肖特基、二 極管、MOS和雙極結(jié)構(gòu)。因此，說明書和附圖應(yīng)當(dāng)認(rèn)為是示例性的而不是限制性的。
權(quán)利要求
一種功率晶體管器件，包括第一導(dǎo)電類型的襯底；第二導(dǎo)電類型的緩沖層，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型相反，所述緩沖層布置在所述襯底的頂部，所述襯底與所述緩沖層之間形成第一PN結(jié)；半導(dǎo)體材料的多個柱，每個柱包括所述第二導(dǎo)電類型的第一區(qū)域；所述第一導(dǎo)電類型的體區(qū)域，所述體區(qū)域與所述第一區(qū)域相鄰；所述第二導(dǎo)電類型的漂移區(qū)域，其從所述體區(qū)域向所述緩沖層沿垂直方向延伸，所述體區(qū)域與所述漂移區(qū)域之間形成第二PN結(jié)；所述柱的相鄰對沿橫向由電介質(zhì)區(qū)域分開，所述電介質(zhì)區(qū)域從至少剛剛接近所述第二PN結(jié)的地方沿垂直方向向下至少延伸到所述緩沖層中，電介質(zhì)層與所述柱的相鄰對的各個漂移區(qū)域形成側(cè)壁界面；場板部件，布置在所述電介質(zhì)層內(nèi)，所述場板部件具有沿所述垂直方向延伸的長度，所述場板部件由導(dǎo)電材料形成，所述場板部件與所述漂移區(qū)域和所述緩沖層完全絕緣；溝槽柵極，其布置在所述電介質(zhì)區(qū)域中與所述體區(qū)域相鄰，所述柵極與所述體區(qū)域和所述場板部件絕緣；其中，當(dāng)所述功率晶體管器件處于導(dǎo)通狀態(tài)時，所述第一PN結(jié)和所述第二PN結(jié)作為雙極晶體管工作，其中所述襯底包括發(fā)射極，所述第一區(qū)域包括集電極，所述溝槽柵極用作對所述發(fā)射極與所述集電極之間的正向?qū)ㄟM行控制的場效應(yīng)晶體管(FET)的控制輸入端；當(dāng)所述功率晶體管處于關(guān)斷狀態(tài)時，所述第一PN結(jié)受到反向偏壓。
2.根據(jù)權(quán)利要求1所述的功率晶體管器件，其中，所述場板部件從與所述第一區(qū)域的 頂面相鄰處向下延伸到與所述緩沖層的頂面大體相鄰。
3.根據(jù)權(quán)利要求1所述的功率晶體管器件，還包括柵極，所述柵極布置在所述第一電 介質(zhì)區(qū)域和所述第二電介質(zhì)區(qū)域內(nèi)與所述體區(qū)域相鄰處，所述柵極與所述體區(qū)域、第一場 板和第二場板絕緣。
4.根據(jù)權(quán)利要求1所述的功率晶體管器件，其中，所述漂移區(qū)域沿所述垂直方向具有 線性地漸變的摻雜分布。
5.根據(jù)權(quán)利要求1所述的功率晶體管器件，其中，所述第一導(dǎo)電類型為P型，所述第二 導(dǎo)電類型為η型。
6.根據(jù)權(quán)利要求1所述的功率晶體管器件，其中，所述場板部件包括重度摻雜的多晶娃。
7.根據(jù)權(quán)利要求1所述的功率晶體管器件，其中，所述電介質(zhì)層包括二氧化硅。
8.根據(jù)權(quán)利要求1所述的功率晶體管器件，其中，所述電介質(zhì)區(qū)域沿所述垂直方向向 下延伸到所述緩沖層中。
9.一種制造于半導(dǎo)體管芯上的功率晶體管器件，包括 第一導(dǎo)電類型的襯底，其布置在所述半導(dǎo)體管芯的底部；第二導(dǎo)電類型的緩沖層，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型相反，所述緩沖層與 所述襯底的頂面相鄰以在其間形成PN結(jié)；所述第二導(dǎo)電類型的第一區(qū)域，布置在所述半導(dǎo)體管芯的頂面處或頂面附近，所述第一區(qū)域包括場效應(yīng)晶體管(FET)的源極區(qū)域，所述場效應(yīng)晶體管在所述功率晶體管器件處 于導(dǎo)通狀態(tài)時對所述襯底與所述第一區(qū)域之間沿垂直方向的正向?qū)ㄟM行控制，所述第一 區(qū)域還包括雙極晶體管的集電極而所述襯底還包括發(fā)射極，當(dāng)在所述導(dǎo)通狀態(tài)工作時所述 雙極晶體管沿所述垂直方向傳導(dǎo)電流；所述第一導(dǎo)電類型的體區(qū)域，所述體區(qū)域與所述第一區(qū)域的底面相鄰； 所述第二導(dǎo)電類型的漂移區(qū)域，其從所述緩沖層的頂面沿垂直方向向所述體區(qū)域的底 面延伸；第一電介質(zhì)區(qū)域和第二電介質(zhì)區(qū)域，其與所述漂移區(qū)域的相對的橫向側(cè)壁部分分別相 鄰，這些電介質(zhì)區(qū)域從緊接著所述體區(qū)域下方處沿所述垂直方向向下至少延伸到所述緩沖 層中；柵極，其布置成與所述體區(qū)域相鄰并與所述體區(qū)域絕緣，所述柵極從所述第一區(qū)域的 底面沿所述垂直方向向下至少延伸到所述體區(qū)域的底面；以及第一場板和第二場板，分別布置在所述第一電介質(zhì)區(qū)域和所述第二電介質(zhì)區(qū)域內(nèi)，所 述第一場板和所述第二場板各自從緊挨著所述柵極最下部分上方處沿所述垂直方向向下 延伸到所述緩沖層的頂面附近，所述第一場板和所述第二場板與所述漂移區(qū)域和所述緩沖 層完全絕緣。
10.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述漂移區(qū)域沿所述垂直方向具有 線性地漸變的摻雜分布。
11.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述第一導(dǎo)電類型為P型，所述第二 導(dǎo)電類型為η型。
12.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述第一場板和所述第二場板包括多晶娃。
13.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述第一電介質(zhì)區(qū)域和所述第二電 介質(zhì)區(qū)域包括二氧化硅。
14.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述緩沖層具有的摻雜濃度高到足 以在所述功率晶體管器件處于關(guān)斷狀態(tài)時防止穿通到所述襯底。
15.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述漂移區(qū)域具有的橫向?qū)挾仍谒?述緩沖層與所述體區(qū)域之間沿所述垂直方向大體上恒定。
16.根據(jù)權(quán)利要求9所述的功率晶體管器件，其中，所述第一電介質(zhì)區(qū)域和所述第二電 介質(zhì)區(qū)域在所述垂直方向上延伸到所述襯底中。
17.—種制造在半導(dǎo)體管芯上的功率晶體管器件，包括 第一導(dǎo)電類型的襯底；第二導(dǎo)電類型的緩沖層，所述第二導(dǎo)電類型與所述第一導(dǎo)電類型相反，所述緩沖層布 置在所述襯底的頂面上；半導(dǎo)體材料的多個柱，每個柱沿垂直方向延伸并具有第一側(cè)壁和第二側(cè)壁，每個柱包括所述第二導(dǎo)電類型的第一區(qū)域，布置在所述半導(dǎo)體管芯的頂面處或頂面附近； 所述第二導(dǎo)電類型的漂移區(qū)域；和所述第一導(dǎo)電類型的體區(qū)域，所述體區(qū)域垂直地與所述第一區(qū)域和所述漂移區(qū)域分開；第一電介質(zhì)區(qū)域和第二電介質(zhì)區(qū)域，其布置在每個所述柱的相反兩側(cè)，所述第一電介 質(zhì)區(qū)域和所述第二電介質(zhì)區(qū)域大體上覆蓋第一橫向側(cè)壁和第二橫向側(cè)壁，從而產(chǎn)生與所述 漂移區(qū)域相鄰的界面阱，所述第一電介質(zhì)區(qū)域和所述第二電介質(zhì)區(qū)域沿所述垂直方向延伸 到所述緩沖層中；第一場板和第二場板，其分別布置在所述第一電介質(zhì)區(qū)域和所述第二電介質(zhì)區(qū)域中；絕緣柵極，其布置成與所述體區(qū)域相鄰并與所述體區(qū)域絕緣，當(dāng)所述功率晶體管器件 以導(dǎo)通狀態(tài)工作時，向所述絕緣柵極施加電壓電位造成電流流經(jīng)所述第一區(qū)域與所述襯底 之間，當(dāng)所述功率晶體管器件以關(guān)斷狀態(tài)工作時，所述漂移區(qū)域被夾斷。
18.根據(jù)權(quán)利要求17所述的功率晶體管器件，其中，所述第一場板和所述第二場板與 所述漂移區(qū)域和所述緩沖層完全絕緣。
19.根據(jù)權(quán)利要求17所述的功率晶體管器件，其中，所述襯底包括雙極晶體管的發(fā)射 極而所述第一區(qū)域包括集電極，所述第一區(qū)域還包括對所述雙極晶體管的導(dǎo)通_關(guān)斷切換 進行控制的場效應(yīng)晶體管(FET)的源極，所述絕緣柵極包括所述FET的柵極。
20.根據(jù)權(quán)利要求19所述的功率晶體管器件，其中，所述漂移區(qū)域包括所述FET的延伸 漏極區(qū)域。
21.根據(jù)權(quán)利要求17所述的功率晶體管器件，其中，在所述功率晶體管器件從導(dǎo)通狀 態(tài)向關(guān)斷狀態(tài)切換的過程中，所述界面阱起作用以幫助除去所述漂移區(qū)域中的少數(shù)載流子。
22.根據(jù)權(quán)利要求17所述的功率晶體管器件，其中，所述緩沖層具有的摻雜濃度高到 足以在所述功率晶體管器件以關(guān)斷狀態(tài)工作時防止穿通到所述襯底。
23.根據(jù)權(quán)利要求17所述的功率晶體管器件，其中，所述漂移區(qū)域具有的橫向?qū)挾仍?所述緩沖層與所述體區(qū)域之間沿所述垂直方向大體上恒定。
24.根據(jù)權(quán)利要求17所述的功率晶體管器件，其中，所述第一電介質(zhì)區(qū)域和所述第二 電介質(zhì)區(qū)域不延伸到所述襯底中。
全文摘要
本發(fā)明涉及VTS絕緣柵極雙極晶體管。在一種實施例中，功率晶體管器件包括襯底，襯底與下方的緩沖層形成PN結(jié)。該功率晶體管器件還包括第一區(qū)域、與緩沖層的頂面相鄰的漂移區(qū)域、以及體區(qū)域。體區(qū)域?qū)⒌谝粎^(qū)域與漂移區(qū)域分開。第一和第二電介質(zhì)區(qū)域與漂移區(qū)域的相反的橫向側(cè)壁分別相鄰。這些電介質(zhì)區(qū)域沿垂直方向從緊挨著體區(qū)域下方處至少延伸到緩沖層中。第一和第二場板分別布置在第一和第二電介質(zhì)區(qū)域中。對正向?qū)ㄟM行控制的溝槽柵極布置在與體區(qū)域相鄰并與體區(qū)域絕緣的電介質(zhì)區(qū)域上方。
文檔編號H01L29/739GK101840919SQ20091026191
公開日2010年9月22日 申請日期2009年12月21日 優(yōu)先權(quán)日2008年12月23日
發(fā)明者維杰伊·帕塔薩拉蒂, 蘇吉特·巴納吉 申請人:電力集成公司