專利名稱：在同一晶片上的集成的各種晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在同一集成電路晶片上的不同類型的晶體管的形成。
背景技術(shù)：
在制造例如閃存的微電子存儲(chǔ)器的過程中，可能還需要額外的電路系統(tǒng)以控制閃 存陣列。閃存陣列可以包括在控制電路控制下運(yùn)行的閃存單元的矩陣，所述控制電路在陣 列外的周圍或者區(qū)域中。
發(fā)明目的 這些外圍電路可包括不同類型的晶體管，所述外圍電路包括相對(duì)更低電壓、更高 性能的晶體管以及相對(duì)更高電壓的晶體管。這些晶體管的參數(shù)彼此各不相同，也與存儲(chǔ)器 單元的參數(shù)不同，由此，即使所有這些裝置形成在同一晶片上，有利地，用于制造它們的工 藝也不同。


圖1為根據(jù)本發(fā)明的一個(gè)實(shí)施例在制造初期的放大局部剖視圖； 圖2為根據(jù)一個(gè)實(shí)施例在第二層多晶硅沉積之后的放大局部剖視圖； 圖3為根據(jù)一個(gè)實(shí)施例在制造初期的高電壓晶體管柵的局部放的更大的剖視圖； 圖4為圖3中所示的高電壓晶體管多晶硅柵在根據(jù)一個(gè)實(shí)施例的后續(xù)處理之后的
放大剖視圖；并且 圖5為在根據(jù)一個(gè)實(shí)施例的后續(xù)處理之后與圖4對(duì)應(yīng)的放大剖視圖。
具體實(shí)施例方式
根據(jù)某些實(shí)施例，集成電路可以包括由被控制電路包圍的閃存單元制成的閃存，
所述控制電路包括可以處理更高電壓的更高電壓晶體管以及更低電壓、更高性能的晶體 管。這些晶體管中的每個(gè)具有不同的操作功能性，并且因此具有不同的結(jié)構(gòu)特征。有利地， 在某些實(shí)施例中，所有這些不同的晶體管和存儲(chǔ)器單元可以在同一晶片上制成，且沒有不 必要的重復(fù)微電子制造步驟。 根據(jù)包括更高電壓晶體管的某些實(shí)施例，形成更高電壓晶體管柵結(jié)構(gòu)作為生產(chǎn)工
藝的開始是有利的。大體上，這些晶體管具有更高的熱預(yù)算并且比在更低電壓下操作的更 高性能晶體管具有更厚的柵氧化物。由此，可以在工藝流程的開始制造更高電壓晶體管，以 使更高性能晶體管不會(huì)受到用于制造更高電壓晶體管的更高熱預(yù)算的影響。 參考圖l，在某些實(shí)施例中，多個(gè)不同類型的裝置可以形成在具有單個(gè)微電子基底 12的一個(gè)晶片上。例如，在區(qū)域10中，可以形成存儲(chǔ)器單元的陣列。存儲(chǔ)器陣列可以在不 同的區(qū)域中并且被外圍電路包圍。外圍電路可包括用于控制存儲(chǔ)器陣列操作的晶體管。通 常，在存儲(chǔ)器陣列中的單元的構(gòu)造與在外圍電路中的晶體管構(gòu)造不同。
由此，在某些實(shí)施例中，存儲(chǔ)器陣列區(qū)域10可以以區(qū)域40， 42和44為界，這些區(qū)域分別包括第一和第二柵氧化物類型的更高電壓晶體管和更高性能晶體管。在每個(gè)區(qū)域 中，可設(shè)置N型和P型的互補(bǔ)金屬氧化物微電子晶體管。然而，本發(fā)明不局限于任何特定類 型的晶體管，無論是存儲(chǔ)器還是外圍，更高電壓還是更高性能的晶體管。
為了形成不同類型的晶體管，大體上可以利用不同的柵電介質(zhì)和不同的柵電介質(zhì) 厚度。在一個(gè)實(shí)施例中，用于在區(qū)域40中的更高電壓晶體管的柵電介質(zhì)28，可以首先被形 成?？梢栽诰乃袇^(qū)域中去除該電介質(zhì)，除了在計(jì)劃用于形成更高電壓晶體管的區(qū)域 40中。 然后，用于存儲(chǔ)器單元的柵電介質(zhì)26在存儲(chǔ)器單元區(qū)域10中和在外圍區(qū)域40，42 和44上均可以被布圖。即柵電介質(zhì)26可以變成存儲(chǔ)器單元的唯一柵電介質(zhì)并且可以為在 外圍中的第二電介質(zhì)層，例如，在先前形成的用于更高電壓晶體管的第一電介質(zhì)層28上。 這樣，更高電壓晶體管的柵電介質(zhì)可以比存儲(chǔ)器單元的柵電介質(zhì)以及在區(qū)域42和44中的 更高性能晶體管的柵電介質(zhì)明顯更厚。在某些實(shí)施例中，區(qū)域42和44可以每個(gè)具有其自 己不同的柵電介質(zhì)30參數(shù)。 根據(jù)一個(gè)實(shí)施例，存儲(chǔ)器單元可以具有由充滿氧化物14的隔離槽隔開的第一多 晶硅柵18。柵18可以均由布圖和蝕刻單個(gè)多晶硅層形成。槽可以形成在微電子基底12 中。盡管僅示出了一個(gè)柵18，但是在某些實(shí)施例中大量的柵可以構(gòu)成微電子存儲(chǔ)器矩陣。
在某些情況中，與單元臨近的可以為外圍電路，其包括用于N和P溝道更高電壓晶 體管的柵22。這些更高電壓晶體管柵22可以從用于形成存儲(chǔ)器單元的柵18的同一多晶硅 沉積形成。由此，沉積的多晶硅可以被適當(dāng)?shù)匮谏w以形成與更高電壓晶體管相關(guān)的較大的 柵22以及與微電子存儲(chǔ)器電路相關(guān)的較小的柵18。 在某些情況中，與微電子存儲(chǔ)器電路10相關(guān)的較小的柵18可以具有更多朝上翹 的邊緣并且具有比用于高電壓晶體管的柵22更小的尺寸。朝上翹的邊緣為氧化物14生長(zhǎng) 以及在下面的基底12a相對(duì)于在更高電壓晶體管下面的基底12b具有較小厚度的結(jié)果。
在某些情況中，在更高電壓晶體管之間的槽可以比在單元之間的槽更寬。同樣地， 在每個(gè)更高電壓晶體管下面的基底12可以比在每個(gè)單元下面的基底更寬。
圖1中所示的結(jié)構(gòu)可以為工藝步驟的順序的結(jié)果，例如隔離限定、隱埋阱離子注 入(buried well implant)、用于更高電壓晶體管的柵氧化物生長(zhǎng)以及用于存儲(chǔ)器單元的 阱n溝道離子注入(well n-cha皿elimplants)。 在第一多晶硅限定之后，更高電壓晶體管柵22被摻入雜質(zhì)。這使用掩模來進(jìn)行。 在n溝道區(qū)域，阱被離子注入。在n溝道區(qū)域中，還進(jìn)行閾值調(diào)整和輕摻雜漏極(LDD)離子 注入。輕摻雜漏極離子注入使用更高電壓晶體管柵22作為在自對(duì)準(zhǔn)工藝中的掩模。對(duì)于更 高電壓晶體管的輕摻雜漏極離子注入在溝道區(qū)域中借助于已經(jīng)被限定的更高電壓多晶硅 柵22來屏蔽。由此，源極/漏極離子注入發(fā)生在多晶硅柵22的兩側(cè)中的任意一側(cè)上(頁 的里面和外面)以形成輕摻雜漏極結(jié)構(gòu)的源極部分和漏極部分。與P溝道更高電壓晶體管 相關(guān)，P溝道區(qū)域被離子注入。 然后，多晶硅間電介質(zhì)20被沉積在區(qū)域10中的單元和區(qū)域40中的更高電壓晶體 管上。在一個(gè)實(shí)施例中，多晶硅間電介質(zhì)20為氧化物/氮化物/氧化物(ONO)疊層。
然后第一多晶硅層和多晶硅間電介質(zhì)20可以從更高性能晶體管區(qū)域42和44被 去除。然后，使用兩個(gè)專用的掩模，限定包括調(diào)整用于更高性能晶體管的閾值電壓的N阱和
5P阱。 如圖2中所示，第二多晶硅層24被沉積在存儲(chǔ)器區(qū)域10以及更高電壓晶體管區(qū) 域40上，并且還被沉積在更低電壓，更高性能晶體管區(qū)域42，44上。 可以使用掩模來限定在存儲(chǔ)器陣列中的字線。該掩?？梢宰詫?duì)準(zhǔn)到第二多晶硅層 24和多晶硅柵18?？梢允褂们笆龅难谀韴?zhí)行對(duì)于閃存單元的源極和漏極離子注入。隨 后進(jìn)行更高性能晶體管柵布圖。借助專用的掩模將多晶硅間電介質(zhì)層20從更高性能晶體 管去除。該掩模在高性能晶體管區(qū)域中完全打開并且其在更高電壓晶體管區(qū)域中成形以使 多晶硅間電介質(zhì)層20保持在更高電壓晶體管柵的上面。從更高電壓晶體管區(qū)域40去除第 二多晶硅層24會(huì)產(chǎn)生問題，這是因?yàn)檫@些晶體管的臨界區(qū)域受到去除的影響。
因此，如圖3中所示，當(dāng)借助各向異性蝕刻從更高性能晶體管去除第二層24時(shí)，多 晶硅間電介質(zhì)20保持在柵22的上面并且多晶硅的第二層24的一部分被維持成側(cè)壁隔離 物的形式。因?yàn)閭?cè)壁隔離物24與第一多晶硅層的邊緣重疊導(dǎo)致其在豎直方向較厚，所以側(cè) 壁隔離物24耐久。清除將要被接觸的更高電壓晶體管源極和漏極區(qū)域里的多晶硅間電介 質(zhì)20。 然后，用于更高性能晶體管的阱被離子注入并且更低電壓晶體管柵氧化物生長(zhǎng)， 同時(shí)閃單元使其源極和漏極被離子注入。 使用側(cè)壁隔離物作為限定高摻雜漏極區(qū)域34的長(zhǎng)度的掩模使更高電壓晶體管的 源極漏極區(qū)域32被離子注入。第二多晶硅層24和多晶硅間電介質(zhì)20限定輕摻雜漏極延 伸34，所述輕摻雜漏極延伸34被保護(hù)免于源極和漏極離子注入以及目標(biāo)在于源極/漏極區(qū) 域32的接觸形成物(未示出)的自對(duì)準(zhǔn)硅化物形成(salicide formation)。因此，自對(duì)準(zhǔn) 硅化物保護(hù)掩?？梢栽诟唠妷壕w管區(qū)域中完全打開。 參考圖4，可以選擇使用合適的蝕刻劑將多晶硅電介質(zhì)20的上層從柵22的上面去 除，所述上層被稱為上氧化物層30和滲氮層28。蝕刻劑必須為對(duì)于多晶硅選擇的。
然后，圖5中所示為多晶硅隔離物24關(guān)于氧化物層30的選擇性蝕刻。當(dāng)然，對(duì)于 某些實(shí)施例，N和P型更高電壓晶體管柵均可以被設(shè)置。在某些情況中，這可以改進(jìn)性能。
輕摻雜漏極延伸區(qū)域34可以從平版印刷尺寸規(guī)格減少到次平版印刷尺寸規(guī)格。 它們的尺寸規(guī)格由側(cè)壁隔離物24確定，所述隔離物的寬度本身又由用于形成隔離物24的 各向異性蝕刻的時(shí)間控制。結(jié)果，更高電壓晶體管的尺寸可被減小。 整篇說明書中提到的"一個(gè)實(shí)施例"或者"實(shí)施例"意味著與實(shí)施例相關(guān)描述的特 定特征、結(jié)構(gòu)或者參數(shù)被包括在包含在本發(fā)明中的至少一個(gè)實(shí)施中。由此，短語"一個(gè)實(shí)施 例"或者"在實(shí)施例中"的出現(xiàn)不必涉及同一個(gè)實(shí)施例。此外，特定的特征、結(jié)構(gòu)或者參數(shù)可 以被建立在除了特定實(shí)施例的其他合適的形式中以及所有可以被本申請(qǐng)的權(quán)利要求所包 含的這種形式中。 盡管本發(fā)明僅關(guān)于有限數(shù)目的實(shí)施例進(jìn)行了描述，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)從這 些實(shí)施例體會(huì)到許多的修改和變化。應(yīng)當(dāng)理解文末附加的權(quán)利要求覆蓋所有落入本發(fā)明的 精神和范圍的所述修改和變化。
權(quán)利要求
一種制造半導(dǎo)體裝置的方法，包括在基底上沉積和布圖第一層多晶硅；在所述被布圖的第一層上形成電介質(zhì)；在所述電介質(zhì)上形成第二層多晶硅；由所述第二層形成側(cè)壁隔離物；以及去除所述側(cè)壁隔離物而將下面的電介質(zhì)留在所述基底上和所述第一層的側(cè)面上。
2. 根據(jù)權(quán)利要求1所述的方法，其包括使用所述第一層形成存儲(chǔ)器單元和外圍晶體 管的柵。
3. 根據(jù)權(quán)利要求2所述的方法，其包括在所述外圍晶體管處僅由所述第二層形成側(cè) 壁隔離物。
4. 根據(jù)權(quán)利要求3所述的方法，其包括使用所述側(cè)壁隔離物作為掩模從所述外圍晶 體管的所述第一層的上面去除所述電介質(zhì)。
5. 根據(jù)權(quán)利要求1所述的方法，其包括形成存儲(chǔ)器陣列、在所述存儲(chǔ)器陣列外的第一 組晶體管以及在所述存儲(chǔ)器陣列外的第二組晶體管，所述第一組晶體管為比所述第二組晶 體管更高電壓的晶體管。
6. 根據(jù)權(quán)利要求5所述的方法，其包括在形成所述第二組晶體管或者所述存儲(chǔ)器陣 列的柵之前形成所述更高電壓晶體管的柵。
7. 根據(jù)權(quán)利要求6所述的方法，其包括在所述第一組晶體管上形成側(cè)壁隔離物。
8. 根據(jù)權(quán)利要求7所述的方法，其包括在用于所述存儲(chǔ)器陣列的第一層上以及在用 于所述更高電壓晶體管的第一層上形成所述電介質(zhì)。
9. 根據(jù)權(quán)利要求8所述的方法，其包括形成用于更高電壓晶體管的第一和第二電介 質(zhì)，并且應(yīng)用所述第二層電介質(zhì)作為用于所述存儲(chǔ)器陣列的電介質(zhì)。
10. 根據(jù)權(quán)利要求l所述的方法，其包括形成氧化物/氮化物/氧化物的所述電介質(zhì)。
11. 一種半導(dǎo)體器件，其包括 微電子基底；在所述基底中的輕摻雜漏極； 在所述基底中的源極和漏極；在所述基底上的柵，所述輕摻雜漏極與所述柵自對(duì)準(zhǔn)；以及覆蓋所述輕摻雜漏極但是不覆蓋所述源極和漏極的電介質(zhì)，所述電介質(zhì)覆蓋所述柵的 側(cè)面。
12. 根據(jù)權(quán)利要求11所述的器件，其中所述電介質(zhì)為氧化物/氮化物/氧化物疊層。
13. 根據(jù)權(quán)利要求11所述的器件，其中所述輕摻雜漏極具有次平版印刷尺寸規(guī)格。
14. 根據(jù)權(quán)利要求11所述的器件，其包括形成在所述基底上的存儲(chǔ)器陣列，所述晶體 管在所述存儲(chǔ)器陣列外。
15. 根據(jù)權(quán)利要求14所述的器件，僅所述氧化物/氮化物/氧化物疊層的最低層被置 于所述柵的頂部上。
16. 根據(jù)權(quán)利要求15所述的器件，僅所述氧化物/氮化物/氧化物疊層的最低層被置 于所述源極和漏極上。
17. 根據(jù)權(quán)利要求14所述的器件，其包括在所述基底上的存儲(chǔ)器陣列和外圍，所述外圍包括第一組晶體管和第二組晶體管，所述第一組晶體管具有比所述第二組晶體管更高的 電壓，所述第一組晶體管的其中之一具有所述源極和漏極，以及覆蓋所述輕摻雜漏極但是 不覆蓋所述源極和漏極的所述電介質(zhì)。
18. 根據(jù)權(quán)利要求17所述的器件，其中所述第二組晶體管比所述第一組性能更高。
19. 根據(jù)權(quán)利要求11所述的器件，其中所述源極和漏極與所述柵自對(duì)準(zhǔn)。
20. 根據(jù)權(quán)利要求11所述的器件，所述電介質(zhì)保護(hù)所述輕摻雜漏極免于自對(duì)準(zhǔn)硅化。
全文摘要
不同類型的晶體管，例如存儲(chǔ)器單元、更高電壓以及更高性能的晶體管，可以在同一基底上形成。晶體管可以形成為具有被電介質(zhì)覆蓋的第一多晶硅層。在電介質(zhì)上的第二多晶硅層可以被蝕刻以形成在晶體管的柵上的側(cè)壁隔離物。側(cè)壁隔離物可以用于形成源極和漏極，并且限定次平版印刷輕摻雜漏極。在去除隔離物之后，在下面的電介質(zhì)可以保護(hù)輕摻雜漏極。
文檔編號(hào)H01L21/336GK101764098SQ20091026246
公開日2010年6月30日 申請(qǐng)日期2009年12月18日 優(yōu)先權(quán)日2008年12月22日
發(fā)明者A·毛雷利, F·皮亞扎 申請(qǐng)人:恒憶公司