專利名稱:包括在襯底的兩個(gè)面上形成的平面形狀電容器的超高密度容量的制作方法
技術(shù)領(lǐng)域:
本發(fā)明描述了一種超高密度電容器設(shè)計(jì),具體地,利用兩個(gè)晶片面將該超高密度 電容器集成在半導(dǎo)體襯底上,尤其是Si襯底。
背景技術(shù):
在半導(dǎo)體襯底中尤其是在Si上集成高密度電容器在本領(lǐng)域是公知的。已將這些 高密度電容器主要實(shí)現(xiàn)為溝槽式(或孔式)電容器,用于RF電源線去耦合、鎖相環(huán)濾波的 應(yīng)用,甚至大量地用于針對(duì)DRAM存儲(chǔ)器的溝槽式電容器。迄今所獲得的電容器的典型電 容密度在25nF/mm2量級(jí),但是期望在不遠(yuǎn)的將來(lái)增加到70nF/mm2,其中,電容器包括電介質(zhì) ONO層,將基于ONO的層厚度減小至 15nm。對(duì)于DRAM應(yīng)用,密度用fF/μ m2來(lái)表示,并且 由于邏輯技術(shù)的原因密度是相當(dāng)?shù)?。這些電容密度對(duì)于許多應(yīng)用而言并不足夠高。從而需 要具有更高密度的電容器。已經(jīng)在半導(dǎo)體器件中開(kāi)發(fā)柱狀電容器來(lái)增加電容器密度。US2002/068369A1公開(kāi)了 一種利用多孔襯底在集成電路的頂部或底部上制造電無(wú) 源元件或光學(xué)元件的方法,多孔襯底局部填充導(dǎo)電、發(fā)光、絕緣或光衍射材料。該專利申請(qǐng) 涉及一種利用多孔材料層在集成電路的頂部或底部上制造電無(wú)源元件(例如,電感器、電 容器、互連和電阻器)或光學(xué)元件(例如,光發(fā)射器、波導(dǎo)、濾波器的光開(kāi)關(guān))的方法,多孔 材料層局部填充導(dǎo)電、發(fā)光、絕緣或光衍射材料。在示意的實(shí)施例中,描述了通過(guò)標(biāo)準(zhǔn)的反 面和正面光刻在多孔絕緣絕緣材料中制造大體積的螺線管型電感元件,以及穿過(guò)孔對(duì)微通 路進(jìn)行電鍍來(lái)使這兩層接觸。利用非常密集的互連間隔,在金屬化的孔與用作絕緣體的孔 壁之間獲得孔間電容器結(jié)構(gòu)。應(yīng)注意,公開(kāi)了一種制造3D線圈的方法。本發(fā)明使用半導(dǎo)體沉積來(lái)在正面與反面 之間制造無(wú)源和側(cè)壁連接。事實(shí)上,美國(guó)專利僅提及將正面與反面連接的方式,這樣的方式 有時(shí)是有差異的。EP0424623A2公開(kāi)了一種三維半導(dǎo)體襯底,其中,由襯底上的多個(gè)平面層來(lái)形成各 種器件類型。主要工藝步驟包括形成材料的多個(gè)交替層,材料包括半導(dǎo)體和電介質(zhì)材料; 在層中形成垂直訪問(wèn)孔;有選擇地對(duì)層進(jìn)行處理以形成有源或無(wú)源半導(dǎo)體器件;以及用導(dǎo) 體來(lái)填充訪問(wèn)孔。最終的結(jié)構(gòu)包括三維存儲(chǔ)器陣列,其中,沿著疊層的垂直方向在支持電路 上制造整個(gè)動(dòng)態(tài)存儲(chǔ)器單元,該支持電路在平表面上形成。應(yīng)注意,為了制造水平層,EP0424623需要制造不同層的夾層。為了進(jìn)一步增加電 容密度,EP0424623需要添加越來(lái)越多的層并刻蝕越來(lái)越厚的疊層。在本發(fā)明中,為了進(jìn)一 步增加密度,僅越來(lái)越深地刻蝕,而無(wú)需添加不同層的新夾層。US2005135043A2公開(kāi)了一種由生料形成的基底結(jié)構(gòu),該基底結(jié)構(gòu)具有第一和第二 相對(duì)面,并且其中具有多個(gè)通路孔。然后對(duì)生料進(jìn)行燒結(jié),使得生料變成燒結(jié)的陶瓷材料, 并且基底結(jié)構(gòu)變成具有通路孔的燒結(jié)的陶瓷基底結(jié)構(gòu)。在燒結(jié)的陶瓷基底結(jié)構(gòu)的每個(gè)通路孔中形成導(dǎo)電通路。第一和第二電容器結(jié)構(gòu)在燒結(jié)的陶瓷基底結(jié)構(gòu)上形成,并分別在燒結(jié) 的陶瓷基底結(jié)構(gòu)的相應(yīng)面上。電容器結(jié)構(gòu)的電源和接地面連接至通路。這樣,電容器結(jié)構(gòu) 可以得以形成并連接至通路,而無(wú)需在諸如硅襯底之類的易碎襯底中鉆通路開(kāi)口。相對(duì)面 上的電容器結(jié)構(gòu)提高更多電容量,而不具有與具有大量電源和接地面的一個(gè)電容器結(jié)構(gòu)的 制造相關(guān)聯(lián)的制造復(fù)雜性。US6620672B1公開(kāi)了一種用于制造存儲(chǔ)器單元的方法,其中,首先在SOI襯底上形 成訪問(wèn)晶體管。訪問(wèn)晶體管包含襯底的半導(dǎo)體材料層中的源極和漏極區(qū)域,以及至少一個(gè) 柵極疊層,柵極疊層包括與字線相電連接的柵極區(qū)域。至少一個(gè)電容器在襯底的第一面上 形成,并且電連接至源極和漏極區(qū)域中的一個(gè)。在襯底的背面或反面上形成至少一個(gè)比特 線,其中比特線導(dǎo)線電連接至源極和漏極區(qū)域中的另一個(gè)。穿過(guò)絕緣材料在襯底上形成自 對(duì)準(zhǔn)接觸開(kāi)口,為電容器和比特線導(dǎo)線中的每一個(gè)提供通路用于電連接。在整個(gè)制造工藝 期間,實(shí)質(zhì)上保留了這些接觸開(kāi)口和沉積的接觸材料??梢栽赨S 5204280A1 (IBM,1993)、US 5240558A (Motorola,1993)、US 5245504A(Sumitomo,1993)、US 5336630A(Goldstar,1994)、US 54666626A(IBM, 1995)以及 US 5474950A(Hyundai, 1995)中找到其他電容器結(jié)構(gòu)??梢圆煌膮?shù)來(lái)增加3D電容密度。制造更窄或更深柱狀結(jié)構(gòu)是一種選擇,但是 高寬比的增加使得結(jié)構(gòu)在機(jī)械上更加易碎,并且在成本方面不具吸引力。使用其他電介質(zhì) 材料(例如高k)是備選方案,但是由于這里所使用的工藝技術(shù)同樣使這種選擇變得昂貴。 其他結(jié)構(gòu)(例如多電容)只能以增加工藝步驟的數(shù)目為代價(jià)來(lái)實(shí)現(xiàn)高電容密度。因此,仍需要提供具有更高密度、但不具有一個(gè)或多個(gè)上述缺點(diǎn)的電容器。
發(fā)明內(nèi)容
本發(fā)明描述了利用兩個(gè)晶片面集成在半導(dǎo)體(具體地,Si)襯底中的高密度電容 器設(shè)計(jì),以及制造所述電容器并使用所述電容器的方法。在晶片的兩面上實(shí)現(xiàn)被形成為孔、 多凸角(multi-lobe)柱狀結(jié)構(gòu)或溝槽的3D電容器以及任何其他3D形結(jié)構(gòu)。已經(jīng)選擇構(gòu) 成導(dǎo)體_電介質(zhì)-導(dǎo)體層疊層(可以多個(gè))的材料,來(lái)實(shí)現(xiàn)兩個(gè)晶片面的同時(shí)處理,并且 提出低成本的工藝。晶片的兩個(gè)面采用穿過(guò)晶片的通路連接彼此電連接,填充相同或類似 的導(dǎo)體_電介質(zhì)_導(dǎo)體層疊層作為3D電容器。同樣,這些電容式穿透通路貢獻(xiàn)于總電容 值。這種雙孔式或柱狀面襯底構(gòu)思與多電容器層疊層的組合包括具有面積電容典型地超過(guò) 400nF/mm2的超高密度電容器。此外,這還是低成本的工藝實(shí)現(xiàn)的。本發(fā)明利用3D電容器結(jié)構(gòu),在孔刻蝕期間制作穿過(guò)晶片的通路。電極和絕緣材料 的沉積分別用于同時(shí)形成晶片的正面和反面之間的連接。在本發(fā)明的第一方面中,涉及具有超高密度容量的半導(dǎo)體器件,包括硅襯底 (900);多于一個(gè)柱狀結(jié)構(gòu)(910),優(yōu)選地,在硅襯底的每個(gè)面上的多于一個(gè)柱狀結(jié)構(gòu);至少 一個(gè)溝槽(920),優(yōu)選地是穿過(guò)襯底的溝槽;電容器頂部電極接觸(981);以及電容器底部 電極接觸(982),其中,從芯部向柱身(shaft)看去,柱狀結(jié)構(gòu)包括內(nèi)部導(dǎo)電材料(950); 電介質(zhì)材料(940);以及外部導(dǎo)電材料(930),優(yōu)選地是摻雜硅,其中,從溝槽中心向側(cè)壁看 去,溝槽包括內(nèi)部導(dǎo)電材料(950),優(yōu)選地是多晶硅;電介質(zhì)材料(940);以及外部導(dǎo)電材 料(930),優(yōu)選地是摻雜硅。
注意,工藝本質(zhì)上可以是不對(duì)稱的。原則上,柱可以僅在一個(gè)面上,作為上述的備 選。在晶片足夠薄或者刻蝕足夠長(zhǎng)的情況下,當(dāng)制造器件時(shí),穿過(guò)晶片的通路刻蝕可以一次 穿過(guò)整個(gè)的晶片。從而在這種情況下,執(zhí)行穿過(guò)晶片的通路連接,而無(wú)需反面刻蝕。這樣,這 有用于在反面上實(shí)現(xiàn)連接,而不是在正面實(shí)現(xiàn)連接。在這種情況下,正面能夠用于電容器, 反面用于連接。很清楚地,柱不能穿過(guò)整個(gè)的通路,這是由于它們倒下,因?yàn)樗鼈儾辉倌苓B接至襯 底。電容器可以由孔構(gòu)成,在那種情況下,電容器能夠穿過(guò)通路。這種情況使得電容器和穿 過(guò)晶片的通路具有相似的直徑,從而分別對(duì)于通路和電容器孔,刻蝕深度是類似的。在這種 特定情況下,實(shí)際上,不需要穿過(guò)晶片的通路,這是由于每個(gè)單個(gè)電容器孔用作穿過(guò)晶片的 通路連接。應(yīng)注意,一個(gè)或多個(gè)溝槽可以穿過(guò)晶片延伸,將溝槽看作初始的穿過(guò)晶片的通路。 在這種情況下,非延伸的溝槽用作溝槽電容器,類似于將柱設(shè)計(jì)為3D電容器。例如,柱的芯部是導(dǎo)電材料,這樣允許電流相對(duì)容易地流過(guò)。優(yōu)選地,摻雜硅分別 用于底部和頂部電極。優(yōu)點(diǎn)在于,摻雜硅非常適合于現(xiàn)有工藝。此外,同樣地,可以同時(shí)對(duì) 兩個(gè)面進(jìn)行處理,這清楚地有利于降低成本、改善生產(chǎn)時(shí)間以及提高質(zhì)量。典型地,一個(gè)或多個(gè)柱狀結(jié)構(gòu)的內(nèi)部導(dǎo)電材料彼此相互電連接。同樣,典型地,一 個(gè)或多個(gè)柱狀結(jié)構(gòu)的外部導(dǎo)電材料彼此相互電連接。此外,至少一個(gè)溝槽的內(nèi)部導(dǎo)電材料 和外部導(dǎo)電材料分別電連接至一個(gè)或多個(gè)柱狀結(jié)構(gòu)的內(nèi)部導(dǎo)電材料和外部導(dǎo)電材料。典型地,獨(dú)立連接頂部和底部電極,如同在標(biāo)準(zhǔn)電容器中的情況。本發(fā)明的優(yōu)點(diǎn)在于,電容器具有巨大的表面積。另一主要優(yōu)點(diǎn)是以下事實(shí)從處理 的觀點(diǎn)來(lái)看,可以同時(shí)處理晶片的兩個(gè)面。典型地,所獲得電容器的密度大于70nF/mm2,優(yōu)選地,大于150nF/mm2,更優(yōu)選地大 于250nF/mm2,甚至優(yōu)選地大于400nF/mm2,例如大于600nF/mm2或甚至大于1 μ F/mm2。這 樣,利用硅晶片的兩個(gè)面,以及形成填充有電容疊層的通路連接,本發(fā)明的電容密度值已經(jīng) 是利用現(xiàn)有技術(shù)(例如,利用當(dāng)前PICS技術(shù))實(shí)現(xiàn)的電容密度值兩倍以上。柱狀結(jié)構(gòu)可以 具有圓形形式、橢圓形式、矩形形式(例如,方形形式)、六邊形形式、八邊形形式等,或其組 合,優(yōu)選地,圓形形式。典型地,柱狀結(jié)構(gòu)的總直徑為0. 1-10 μ m,優(yōu)選地從0. 5到5 μ m,更優(yōu)選地從0. 8 到3μπι,例如,2μπι。清楚地,柱狀結(jié)構(gòu)的直徑和周長(zhǎng)與因子π有關(guān)。此外,柱狀結(jié)構(gòu)的高 度為30-900 μ m,優(yōu)選地,從50到600 μ m,更優(yōu)選地,從80到500 μ m,例如,300 μ m。應(yīng)注意,電容器值等于ε ^ ε ,A/d。柱狀電容器利用其3D結(jié)構(gòu)增加了電極表面積 A = P *h,其中P是柱的周長(zhǎng),h是柱的高度。因此,增加直徑,或者等同地增加周長(zhǎng),和/或
增加柱的高度從而增加電容器值。然而,如果直徑變得太大,則其代價(jià)是每單位面積柱的數(shù)目。優(yōu)選地,溝槽的寬度在量級(jí)上與兩個(gè)柱之間的距離相同,以避免填充問(wèn)題。典型 地,兩個(gè)柱之間的距離是其直徑的0. 1到5倍。因此,優(yōu)選地,溝槽的寬度是柱間距離的0.5 到4. 0倍,更優(yōu)選地0. 8到1. 5倍,最優(yōu)選地0. 9到1. 1倍,例如相等。如果寬度更大,則例 如以增加刻蝕速率,則也應(yīng)當(dāng)增加多晶硅沉積,其中,沉積也用于封閉溝槽。換言之,更大的 溝槽有利于增加刻蝕速率和深度,但是另一方面,清楚地,如此或的孔的填充和封閉需要沉積由導(dǎo)電材料構(gòu)成的更厚的頂部電極。然而,在另一種情況下,如果非完全填充的溝槽上的 圖案化不是問(wèn)題,則該寬度可以更寬。典型地,導(dǎo)電層的厚度從0. 03到3 μ m,優(yōu)選地從0. 1到1. 5 μ m,更優(yōu)選地從0. 2 到 14 111,例如,0.3口111。優(yōu)選地,溝槽是長(zhǎng)溝槽,其中溝槽用于穿過(guò)晶片的通路連接。因此,優(yōu)選地,溝槽的 長(zhǎng)度大于柱直徑的兩倍,更優(yōu)選地大于柱直徑的4倍,甚至更優(yōu)選地大于柱直徑的6倍,甚 至更優(yōu)選地大于柱直徑的8倍,例如大于柱直徑的10倍。本發(fā)明的優(yōu)點(diǎn)是如上所述形成雙面3D高密度電容器。同時(shí),無(wú)需額外工藝步驟,因此無(wú)需額外工藝時(shí)間,以及無(wú)需額外成本,形成穿過(guò) 晶片的通路連接。另一優(yōu)點(diǎn)是,提供了一種非常的成本的工藝,這是由于以下特征-同時(shí)將電介質(zhì)和電極材料沉積在兩個(gè)晶片面上。-在正面和反面上構(gòu)建的電容通過(guò)穿過(guò)晶片的通路電連接,并且因此,僅需要正面 金屬連接接觸電容器電極(不需要反面金屬沉積)。下一個(gè)優(yōu)點(diǎn)是,由于晶片的正面與反面之間的對(duì)稱(例如,與電容定義有關(guān))而引 起的本工藝的簡(jiǎn)單化。另一優(yōu)點(diǎn)是,本發(fā)明可以與增加電容密度的各種其他方式相組合,例如,使用高K 材料作為電介質(zhì)、MIMIM結(jié)構(gòu)等。本發(fā)明還與其他晶片設(shè)計(jì)兼容。注意,例如,除了連接兩個(gè)面的電容器以外,還可 以實(shí)現(xiàn)穿過(guò)晶片的通路用于其他目的,例如,用于形成外部連接、3D線圈等。同樣,不同的設(shè)計(jì)是可能的。注意,本發(fā)明是相對(duì)獨(dú)立的設(shè)計(jì)。例如,不需要針對(duì) 對(duì)稱電容器,即,大電容器可以存在于正面,而小電容器可以存在于反面,反之亦然。此外,本電容器可以以低成本工藝來(lái)制造。不需要添加一個(gè)或多個(gè)工藝步驟而相 對(duì)于現(xiàn)有技術(shù)提高性能。電容器包括頂部電極接觸,以及背部電極接觸,優(yōu)選地包括諸如摻雜多晶硅等導(dǎo) 電材料,諸如鋁、銅、鎢等金屬,優(yōu)選地?fù)诫s多晶硅。頂部電極可以位于襯底的第一面處,而 背部電極可以位于其他面處,或者這二者位于相同面上。穿過(guò)填充有導(dǎo)電電極材料的通路孔的晶片的正面至反面的連接是新的低成本解 決方案,增加電容器密度值。 在優(yōu)選實(shí)施例中,頂部電極接觸連接至內(nèi)部導(dǎo)電材料,底部電極接觸連接至外部 導(dǎo)電材料。該連接反之亦然。在優(yōu)選實(shí)施例中,至少一個(gè)溝槽被設(shè)計(jì)成使得在刻蝕之后,至少一個(gè)溝槽的總開(kāi) 口面積大于電容器面積。這樣產(chǎn)生由于ARDE (高寬比相關(guān)刻蝕)現(xiàn)象而引起的溝槽深度和 PICS面積的差異。換言之,對(duì)于具有相對(duì)較大直徑的孔,在一種方法中應(yīng)當(dāng)認(rèn)為孔表面是無(wú) 限的。相反,對(duì)于具有較小直徑的孔,揮發(fā)性物質(zhì)很難脫離這樣的孔,例如由于物質(zhì)之間的 碰撞(collision)。因此,典型地,刻蝕速率下降。因此,較小孔比較大溝槽相對(duì)較淺。這種 現(xiàn)象被稱作高寬比相關(guān)刻蝕(ARDE)。在第二方面中,本發(fā)明涉及一種器件,例如,MEMS、微電池、集成電容器、Si集成元 件,其中,在以下應(yīng)用中需要增大的表面例如RF電源線去耦合、鎖相環(huán)濾波、諸如DC-DC轉(zhuǎn)換之類的功率管理、諸如集成電池供電的備用電源(例如,環(huán)境智能中在PWatt范圍內(nèi)), 或其組合,包括根據(jù)本發(fā)明的半導(dǎo)體器件。原則上,本發(fā)明應(yīng)用于需要用于表面拓展增加的 干刻蝕、以及隨后采用電介質(zhì)和導(dǎo)電材料的填充步驟的任何應(yīng)用。這樣,本發(fā)明實(shí)現(xiàn)了針對(duì) 增加密度的主要步驟。在第三方面中,本發(fā)明涉及一種移動(dòng)應(yīng)用,包括根據(jù)本發(fā)明的器件或根據(jù)本發(fā)明 的半導(dǎo)體器件。注意,對(duì)于移動(dòng)應(yīng)用,封裝是最大挑戰(zhàn)之一。增加器件密度是針對(duì)該領(lǐng)域中任何應(yīng) 用的關(guān)鍵參數(shù)。本發(fā)明在任何硅封裝級(jí)應(yīng)用(silicon in package application, SIP)的 范圍內(nèi)。圖3提供了 SIP的示例,具有第1面連接和第2面連接示例。利用第2面連接,能 夠在彼此之上堆疊小片,以便進(jìn)一步增加密度。在第四方面中,本發(fā)明涉及一種制造根據(jù)本發(fā)明的半導(dǎo)體器件的方法,包括步 驟-提供硅晶片(900),-在晶片的一個(gè)面上形成至少一個(gè)溝槽(110)和柱狀孔(120),-在晶片的另一個(gè)面上形成至少一個(gè)溝槽(110)和柱狀孔(120),從而溝槽穿過(guò)晶 片,-對(duì)硅摻雜(930),以形成第一電極,第一電極被稱作底部電極,其參考均適用于 晶片的正面和反面,以及同時(shí)形成正面和反面連接,典型地在通路中形成,-在晶片的兩個(gè)面上形成電介質(zhì)材料層(940),并從而還形成為穿過(guò)晶片的通路 和孔,-在晶片的兩個(gè)面上形成多晶硅層,以形成第二電極,并同時(shí)形成正面和反面連 接,典型地,在通路中形成,_刻蝕晶片的第一面,以便圖案化頂部電極(760),-可選地,刻蝕晶片的第二面,以便在晶片的第二面上圖案化頂部電極(870),以 及-形成接觸(981、982)。典型地,僅在晶片的一個(gè)面上的頂部和底部電極上形成接觸,因?yàn)榇嬖诶么┻^(guò) 晶片的通路與第二面的連接。例如,可選的后續(xù)步驟是隔離層的沉積(通過(guò)氧化PECVD); 隔離層的圖案化(通過(guò)光刻和刻蝕步驟),以便形成電極上的接觸。其后,可以執(zhí)行金屬沉 積和金屬圖案化來(lái)制作互連。這些工藝是半導(dǎo)體技術(shù)的標(biāo)準(zhǔn)操作。通過(guò)以下附圖和示例來(lái)進(jìn)一步闡述本發(fā)明,附圖和示例并不意在限制本發(fā)明的范 圍。本領(lǐng)域技術(shù)人員將理解,不同實(shí)施例可以組合。
圖1示出了根據(jù)本發(fā)明的電容器的頂視圖。圖2a_h示出了形成根據(jù)本發(fā)明的電容器的方法步驟。圖3示出了最后的晶片截面圖。
具體實(shí)施例方式圖1示出了根據(jù)本發(fā)明的電容器的頂視圖,包括圓形柱狀孔(120)和溝槽(110) 作為設(shè)計(jì)示例。圓形柱狀孔具有直徑(121),并具有間距(122),間距被定義為柱之間的最 短距離。柱狀孔的布置可以按照如圖1所示的菱形或六邊形形式、按照方形形式、按照矩形 形式,但是優(yōu)選地按照六邊形形式。溝槽(110)具有寬度(111)。典型地,溝槽的長(zhǎng)度是,使 得柱(120)所占區(qū)域?qū)嵸|(zhì)上由溝槽包圍,即4條溝槽,位于圖1的區(qū)域的任一邊。根據(jù)區(qū)域 的布局,溝槽還可以分別形成三角形或矩形,根據(jù)情況,如果區(qū)域本身分別形成這樣的三角 形或矩形。典型地,溝槽(111)的寬度在量級(jí)上與兩個(gè)柱之間的間距(122)相同,例如,寬 度是所述距離的0. 5到2倍,例如近似的相同距離,以避免填充問(wèn)題。例如,如果該寬度較 寬,則增加刻蝕速率,同樣應(yīng)當(dāng)增加例如后續(xù)多晶硅沉積以封閉溝槽。長(zhǎng)溝槽用于穿過(guò)晶片 的通路連接。圖2a_h示出了形成根據(jù)本發(fā)明的電容器的方法步驟。在圖2a中,提供了硅晶片。在硅晶片的正面,刻蝕了溝槽(110)和孔(120)。在后 續(xù)工藝步驟中,將這些孔形成為柱,而溝槽用于形成穿過(guò)晶片的通路。因此,硅晶片由兩個(gè) 部分組成,即,柱區(qū)域(同樣在圖2中不可見(jiàn)),以制作3D電容器,以及一些溝槽,以制作通 路連接,該連接穿過(guò)晶片。應(yīng)注意,柱的深度近似為通路深度的一半,并同時(shí)使用相同光刻 掩模來(lái)進(jìn)行刻蝕。由于S該蝕速率取決于高寬比,因此,穿過(guò)晶片的通路連接是溝槽而不是 ?L,以便與針對(duì)柱狀結(jié)構(gòu)的孔的相比刻蝕地更深。溝槽可以比柱之間的距離更寬,以進(jìn)一步 增加刻蝕速率,但是調(diào)整填充步驟,使得正確填充兩個(gè)結(jié)構(gòu)。優(yōu)選地,通路刻蝕應(yīng)當(dāng)在晶片 厚度的大約一半處停止。典型地,通過(guò)2個(gè)步驟的干刻蝕工藝,使用掩模來(lái)進(jìn)行刻蝕,第一 步驟是各向異性刻蝕(垂直刻蝕),然后第二步驟使用各向同性刻蝕(沿著所有方向,從而 也沿著水平方向)。利用聚合制法(polymerizing recipe)來(lái)進(jìn)行各向異性刻蝕,聚合制 法形成鈍化層,以保護(hù)側(cè)壁。僅使用化學(xué)刻蝕(針對(duì)硅,SF6是實(shí)現(xiàn)化學(xué)刻蝕的良好化學(xué)我 的)去除該鈍化步驟來(lái)進(jìn)行各向同性刻蝕。在圖2b中,在晶片的另一面上形成溝槽和柱,從而溝槽穿過(guò)晶片。事實(shí)上,在晶片 反面上重復(fù)該深硅刻蝕步驟,使用與正面相同的制法,以定義新的3D電容區(qū)域并完成通路 連接。在圖2c中,對(duì)硅摻雜(430),以形成第一電極,并同時(shí)形成正面和反面連接。同時(shí) 在晶片的兩個(gè)面上進(jìn)行電極形成。類似于傳統(tǒng)PICS工藝,通過(guò)沉積摻雜硼的玻璃來(lái)形成第 一電容器電極,隨后通過(guò)擴(kuò)散步驟來(lái)?yè)诫s開(kāi)放的硅區(qū)域。在LPCVD爐中執(zhí)行這些工藝步驟,允 許一次處理晶片的兩個(gè)面。典型地,摻雜濃度取決于應(yīng)用。應(yīng)注意,較高濃度使硅更易傳導(dǎo)。典型地,可選的是在摻雜步驟之后執(zhí)行熱步驟,以便進(jìn)一步擴(kuò)散摻雜物,并激活這 些摻雜物。在圖2d中,在晶片的兩個(gè)面上形成電介質(zhì)材料層(540)。在圖2e中,在晶片的兩個(gè)面上形成多晶硅層(650),以形成第二電極,并同時(shí)形成 正面和反面連接。由于多晶硅摻雜,隔離的通路是電激活的(導(dǎo)電的),并允許晶片的正面 和反面之間的連接。此外,這些通路嚴(yán)格地具有與3D電容器相同的結(jié)構(gòu),因此貢獻(xiàn)于總電 容值。針對(duì)PICS工藝的典型值是大約2e2°原子/cm3的摻雜濃度。應(yīng)注意,濃度應(yīng)當(dāng)足夠 高以使得器件工作。
在圖2f中,對(duì)晶片的第一面進(jìn)行刻蝕,以在一個(gè)面上圖案化頂部電極(760),在圖 2g中,對(duì)晶片的第二面進(jìn)行刻蝕,以在另一面上圖案化可選反面電極(870)。在圖2h中,形成接觸(981)和(982)。典型地,接觸由導(dǎo)電材料形成,例如,鋁(例 如通過(guò)PVD)、鎢(例如,通過(guò)CVD)、或銅(例如,通過(guò)E⑶)。第一接觸(981)連接至多晶硅 層(950),而第二接觸(982)連接至連續(xù)摻雜Si襯底(930),反之亦然。典型地,沉積在晶 片的正面上的隔離層(941)通過(guò)氧化PECVD來(lái)執(zhí)行,這僅在第1面上執(zhí)行。典型地,對(duì)于器 件工作而言,在晶片的反面不需要沉積或任何其他處理。然而,對(duì)于特定工藝,為了避免反 面上的微粒問(wèn)題,應(yīng)當(dāng)將鈍化層(990)放在在反面上,以保護(hù)表面,典型地,PECVD氮化物。 應(yīng)當(dāng)在反面頂部電極圖案化之后以及正面上的隔離沉積之后添加該步驟。因此,圖2h示出了處理之后的超高密度電容器的結(jié)果。(900)是初始Si襯底, (930)是摻雜Si襯底,(940)是第一電介質(zhì)層,(941)是第二電介質(zhì)層,(950)是多晶硅層, (981)和(982)分別是電極的兩個(gè)接觸,以及(990)是反面鈍化層。作為圖2h的備選,具體適用于薄硅襯底,柱可以僅在晶片的一個(gè)面上。這樣,可以 在一個(gè)工藝步驟中提供穿過(guò)晶片的通路刻蝕,從而不需要反面(干)刻蝕步驟。這樣,可以 將接觸放置在反面,而不需要反面刻蝕。作為備選實(shí)施例的另一備選,電容器或柱狀孔也可以穿過(guò)晶片,形成穿過(guò)晶片的 通路。圖3示出了最后的晶片截面圖,示出了柱(120)、溝槽(110)、接觸(180)以及電介 質(zhì)層(150)。
權(quán)利要求
一種具有超高密度容量的半導(dǎo)體器件,包括硅襯底(900);多于一個(gè)柱狀結(jié)構(gòu)(910),優(yōu)選地,在硅襯底的每個(gè)面上的多于一個(gè)柱狀結(jié)構(gòu);至少一個(gè)溝槽(920),優(yōu)選地是穿過(guò)襯底的溝槽;電容器頂部電極接觸(981);以及電容器底部電極接觸(982),其中,從芯部向柱身看去,柱狀結(jié)構(gòu)包括內(nèi)部導(dǎo)電材料(950);電介質(zhì)材料(940);以及外部導(dǎo)電材料(930),優(yōu)選地是摻雜硅,其中,從溝槽中心向側(cè)壁看去,溝槽包括內(nèi)部導(dǎo)電材料(950),優(yōu)選地是多晶硅;電介質(zhì)材料(940);以及外部導(dǎo)電材料(930),優(yōu)選地是摻雜硅。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,頂部電極接觸連接至內(nèi)部導(dǎo)電材料,底部 電極接觸連接至外部導(dǎo)電材料。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件,其中,溝槽(110)的寬度(111)是兩個(gè)相鄰 柱(120)的摻雜硅之間的最短距離的0. 5到2. 0倍。
4.根據(jù)權(quán)利要求1-3中任一項(xiàng)所述的半導(dǎo)體器件,其中,所述至少一個(gè)溝槽被設(shè)計(jì)成 使得所述至少一個(gè)溝槽的總開(kāi)口面積大于電容器面積。
5.一種器件,例如,MEMS、微電池、集成電容器、Si集成元件,其中,在以下應(yīng)用中需要 增大的表面例如RF電源線去耦合、鎖相環(huán)濾波、功率管理、備用電源,所述器件包括根據(jù) 權(quán)利要求1-4中任一項(xiàng)所述的半導(dǎo)體器件。
6.一種移動(dòng)應(yīng)用,包括根據(jù)權(quán)利要求5所述的器件和/或根據(jù)權(quán)利要求1-4中任一 項(xiàng)所述的半導(dǎo)體器件。
7.—種制造根據(jù)權(quán)利要求1-4中任一項(xiàng)所述半導(dǎo)體器件的方法,包括步驟-提供硅晶片(900),-在晶片的一個(gè)面上形成至少一個(gè)溝槽(110)和柱狀孔(120),-在晶片的另一個(gè)面上形成至少一個(gè)溝槽(110)和柱狀孔(120),從而溝槽穿過(guò)晶片,-對(duì)硅摻雜(930),以形成第一電極,所述第一電極被稱作底部電極,其參考均適用于 晶片的正面和反面,以及同時(shí)形成正面和反面連接,典型地在通路中形成正面和反面連接,-在晶片的兩個(gè)面上形成電介質(zhì)材料層(940),并因此還形成在穿過(guò)晶片的通路和孔中,-在晶片的兩個(gè)面上形成多晶硅層,以形成第二電極,并同時(shí)形成正面和反面連接,典 型地,在通路中形成,_刻蝕晶片的第一面,以便圖案化頂部電極(760),-可選地,刻蝕晶片的第二面,以便在晶片的第二面上圖案化頂部電極(870),以及-形成接觸(981、982)。
全文摘要
本發(fā)明描述了一種超高密度電容器設(shè)計(jì),該設(shè)計(jì)利用兩個(gè)晶片面集成到半導(dǎo)體襯底中,優(yōu)選地Si襯底。電容器是柱狀的,并且包括由電介質(zhì)層(940)分開(kāi)的電極(930、950)。在溝槽中提供穿過(guò)晶片整個(gè)厚度的通路連接(920)。
文檔編號(hào)H01L21/768GK101946304SQ200980105752
公開(kāi)日2011年1月12日 申請(qǐng)日期2009年2月17日 優(yōu)先權(quán)日2008年2月20日
發(fā)明者弗蘭克斯·勒利內(nèi)克, 弗蘭克斯·紐利 申請(qǐng)人:Nxp股份有限公司