專利名稱：碳化硅半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用了碳化硅的大功率用的半導體器件，特別涉及使用了碳化硅的 MOSFET及其制造方法。
背景技術(shù)：
在 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物 半導體場效應晶體管)等功率用半導體進行開關(guān)時，有時產(chǎn)生開關(guān)噪聲。以抑制產(chǎn)生該開 關(guān)噪聲為目的，提出了通過增大ON時和OFF時的柵 漏之間電容之差來減少漏電壓的陡增 電壓的MOSFET結(jié)構(gòu)(例如專利文獻1)。另外，提出了如下技術(shù)在碳化硅MOSFET中需要耐受1000V級的電壓的耐壓，所以 采用對濃度比較低的P型基(base)層和η型漂移(drift)層在逆偏置方向上施加高電壓 的結(jié)構(gòu)，通過該pn結(jié)中形成的耗盡層來決定所述耐壓(例如專利文獻2)。進而，記載了如下技術(shù)在使用了碳化硅的半導體器件中，通過注入質(zhì)子、He2+ 等，而使碳化硅層成為半絕緣性(例如專利文獻3)。專利文獻1 日本特開2004-6598號公報(第16 17頁)專利文獻2 國際公開第2004/36655號公報(第5 6頁)專利文獻3 日本特表平9-511103號公報(第13 15頁)

發(fā)明內(nèi)容
但是，在專利文獻1那樣的ON時和OFF時的柵·漏之間電容差較大的以往的 MOSFET中，在MOSFET從OFF時切換到ON時的情況下，向由于耗盡層而形成的寄生電容中 流入充電電流，在漏電流中產(chǎn)生過沖(overshoot)，所以該過沖超過漏電流的額定電流而 MOSFET有時被破壞。對于這樣的漏電流的過沖，不限于如專利文獻1那樣在溝道區(qū)中設(shè)置ρ層而增大 了 ON時和OFF時的柵·漏之間電容之差的M0SFET，而在溝道區(qū)中沒有設(shè)置ρ層的一般的 MOSFET中也產(chǎn)生而MOSFET有時被破壞。在MOSFET中為了抑制產(chǎn)生所述那樣的漏電流的過沖，減小源 漏之間電容而減小 P型基層與η型漂移層之間形成的耗盡層的延伸即可，但如果為了減小耗盡層的延伸而使P 型基層與η型漂移層的雜質(zhì)濃度成為高濃度，則難以如專利文獻2記載那樣確保源·漏之 間的耐壓。本發(fā)明是為了解決所述那樣的問題而完成的，其目的在于提供一種碳化硅 M0SFET，可以確保源·漏之間耐壓，抑制漏電流的過沖。本發(fā)明的碳化硅半導體器件，具備第1導電類型的碳化硅基板；第1導電類型的 碳化硅漂移層，在所述碳化硅基板的主面上設(shè)置；一對基區(qū)，在所述碳化硅漂移層的表層部 隔開設(shè)置，并呈現(xiàn)第2導電類型；一對源區(qū)，在一對所述基區(qū)的表層部的內(nèi)部設(shè)置，并呈現(xiàn) 第1導電類型；一對半絕緣區(qū)域，在所述碳化硅基板與一對所述基區(qū)之間設(shè)置；柵電極，在
3所述碳化硅漂移層的表面上隔著柵絕緣膜設(shè)置；源電極，與所述源區(qū)以及所述基區(qū)相接地 設(shè)置；以及漏電極，在所述碳化硅基板的與主面相反一側(cè)的面上設(shè)置。本發(fā)明的碳化硅半導體器件的制造方法，具備在碳化硅基板上形成第1導電類 型的第1碳化硅漂移層的工序；對所述第1碳化硅漂移層的表層的一部分，隔著規(guī)定的間隔 注入成為半絕緣性的雜質(zhì)離子的工序；在所述第1碳化硅漂移層上形成第2碳化硅漂移層 的工序；對所述第2碳化硅漂移層的表層的一部分，離子注入第2導電類型的雜質(zhì)的工序； 以及對所述第2碳化硅漂移層的表層的一部分，離子注入第1導電類型的雜質(zhì)的工序。根據(jù)本發(fā)明，能夠得到源·漏之間的耐壓較高、減小從OFF時切換到ON時的情況 下的源·漏之間的電容變動來抑制了漏電流的過沖的碳化硅半導體器件。另外，根據(jù)本發(fā)明，可以制造源 漏之間的耐壓較高、減小從OFF時切換到ON時的 情況下的源·漏之間的電容變動而抑制了漏電流的過沖的碳化硅半導體器件。


圖1是示出本發(fā)明的實施方式1中的碳化硅半導體器件的剖面示意圖。圖2是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖3是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖4是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖5是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖6是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖7是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖8是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖9是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖10是示出本發(fā)明的實施方式1中的碳化硅半導體器件的制造方法的剖面示意 圖。圖11是示出本發(fā)明的實施方式2中的碳化硅半導體器件的剖面示意圖。圖12是示出本發(fā)明的實施方式2中的碳化硅半導體器件的制造方法的剖面示意 圖。圖13是示出本發(fā)明的實施方式2中的碳化硅半導體器件的制造方法的剖面示意 圖。圖14是示出本發(fā)明的實施方式2中的碳化硅半導體器件的制造方法的剖面示意 圖。
圖15是示出本發(fā)明的實施方式2中的碳化硅半導體器件的制造方法的剖面示意 圖。圖16是示出本發(fā)明的實施方式2中的碳化硅半導體器件的制造方法的從上表面 觀察的平面示意圖。圖17是示出本發(fā)明的實施方式2中的碳化硅半導體器件的剖面示意圖。(附圖標記說明)10 碳化硅基板；20 碳化硅漂移層；30 基(base)區(qū)；40 源區(qū)；50 絕緣膜；60 柵電極；70 源電極；80 漏電極；100 111 注入掩模。
具體實施例方式(實施方式1)圖1是示出用于實施本發(fā)明的實施方式1中的、作為碳化硅半導體器件的碳化硅 MOSFET的剖面示意圖。在本實施方式中，將第1導電類型設(shè)為η型、將第2導電類型設(shè)為ρ 型而進行說明。在圖1中，第一主面的面方位是(0001)面，具有4Η的多型體(polytype)，在η型 且低電阻的碳化硅基板10的第一主面上，形成了 η型的碳化硅漂移層20。在碳化硅漂移 層20的表面?zhèn)鹊母糸_某寬度的部位，形成了作為ρ型雜質(zhì)而含有鋁(Al)的一對ρ型的基 區(qū)30。另外，在一對基區(qū)30各自的剖面方向的內(nèi)側(cè)的表層部中，比基區(qū)30更淺地形成了含 有氮(N)而作為η型雜質(zhì)的一對η型的源區(qū)40。進而，在ρ型的基區(qū)30與碳化硅基板10 之間的碳化硅漂移層20中形成有一對半絕緣區(qū)域90，該一對半絕緣區(qū)域90隔開大于基區(qū) 30的間隔且小于源區(qū)40的間隔的間隔而與基區(qū)30相接地設(shè)置，并含有釩(V)而作為雜質(zhì)。 將碳化硅漂移層20中的并非基區(qū)30、源區(qū)40、半絕緣區(qū)域90的區(qū)域稱為JFET區(qū)域201。另外，在包括基區(qū)30以及源區(qū)40的碳化硅漂移層20的表面?zhèn)?，除了基區(qū)30以及 源區(qū)40的表面?zhèn)鹊囊徊糠种庑纬闪擞裳趸铇?gòu)成的絕緣膜50。進而，在與包括一對源區(qū) 40之間的區(qū)域的部位對置的位置的絕緣膜50的剖面內(nèi)部，形成了柵電極60。另外，在沒有 形成絕緣膜50的基區(qū)30以及源區(qū)40的表面形成了源電極70，并且，在碳化硅基板10的與 第一主面相反一側(cè)的第二主面、即背面?zhèn)龋纬闪寺╇姌O80。在圖1中，將基區(qū)30中的隔著絕緣膜50而與柵電極60對置并在ON動作時形成 反轉(zhuǎn)層的區(qū)域稱為溝道區(qū)。在本實施方式的碳化硅半導體器件中，使一對半絕緣區(qū)域90的 間隔大于一對基區(qū)30的間隔，所以從一對基區(qū)30之間的JFET區(qū)域201的正下方起展寬且 從溝道區(qū)經(jīng)由碳化硅漂移層20的JFET區(qū)域201和碳化硅基板10而連接到漏電極80的ON 電流的路徑不會成為半絕緣性，而可以流過充分的ON電流。另外，使一對半絕緣區(qū)域90的 間隔小于一對源區(qū)40的間隔，所以至少在OFF時施加高電壓的源區(qū)40正下方設(shè)置半絕緣 區(qū)域90，而可以提高源·漏之間的耐壓。此處，對半絕緣區(qū)域90進行詳細說明。如果對碳化硅層添加V等過渡金屬，則形 成從導電帶起0.2 LOeV左右的深的能級。由于載流子被該深的能級捕獲，所以碳化硅 層成為IX IO8 Ω cm左右的半絕緣性。接下來，對作為本實施方式中的碳化硅半導體器件的MOSFET的動作進行簡單說 明。如果對圖1所示的MOSFET的柵電極60施加了閾值電壓以上的正電壓，則在溝道區(qū)中形成反轉(zhuǎn)溝道，在η型的源區(qū)40與η型的碳化硅漂移層20之間形成作為載流子的電子流 過的路徑。從源區(qū)40流入到碳化硅漂移層20的電子根據(jù)通過對漏電極80施加的正電壓 而形成的電場，經(jīng)由碳化硅漂移層20以及碳化硅基板10到達漏電極80。因此，通過對柵電 極60施加正電壓，從漏電極80向源電極70流過電流。將該狀態(tài)稱為ON狀態(tài)。在ON狀態(tài)的情況下，在源電極70與漏電極80之間不會施加高電壓。另外，與本 實施方式的基區(qū)30下方鄰接的區(qū)域是半絕緣區(qū)域90，所以在基區(qū)30與碳化硅基板10之間 產(chǎn)生電容。相反，如果對柵電極60施加閾值電壓以下的電壓，則在溝道區(qū)中不形成反轉(zhuǎn)溝 道，所以不從漏電極80向源電極70流過電流。將該狀態(tài)稱為OFF狀態(tài)。此時，雖然對漏電 極80施加正的電壓，但由于與本實施方式的基區(qū)30下方鄰接的區(qū)域是半絕緣區(qū)域90，所 以在OFF時產(chǎn)生的電容成為將半絕緣區(qū)域90和在基區(qū)30內(nèi)延伸的耗盡層相加的程度。另 外，對基區(qū)30與碳化硅基板10之間施加的高電壓主要被施加到半絕緣區(qū)域90，而由于半絕 緣區(qū)域90具有半絕緣性的性質(zhì)，所以耐壓變高而不產(chǎn)生絕緣破壞。這樣，在作為本發(fā)明的實施方式1的碳化硅半導體器件的MOSFET中，從OFF時切 換到ON時的情況下的源·漏之間的電容差成為與OFF時產(chǎn)生的在基區(qū)30內(nèi)延伸的耗盡 層相當?shù)碾娙荩梢詼p小電容變動而可以抑制漏電流的過沖。因此，可以防止在0N/0FF切 換時流過超過了額定的漏電流，可以提高可靠性。另外，由于設(shè)置了半絕緣區(qū)域90，所以在 OFF時可以確保充分大的漏-源之間的耐壓。接下來，使用圖2 圖9，依次對作為實施方式1的碳化硅半導體器件的MOSFET的 制造方法進行說明。圖2 圖9是MOSFET的各制造工序中的剖面示意圖。首先，如圖2所示，在碳化硅基板10的表面上通過化學蒸鍍堆積(Chemical Vapor Deposition :CVD)法，外延生長1 X IO15CnT3 IX IO17CnT3的η型的雜質(zhì)濃度、5 30 μ m的 厚度的第1碳化硅漂移層21。接下來，如圖3所示，在碳化硅漂移層20的表面形成由多晶硅構(gòu)成的第1注入掩 模100，對在表面形成了第1注入掩模100的碳化硅漂移層21離子注入作為雜質(zhì)的過渡金 屬V。此時，V的離子注入的深度是碳化硅漂移層21的厚度左右。另外，被離子注入的V的 雜質(zhì)濃度是4X IO15CnT3左右。第1碳化硅漂移層21中的被離子注入了 V的區(qū)域成為半絕 緣區(qū)域90。接下來，如圖4所示，去除第1注入掩模100。接下來，如圖5所示，在離子注入了 V的半絕緣區(qū)域90以及沒有離子注入V的碳 化硅漂移層21的表面上，通過CVD法外延生長與第1碳化硅漂移層21相同的雜質(zhì)濃度的 第2碳化硅漂移層22。第2碳化硅漂移層22的厚度是1 5 μ m左右。接下來，在第2碳化硅漂移層22表面形成第2注入掩模101之后，如圖6所示，對 第2碳化硅漂移層22，以使?jié)舛瘸蔀榇笾?X IO18CnT3的方式注入作為ρ型雜質(zhì)的Al離子。 注入的深度是第2碳化硅漂移層22左右，注入為成為箱框型(box profile)。第2碳化硅 漂移層22內(nèi)的注入了 Al離子的區(qū)域中的呈現(xiàn)ρ型的區(qū)域成為基區(qū)30。此處，將第1碳化 硅漂移層21和第2碳化硅漂移層22相加起來設(shè)為碳化硅漂移層20。接下來，在去除了第2注入掩模101之后，以在基區(qū)30的一部分的表面形成開口 的方式，在第2碳化硅漂移層22以及基區(qū)30的表面形成第3注入掩模102。接下來，如圖7所示，對基區(qū)30注入作為η型雜質(zhì)的N離子，以使?jié)舛瘸蔀榇笾? X IO1W30注入的深度 比基區(qū)30淺，注入為成為箱框型?；鶇^(qū)30內(nèi)的注入了 N的區(qū)域中的呈現(xiàn)η型的區(qū)域成為 源區(qū)40。接下來，在去除了第3注入掩模102之后，通過熱處理裝置，在氬(Ar)氣體等非活 性氣體氣氛中在1300 1900°C下，進行30秒 1個小時的退火。通過該退火，被離子注入 的V、N、Al被激活。接下來，如圖8所示，對包括源區(qū)40以及基區(qū)30的碳化硅漂移層20的表面進行 熱氧化而形成期望厚度的柵絕緣膜51。接下來，在柵絕緣膜51上，通過減壓CVD法形成具有導電性的多晶硅膜，并對其進 行構(gòu)圖，從而形成柵電極60。之后，如圖9所示，在柵絕緣膜51以及柵電極60上，形成由二 氧化硅構(gòu)成的層間絕緣膜52，對柵絕緣膜51以及層間絕緣膜52進行開口。最后，形成與源區(qū)40以及基區(qū)30電連接的源電極70，并且，在碳化硅基板10的背 面?zhèn)?，形成漏電極80，而MOSFET(圖1)完成。此處，作為成為源電極70以及漏電極80的材 料，可以舉出Al合金等。另外，在本實施方式中，示出了如圖1所示，在基區(qū)30與碳化硅基板10之間的碳 化硅漂移層20的厚度方向的整體中設(shè)置了半絕緣性區(qū)域90的例子，但只要半絕緣性區(qū)域 90具有可以確保源·漏之間的耐壓的厚度，則也可以如圖10所示僅設(shè)置在基區(qū)30與碳化 硅基板10之間的碳化硅漂移層20的上部。另外，在本實施方式中，將注入到半絕緣性區(qū)域90的雜質(zhì)設(shè)為V，并將其注入濃度 設(shè)為4X IO15CnT3左右，但只要是可以使碳化硅層成為半絕緣性，則雜質(zhì)不限于V，既可以是 鉻(Cr)、鈦(Ti)等過渡金屬，也可以是質(zhì)子等。另外，其雜質(zhì)濃度只要是使碳化硅層成為半 絕緣性的濃度，則根據(jù)雜質(zhì)的種類選擇即可。進而，為了形成基區(qū)30而注入的雜質(zhì)只要是ρ型雜質(zhì)即可，除了 Al離子以外也可 以是硼(B)離子等。為了形成源區(qū)而注入的雜質(zhì)只要是ρ型雜質(zhì)即可，除了 N離子以外也 可以是磷(P)離子等。另外，注入雜質(zhì)濃度僅為例示，而不限于此處所示的濃度。另外，作為柵絕緣膜51，示出了對碳化硅漂移層進行熱氧化而得到的膜，但不限于 此，也可以是氧化硅堆積膜或其他堆積膜。另外，柵電極60的材料也可以是通過濺射法等 形成的鋁、鈦等金屬。另外，作為源電極70以及漏電極80的材料，也可以是鈦、金等。(實施方式2)圖11是示出用于實施本發(fā)明的實施方式2中的、作為碳化硅半導體器件的碳化硅 MOSFET的剖面示意圖。在本實施方式中，也將第1導電類型設(shè)為η型、將第2導電類型設(shè)為 P型而進行說明。在圖11中，一對半絕緣區(qū)域90的間隔是與上端相比在下端更大，相對碳化硅基板 10的表面傾斜地形成半絕緣區(qū)域90的橫端，一對半絕緣區(qū)域90的上端的間隔設(shè)定成大于 一對基區(qū)30的間隔，除此以外，與實施方式1中的碳化硅半導體器件相同，所以省略說明。接下來，對本實施方式中的碳化硅半導體器件的制造方法進行說明。在作為本實 施方式中的碳化硅半導體器件的MOSFET的制造方法中，對于實施方式1中在形成了第1注 入掩模100的狀態(tài)下大致垂直地離子注入V的操作，代替第1注入掩模100而形成寬度比 第1注入掩模100窄的第4注入掩模110，并從傾斜方向注入V離子，除此以外，與實施方式1的MOSFET的制造方法相同。以下，對與實施方式1不同的工序進行說明。與實施方式1的圖2同樣地，在碳化硅基板10的表面上外延生長了第1碳化硅漂 移層21之后，如圖12所示，在碳化硅漂移層20的表面形成由多晶硅構(gòu)成的第4注入掩模 110，對在表面形成了第4注入掩模110的碳化硅漂移層20，從30°的傾斜方向離子注入作 為雜質(zhì)的V。此時，考慮離子注入的傾斜角度和第4注入掩模110的厚度來決定第4注入掩 模110的形成位置。接下來，去除第4注入掩模110。接下來，如圖13所示，在形成了第5注入掩模111之后，使基板180°旋轉(zhuǎn)而從 30°的傾斜方向傾斜注入V離子。在去除了第5注入掩模111之后，與實施方式1的圖4 至圖10所示的工序相同。圖14以及圖15分別示出從上表面觀察圖12以及圖13所示的工序的示意圖。如 圖14以及圖15所示，在柵電極60是長方形的情況下，在柵電極60的兩個長邊的下部分別 設(shè)置半絕緣區(qū)域90。另外，在柵電極60的縱橫的長度大至相同的情況下，也可以如圖16所示從使基板 逐次旋轉(zhuǎn)90°的4個方向注入V離子。在該情況下，可以充分地確保流過ON電流的碳化硅 漂移層內(nèi)的路徑，所以可以進一步增大ON電流。另外，在本實施方式中，示出了從30°的傾斜方向離子注入V離子的例子，但該角 度不限于30°，而也可以是15° 60°。另外，在本實施方式中，示出了將半絕緣區(qū)域90形成為到達碳化硅基板10的情 況，但即使半絕緣區(qū)域90如圖17所示沒有到達碳化硅基板10而全部形成在碳化硅漂移層 20內(nèi)，也起到同樣的效果。另外，在實施方式1以及實施方式2中，將第1導電類型設(shè)為η型、將第2導電類 型設(shè)為P型，但這些導電類型也可以相反。
權(quán)利要求
一種碳化硅半導體器件，具備第1導電類型的碳化硅基板；第1導電類型的碳化硅漂移層，在所述碳化硅基板的主面上設(shè)置；一對基區(qū)，在所述碳化硅漂移層的表層部隔開設(shè)置，并呈現(xiàn)第2導電類型；一對源區(qū)，在一對所述基區(qū)的表層部的內(nèi)部設(shè)置，并呈現(xiàn)第1導電類型；一對半絕緣區(qū)域，在所述碳化硅基板與一對所述基區(qū)之間設(shè)置；柵電極，在所述碳化硅漂移層的表面上隔著柵絕緣膜設(shè)置；源電極，與所述源區(qū)以及所述基區(qū)相接地設(shè)置；以及漏電極，在所述碳化硅基板的與主面相反一側(cè)的面上設(shè)置。
2.根據(jù)權(quán)利要求1所述的碳化硅半導體器件，其特征在于， 一對半絕緣區(qū)域的間隔是與上端相比在下端更大。
3.根據(jù)權(quán)利要求1或2所述的碳化硅半導體器件，其特征在于，一對半絕緣區(qū)域的上端的間隔大于一對基區(qū)的間隔且小于一對源區(qū)的間隔。
4.一種碳化硅半導體器件的制造方法，具備在碳化硅基板上形成第1導電類型的第1碳化硅漂移層的工序； 對所述第1碳化硅漂移層的表層的一部分，隔著規(guī)定的間隔注入成為半絕緣性的雜質(zhì) 離子的工序；在所述第1碳化硅漂移層上形成第2碳化硅漂移層的工序；對所述第2碳化硅漂移層的表層的一部分，離子注入第2導電類型的雜質(zhì)的工序；以及 對所述第2碳化硅漂移層的表層的一部分，離子注入第1導電類型的雜質(zhì)的工序。
5.根據(jù)權(quán)利要求4所述的碳化硅半導體器件的制造方法，其特征在于，在注入成為半絕緣性的雜質(zhì)離子的工序中，相對碳化硅基板表面傾斜地注入所述雜質(zhì)罔子。
全文摘要
本發(fā)明提供一種源·漏之間的耐壓高、減小了ON時和OFF時的柵·漏之間電容之差的碳化硅MOSFET。設(shè)置有在第1導電類型的碳化硅基板上設(shè)置的第1導電類型的碳化硅漂移層；在碳化硅漂移層的表層部中設(shè)置的呈現(xiàn)第2導電類型的一對基區(qū)；在一對所述基區(qū)的表層部的內(nèi)側(cè)設(shè)置的呈現(xiàn)第1導電類型的一對源區(qū)；以及在碳化硅基板與一對所述基區(qū)之間設(shè)置的半絕緣區(qū)域。
文檔編號H01L21/265GK101960606SQ200980108148
公開日2011年1月26日 申請日期2009年3月4日 優(yōu)先權(quán)日2008年3月7日
發(fā)明者中田修平, 大塚健一, 渡邊昭裕 申請人:三菱電機株式會社