專利名稱：半導(dǎo)體器件和這種器件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，所述半導(dǎo)體器件包括襯底，所述襯底包括摻雜有第一導(dǎo)電類型摻雜劑的第一區(qū)域和第二區(qū)域，以及位于所述第一區(qū)域和所述第二區(qū)域之間的、摻雜有與第一導(dǎo)電類型相反類型摻雜劑的第三區(qū)域，所述第三區(qū)域由電介質(zhì)層覆蓋，所述襯底還包括在所述第一區(qū)域和所述第二區(qū)域之間橫向延伸的多個(gè)溝槽，所述溝槽填充有絕緣材料并且具有預(yù)定深度，并且通過有源條帶間隔開，所述有源條帶包括具有深度不超過所述預(yù)定深度的摻雜分布。
本發(fā)明還涉及一種制造這種半導(dǎo)體器件的方法。
背景技術(shù)：
在包括p-n結(jié)的半導(dǎo)體器件中，包括例如簡單的二極管以及諸如場效應(yīng)晶體管、 雙極型晶體管或者間流晶體管之類的復(fù)雜器件，高摻雜水平減小了串聯(lián)阻抗。然而另一方面，低摻雜水平允許施加高的反向電壓。在這些量之間存在折衷，并且對(duì)于簡單二極管的最大可實(shí)現(xiàn)折衷是看作一維硅限制。
已知多種結(jié)構(gòu)可以提供比一維限制更好的結(jié)果。這些結(jié)構(gòu)典型地是已知為減小表面場(RESURF)結(jié)構(gòu)?？梢允褂美脠霭寤虬虢^緣膜的結(jié)整形或者場整形。
可選的方法使用電介質(zhì)層橋接所述結(jié)，EP519741A2是這種技術(shù)的示例。然而，這些方法全都顯著地增加了制造工藝的復(fù)雜性，并且特別是他們通常不與標(biāo)準(zhǔn)工藝兼容，因?yàn)樗麄円笤跇?biāo)準(zhǔn)工藝中不存在的附加的掩模和處理步驟。在增加這些附加的工藝步驟時(shí)需要較大的費(fèi)用。
在PCT專利公開W02006/136979中已經(jīng)公開了按照簡化方式制造這種RESURF器件的方法，其公開了根據(jù)起始段落的制造半導(dǎo)體器件的方法。已經(jīng)發(fā)現(xiàn)盡管該方法允許使用標(biāo)準(zhǔn)工藝制造半導(dǎo)體器件，在該公開中所公開的半導(dǎo)體器件的一些實(shí)施例可能會(huì)受到依賴于制造質(zhì)量和工藝控制的有限柵極電介質(zhì)壽命，其本身顯現(xiàn)出柵極氧化物層的時(shí)間依賴電介質(zhì)擊穿(TDDB)。對(duì)于工藝變化減小的魯棒性也限制了產(chǎn)品轉(zhuǎn)移以及移動(dòng)至不同的 CMOS公司。

發(fā)明內(nèi)容
本發(fā)明試圖提供一種根據(jù)起始段落的具有改進(jìn)柵極電介質(zhì)壽命的半導(dǎo)體器件。
本發(fā)明還試圖提供一種制造這種半導(dǎo)體器件的方法。
根據(jù)本發(fā)明的一個(gè)方面，提出了一種半導(dǎo)體器件，包括襯底，所述襯底包括摻雜有第一導(dǎo)電類型摻雜劑的第一區(qū)域和第二區(qū)域，以及位于所述第一區(qū)域和所述第二區(qū)域之間的、摻雜有與第一導(dǎo)電類型相反類型摻雜劑的第三區(qū)域，所述第三區(qū)域由電介質(zhì)層覆蓋， 所述襯底還包括在所述第二區(qū)域和所述第三區(qū)域之間橫向延伸的多個(gè)溝槽，所述溝槽填充有絕緣材料并且具有預(yù)定深度，并且通過有源條帶間隔開，所述有源條帶包括深度不超過所述預(yù)定深度的摻雜分布，其中每一個(gè)溝槽通過襯底部分與所述第三區(qū)域間隔開，使得所
4述襯底部分和所述溝槽之間的各個(gè)邊界沒有由所述柵極電介質(zhì)層覆蓋。
本發(fā)明是基于這樣的認(rèn)識(shí)在W02006/136979的一些半導(dǎo)體器件中氧化層壽命的減小可能是由柵極電介質(zhì)和這些器件的源極區(qū)和漏極區(qū)之間的橫向淺溝槽的角之間的重疊引起的，由于在這些角落處柵極電介質(zhì)層的減薄。盡管在W02006/136979的一些器件中， 通過將穿過諸如溝道區(qū)之類的第三區(qū)域的淺溝槽延伸至諸如源極區(qū)之類的第一區(qū)域避免了這一問題，這些器件仍然受到較低的電流驅(qū)動(dòng)，這意味著必須增加這些器件的管腳面積， 以滿足它們的性能要求，這也并非是必要的，并且實(shí)際上限制了這些器件應(yīng)用于專用應(yīng)用領(lǐng)域的應(yīng)用性。
根據(jù)本發(fā)明，所述淺溝槽在諸如溝道區(qū)之類的第三區(qū)域前面終止，使得例如柵極電介質(zhì)之類的電介質(zhì)不會(huì)與溝槽角落重疊，確保了在不受到這些器件的低電流驅(qū)動(dòng)懲罰的情況下，大大地避免了 TDDB效應(yīng)。所述電介質(zhì)可以是柵極氧化物或者另外合適的電介質(zhì)， 所述另外合適的電介質(zhì)適用于提供所述第三區(qū)域和諸如柵極之類的控制端子之間的電絕緣層。
在實(shí)施例中，所述第三區(qū)域和所述邊界之間的距離不會(huì)超過有源條帶的寬度，這確保了沒有對(duì)半導(dǎo)體器件的性能進(jìn)行折衷，并且實(shí)際上甚至通過在所述第三區(qū)域和一側(cè)上的有源條帶以及另一側(cè)上的淺溝槽之間的p-n結(jié)之間存在襯底部分，可以改進(jìn)半導(dǎo)體器件的性能。
優(yōu)選地，所述有源條帶的寬度不會(huì)超過對(duì)于摻雜分布的所述摻雜濃度的擊穿電壓處的一維耗盡寬度，以確保所述半導(dǎo)體器件可以超過前述一維限制進(jìn)行操作。
在另外的實(shí)施例中，所述電介質(zhì)包括將所述第三區(qū)域上的第一層區(qū)域與所述溝槽和有源條帶上的第二層區(qū)域間隔開的孔洞，所述孔洞與相應(yīng)襯底部分和所述溝槽之間的邊界重疊。這具有以下優(yōu)勢在從所述第三區(qū)域到所述溝槽的距離的控制對(duì)于器件性能不再是重要的，因?yàn)樗龈唠妶鰪脑谒龅谌齾^(qū)域上形成的控制端子，例如柵極或基極端子朝著虛擬控制端子移動(dòng)，所述虛擬控制端子包括具有虛擬控制端子電勢的第二層部分。此外， 所述虛擬效應(yīng)驅(qū)動(dòng)所述電流通過所述器件至較大的深度，從而使得器件更加可靠，因?yàn)闇p小了注入到所述電介質(zhì)中的熱載流子的個(gè)數(shù)。
在實(shí)施例中，所述有源條帶是錐形的。這使得有源條帶的行為像是包括漸變摻雜分布的有源區(qū)。所述錐形有源條帶的窄末端可以面對(duì)所述第三區(qū)域。
本發(fā)明的半導(dǎo)體器件可以結(jié)合到集成電路(IC)中。這種IC受益于本發(fā)明的半導(dǎo)體器件相對(duì)較小的管腳面積，使得在要求有限硅面積的同時(shí)實(shí)現(xiàn)IC的高電壓部分，從而限制了 IC的總尺寸和成本。合適的應(yīng)用的非限制性示例包括dc-dc轉(zhuǎn)換器、功率管理單元和顯示驅(qū)動(dòng)器。
根據(jù)本發(fā)明的另一個(gè)方面，提出了一種制造半導(dǎo)體器件的方法，包括在襯底中分別形成摻雜有第一導(dǎo)電類型摻雜劑的第一區(qū)域和第二區(qū)域以及摻雜有與第一導(dǎo)電類型相反類型摻雜劑的、位于所述第一區(qū)域和所述第二區(qū)域之間的第三區(qū)域；在襯底中形成多個(gè)橫向延伸的溝槽，所述溝槽具有預(yù)定的深度、并且限定出所述溝槽之間的多個(gè)有源條帶，所述溝槽通過襯底部分與所述第三區(qū)域間隔開；用絕緣材料填充所述溝槽；在所述有源條帶中形成相應(yīng)的摻雜分布，每一個(gè)摻雜分布均具有不超過所述預(yù)定深度的深度；以及在所述第三區(qū)域上形成電介質(zhì)層，使得所述襯底部分和所述溝槽之間的各個(gè)邊界沒有由所述電介質(zhì)覆蓋。
可以按照任意合適的順序執(zhí)行的本發(fā)明方法的步驟確保了在標(biāo)準(zhǔn)IC工藝中，使用已經(jīng)用于形成STI溝槽的相同單一掩模步驟可以獲得本發(fā)明的半導(dǎo)體器件。應(yīng)該指出的是STI溝槽的形成在任何現(xiàn)代CMOS技術(shù)中是普通平常的。
在實(shí)施例中，形成電介質(zhì)層的步驟包括形成包括孔洞的電介質(zhì)層，所述孔洞覆蓋所述襯底部分和所述溝槽之間的邊界，所述孔洞將所述第三區(qū)域上的第一層區(qū)域與所述溝槽和有源條帶上的第二層區(qū)域間隔開。也可以使用用于形成控制端子區(qū)域的相同掩模來執(zhí)行這一步驟。


參考附圖并且作為非限制示例更加詳細(xì)地描述本發(fā)明的實(shí)施例，其中 圖1示意性地示出了現(xiàn)有技術(shù)的半導(dǎo)體器件； 圖2示意性地示出了現(xiàn)有技術(shù)半導(dǎo)體器件的細(xì)節(jié)； 圖3示意性地示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件； 圖4示意性地示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的細(xì)節(jié)； 圖5示意性地示出了現(xiàn)有技術(shù)的半導(dǎo)體器件和本發(fā)明的半導(dǎo)體器件的截止?fàn)顟B(tài)特性； 圖6示意性地示出了根據(jù)本發(fā)明另一個(gè)實(shí)施例的半導(dǎo)體器件； 圖7示意性地示出了現(xiàn)有技術(shù)的半導(dǎo)體器件和本發(fā)明的半導(dǎo)體器件的電場分布； 以及 圖8示意性地示出了用于本發(fā)明方法實(shí)施例的掩模。
具體實(shí)施例方式應(yīng)該理解的是附圖只是示意性的，并且沒有按比例繪制。還應(yīng)該理解的是相同的參考數(shù)字貫穿附圖用于表示相同或類似的部件。
圖1示出了 W02006/136979中所公開的MOSFE 1的各種視圖。所述器件包括由淺絕緣溝槽10鄰接的有源區(qū)。所述有源區(qū)包括η型漏極區(qū)16、η型源極18和在襯底40的 P-阱42中形成的溝道區(qū)。所述有源區(qū)還包括通過淺溝槽12間隔開的有源條帶14。
所述淺溝槽12在所述源極區(qū)18和所述漏極區(qū)16之間橫向延伸進(jìn)入所述溝道區(qū)中，使得所述淺溝槽12的末端部分由所述柵極氧化物20覆蓋，所述柵極氧化物形成了柵極 30的溝道區(qū)和導(dǎo)電部分25之間的絕緣層。所述有源條帶14摻雜有η型摻雜劑，使得所述有源條帶14用作所述漏極區(qū)16的漂移區(qū)或漏極延伸。因此，所述淺溝槽12的末端部分的角落與柵極電介質(zhì)20重疊，如圓圈22所示。在沿B-B線的視圖中可以看出，在柵極重疊下面的STI角落中發(fā)生柵極電介質(zhì)20的減薄，具體地當(dāng)所述柵極電介質(zhì)是諸如氧化硅之類的柵極氧化物時(shí)。這種減薄增加了發(fā)生如上所述的TDDB效應(yīng)的風(fēng)險(xiǎn)。
圖2是圖1的MOSFET的掃描電鏡(SEM)圖像。從該圖像中可以清楚地看出填充有絕緣材料的淺溝槽12和所述柵極30之間的重疊。
圖3示意性地示出了本發(fā)明的半導(dǎo)體器件的實(shí)施例。與圖1的半導(dǎo)體器件相比較， 所述橫向淺溝槽12在到達(dá)所述柵極電介質(zhì)20之前終止，使得所述淺溝槽與由ρ-阱42和漏極延伸區(qū)中的摻雜劑形成的p-n結(jié)24相距距離A，所述漏極延伸區(qū)包括有源條帶14以及所述P-n結(jié)M和所述淺溝槽12之間的硅部分26。應(yīng)該理解的是所述硅部分沈也可以包括在有源條帶14上也存在的摻雜分布。換句話說，所述半導(dǎo)體器件可以包括在漏極區(qū)16 和溝道區(qū)之間的漏極延伸區(qū)，所述淺溝槽12的至少一端終止于所述漏極延伸區(qū)之內(nèi)。
通過避免柵極電介質(zhì)20與所述淺溝槽12角落的重疊，避免了諸如柵極氧化物之類的柵極電介質(zhì)20的減薄，從而確保了所述半導(dǎo)體器件具有良好的TDDB壽命。
在優(yōu)選實(shí)施例中，所述距離A不會(huì)超過所述有源條帶14的寬度W。更優(yōu)選地，所述有源寬度W不會(huì)超過對(duì)于在不具有STI溝槽的結(jié)構(gòu)中所確定的給定摻雜分布的擊穿電壓下的移位耗盡層寬度(=1D)，使得A < W < 1D。在這些條件下，確保了所述柵極和STI溝槽 12之間的區(qū)域承載足夠小數(shù)量的電荷，使得在發(fā)生擊穿之前可以耗盡所述區(qū)域。在這一區(qū)域中所存在的電荷的總數(shù)量是由摻雜濃度分布乘以距離A來確定的。
因此，如果在本發(fā)明的半導(dǎo)體器件的布局中遵循這種關(guān)系，所述半導(dǎo)體器件能夠在其阻抗/擊穿電壓折衷中執(zhí)行超過前述的一維限制，因?yàn)槠浯_保了臨界電場可能在這一位置發(fā)展之前耗盡了柵極30附近的柵極延伸區(qū)中可用電荷的總量。
在圖3中，將本發(fā)明的半導(dǎo)體器件示出為是MOSFET晶體管，只是作為非限制性示例。本發(fā)明可以應(yīng)用于任意柵極受控半導(dǎo)體器件，例如門二極管、雙極型晶體管、半導(dǎo)體閘流管等等。
圖4示出了圖3的半導(dǎo)體器件的SEM圖像。所述橫向淺溝槽12的終點(diǎn)靠近柵極 30，使得清楚的示出了在包括柵極電介質(zhì)20的柵極30和所述淺溝槽20的末端部分之間沒有重疊，即與所述淺溝槽的角落沒有重疊，尤其是在所述淺溝槽12和柵極30之間的襯底部分沈的圖像的放大部分中可以看出。
圖5示出了圖1的現(xiàn)有技術(shù)DIELER晶體管和圖3的DIELER晶體管的擊穿電壓的比較。從圖5中可以看出，本發(fā)明的修改對(duì)于DIELER晶體管的擊穿電壓沒有有害的影響， 并且實(shí)際上能夠改進(jìn)這種晶體管的行為。
在本發(fā)明半導(dǎo)體器件的替代實(shí)施例中，如圖6示意性所示，所述柵極電介質(zhì)20包括將第一柵極電介質(zhì)區(qū)52與第二柵極電介質(zhì)區(qū)M間隔開的孔洞56，使得所述淺溝槽12和所述襯底部分26之間的邊界位于所述孔洞56下面。所述第一柵極電介質(zhì)部分52用作柵極30的電介質(zhì)，而所述第二電介質(zhì)部分M用于虛擬柵極的電介質(zhì)，所述虛擬柵極在所述淺溝槽區(qū)12和所述有源條帶14上延伸。
該實(shí)施例與現(xiàn)有技術(shù)相比具有多個(gè)優(yōu)勢。首先，由于所述淺溝槽12終止于所述孔洞56下面的事實(shí)，在所述溝槽角落和所述柵極電介質(zhì)區(qū)52之間沒有重疊，使得包括所述柵極電介質(zhì)區(qū)52的柵極30不會(huì)受到由柵極導(dǎo)體25下面的柵極電介質(zhì)(例如柵極氧化物) 的減薄引起的增加TDDB效應(yīng)的風(fēng)險(xiǎn)。此外，虛擬柵極的存在釋放了在ρ-阱42和面對(duì)所述 P-阱42的淺溝槽12的邊緣之間對(duì)于對(duì)準(zhǔn)精度的要求，使得該實(shí)施例更適用于不太先進(jìn)的半導(dǎo)體技術(shù)，例如CMOS技術(shù)。
其次，該器件的閾值電壓(Vt)與常規(guī)CMOS晶體管的\可比擬。此外，所述虛擬柵極強(qiáng)制柵極30附近的電流更深入至所述襯底，并且與單柵極器件相比減小了所述柵極30 附近的電場。這具有以下優(yōu)點(diǎn)減小了熱載流子注入(HCI)到柵極電介質(zhì)區(qū)52的風(fēng)險(xiǎn)。
這在圖7中進(jìn)一步進(jìn)行了說明，其中將圖6的半導(dǎo)體器件中所產(chǎn)生的電場(淺色線)與單柵極器件中所產(chǎn)生的電場(深色線)進(jìn)行比較。圖7中的實(shí)線箭頭表示這些器件中p-n結(jié)M的位置，據(jù)此清楚的是圖6的半導(dǎo)體器件中的電場實(shí)質(zhì)上小于單柵極器件，從而提供本發(fā)明器件的更好HCI可靠性的明顯證據(jù)。圖7的虛線箭頭表示通過圖6的半導(dǎo)體器件所體驗(yàn)的電場中的峰值，所述峰值由所述淺溝槽12和有源條帶14上的虛擬柵極的電勢引起的。
本發(fā)明的優(yōu)勢是可以通過與傳統(tǒng)制造工藝兼容的本發(fā)明方法來實(shí)現(xiàn)本發(fā)明的半導(dǎo)體器件的制造，從而保持W02006/136979中所述方法的好處。
為了形成溝槽10，將圖8所示的淺溝隔離(STI)掩模60用于提供圖案。所述掩模的實(shí)線區(qū)61限定了最終器件的有源區(qū)，所述最終器件包括源極區(qū)18、漏極區(qū)16、所述有源條帶12中的漏極延伸區(qū)和溝道區(qū)。所述實(shí)線區(qū)61由構(gòu)圖元件64包圍，所述構(gòu)圖元件64 是限定了有源區(qū)周圍的淺溝槽10的位置的開口。構(gòu)圖元件63是限定了最終器件中的有源條帶14之間的淺溝槽12的位置的開口。所述最終器件中的溝道區(qū)上柵極電介質(zhì)20的位置由虛線框62表示，從而清楚地示出了所述柵極電介質(zhì)20和所述淺溝槽12沒有重疊。在襯底40中形成淺溝槽12和各種摻雜分布之后，所述柵極電介質(zhì)20形成于所述溝道區(qū)上。
單一掩模60上的構(gòu)圖元件64和構(gòu)圖元件63的存在意味著STI構(gòu)圖步驟，可以用于形成所述有源區(qū)19周圍的淺溝槽隔離10和橫向延伸溝槽12兩者，所述STI構(gòu)圖步驟在大多數(shù)工廠IC工藝中是標(biāo)準(zhǔn)的，并且在0. 25微米代飛利浦/NXP工藝、以及在Crolles2聯(lián)盟的180、120、90、65和45nmCM0S工藝中是標(biāo)準(zhǔn)的。在形成所述溝槽10和12之后，工藝可以繼續(xù)使用標(biāo)準(zhǔn)工藝來完成所述器件。
如在W02006/136979中已經(jīng)解釋過的，STI溝槽一般用于將不同的半導(dǎo)體器件彼此間隔開。然而如W02006/136979和本發(fā)明所教導(dǎo)的，淺溝槽12用于不同的目的，即用于稀釋諸如MOSFET的漏極延伸區(qū)之類的有源區(qū)中的摻雜分布，以及用于對(duì)電場整形。通過將標(biāo)準(zhǔn)工藝的淺閾值調(diào)節(jié)注入用于不同的目的來形成有源條帶14中的η型漏極延伸區(qū)，所述 P-n結(jié)M深度只延伸至該漏極延伸區(qū)的深度，使得所述淺溝槽12深到足以成功地將相鄰漏極延伸區(qū)彼此隔離。
使用標(biāo)準(zhǔn)掩模和通常用于注入ρ-阱的注入步驟來制造所述P-型區(qū)42。必須使用具有相對(duì)淺注入深度的步驟來制造η-型區(qū)14，例如利用約200nm的深度。可以使用用于注入接觸區(qū)的標(biāo)準(zhǔn)步驟來諸如所述源極區(qū)18和所述漏極區(qū)16的接觸。所述ρ-型區(qū)42是溝道區(qū)，并且通過所述有源條帶14形成的η-型區(qū)是通常認(rèn)為是延伸漏極16 —部分的漂移區(qū)，所述漂移區(qū)可以包括一個(gè)或多個(gè)η+型漏極接觸。包括通過柵極電介質(zhì)20與溝道區(qū)間隔開的例如金屬、硅化物或多晶硅之類導(dǎo)電層25的柵極30設(shè)置在溝道區(qū)42之上。所述柵極電介質(zhì)20可以是柵極氧化物或者另一種合適的材料，例如高_(dá)k電介質(zhì)材料。
另外，本領(lǐng)域普通技術(shù)人員應(yīng)該理解的是，對(duì)在特定實(shí)施例中所描述的工藝的許多修改也是可能的。
例如，不必用氧化物或者只用氧化物填充所述淺溝槽，可以使用諸如氮化硅或者低摻雜(優(yōu)選地不摻雜)多晶硅之類的其他材料。這些材料可以具有比二氧化硅(對(duì)于二氧化硅k = 3. 9，對(duì)于氮化硅k = 7. 5，對(duì)于低摻雜多晶硅k = 11. 7)更低或更高的介電常數(shù)k。因此在這種結(jié)構(gòu)中，填充上述實(shí)施例的一些溝槽的氧化物用具有至少4、優(yōu)選地至少 7的介電常數(shù)的材料來代替。在這種情況下，只有橫向延伸的溝槽12用具有不同介電常數(shù)的電介質(zhì)材料來填充，而所述淺溝槽10用標(biāo)準(zhǔn)絕緣體填充。
所使用的襯底40不需要是硅，也可以使用諸如砷化鎵、磷化銦、氮化鎵和許多其他材料之類的替代物。所述襯底也可以是具有小于或大于STI溝槽的SOI厚度的絕緣體上娃晶片。
盡管本發(fā)明的半導(dǎo)體器件的實(shí)施例使用ρ型溝道區(qū)和η型源極和漏極，應(yīng)該理解的是本發(fā)明可應(yīng)用于使用η-型溝道和/或ρ-型源極和漏極的晶體管。
還應(yīng)該強(qiáng)調(diào)的是已經(jīng)示出所述有源條帶14具有矩形形狀只是作為非限制性示例。例如W02006/136979的圖13所示的其他實(shí)施例也是可行的，其中所述有源條帶14具有錐形形狀。在這種結(jié)構(gòu)中，所述有源條帶14配置用于在所述柵極附近的末端較窄而在所述漏極區(qū)16附近較寬。這有效地等同于所述延伸漏極區(qū)兩端的漸變摻雜，進(jìn)一步改善了擊穿電壓和導(dǎo)通阻抗之間的折衷。
所述半導(dǎo)體本體可以是單晶、具有其頂部上形成外延層的單晶，或者也可以使用諸如絕緣體上硅、藍(lán)寶石上硅等等之類的其他技術(shù)。
盡管在說明書和權(quán)利要求中使用術(shù)語“ρη結(jié)”，這種描述易于包括“p-i-n結(jié)”，其中P型材料通過本征材料或者低P-摻雜或低η-型摻雜材料與η-型材料相間隔開。在這些情況下，ρ-η結(jié)及其深度由整個(gè)p-i-n結(jié)結(jié)構(gòu)來限定。
應(yīng)該注意的是上述實(shí)施例說明而不是限制本發(fā)明，本領(lǐng)域普通技術(shù)人員在不脫離所附權(quán)利要求范圍的情況下能夠設(shè)計(jì)許多替代實(shí)施例。在去權(quán)利要求中，放置在括號(hào)中的任意參考符號(hào)不應(yīng)該解釋為限制權(quán)利要求。詞語“包括”不排除存在除了權(quán)利要求中所列的元件或步驟。元件前的詞語“一個(gè)”不排除存在多個(gè)這種元件。本發(fā)明可以通過包括幾個(gè)分立元件的硬件來實(shí)現(xiàn)。在枚舉了幾種裝置的設(shè)備權(quán)利要求中，可以通過一個(gè)相同條目的硬件來實(shí)現(xiàn)這些裝置的幾個(gè)。唯一的事實(shí)在于在相互不同的從屬權(quán)利要求中引用的特定措施不表示不能有利地使用這些措施的組合。
權(quán)利要求
1.一種半導(dǎo)體器件，包括襯底00)，所述襯底包括摻雜有第一導(dǎo)電類型摻雜劑的第一區(qū)域(18)和第二區(qū)域(16)，以及位于所述第一摻雜區(qū)域和所述第二摻雜區(qū)域之間的、摻雜有與第一導(dǎo)電類型相反導(dǎo)電類型摻雜劑的第三區(qū)域(42)，所述第三區(qū)域由電介質(zhì)層00)覆蓋，所述襯底GO)還包括在所述第三區(qū)域0 和所述第二區(qū)域(16)之間橫向延伸的多個(gè)溝槽(12)，所述溝槽填充有絕緣材料并且具有預(yù)定深度，并且通過有源條帶(14)間隔開，所述有源條帶包括深度不超過所述預(yù)定深度的摻雜分布，其中每一個(gè)溝槽(1 通過襯底部分06)與所述第三區(qū)域0 間隔開，使得所述襯底部分06)和所述溝槽(1 之間的各個(gè)邊界沒有由所述電介質(zhì)層00)覆蓋。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一區(qū)域包括源極區(qū)，所述第二區(qū)域包括漏極區(qū)，以及所述第三區(qū)域包括溝道區(qū)，其中所述有源條帶(14)和相應(yīng)的襯底部分 (26)共同形成所述溝道區(qū)G2)和所述漏極區(qū)(16)之間的漏極延伸區(qū)。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其中所述第三區(qū)域0 和所述邊界之間的距離不超過所述有源條帶(14)的寬度。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的半導(dǎo)體器件，其中有源條帶(14)的寬度不超過對(duì)于所述有源條帶(14)的摻雜分布的摻雜濃度的一維耗盡寬度。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的半導(dǎo)體器件，其中所述電介質(zhì)層00)包括將所述第三摻雜區(qū)域0 上的第一層區(qū)域(5 與所述溝槽(1 和有源條帶Gl)上的第二層區(qū)域(54)間隔開的孔洞(56)，所述孔洞(56)與相應(yīng)襯底部分(26)和所述溝槽(12)之間的邊界重疊。
6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的半導(dǎo)體器件，其中所述絕緣材料具有至少為1 的介電常數(shù)。
7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的半導(dǎo)體器件，其中所述有源條帶(14)是錐形的。
8.一種集成電路，包括根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的半導(dǎo)體器件。
9.一種制造半導(dǎo)體器件的方法，包括分別在襯底GO)中形成摻雜有第一導(dǎo)電類型摻雜劑的第一區(qū)域(18)和第二區(qū)域 (42)、以及第三區(qū)域(16)，所述第三區(qū)域位于所述第一區(qū)域和所述第二區(qū)域之間、并且摻雜有與第一導(dǎo)電類型相反導(dǎo)電類型的摻雜劑，在襯底GO)中形成多個(gè)在所述第三摻雜區(qū)域0 和所述第二摻雜區(qū)域(16)之間橫向延伸的溝槽(12)，所述溝槽具有預(yù)定的深度、并且限定出所述溝槽之間的多個(gè)有源條帶 (14)，每一個(gè)所述溝槽(1 通過襯底部分06)與溝道區(qū)域0 相間隔開；用絕緣材料填充所述溝槽(12)；在所述有源條帶(14)中形成相應(yīng)的摻雜分布，每一個(gè)摻雜分布均具有不超過所述預(yù)定深度的深度；以及在所述第三摻雜區(qū)域0 上形成電介質(zhì)層(20)，使得所述襯底部分06)和所述溝槽 (12)之間的各個(gè)邊界沒有由所述電介質(zhì)層00)覆蓋。
10.根據(jù)權(quán)利要求9所述的方法，其中所述第三摻雜區(qū)域0 和所述橫向延伸溝槽(12)之間的距離不超過所述有源條帶(14)的寬度。
11.根據(jù)權(quán)利要求10所述的方法，其中所述有源條帶(14)的寬度不超過其中摻雜分布的一維耗盡寬度。
12.根據(jù)權(quán)利要求9至11中任一項(xiàng)所述的方法，其中形成電介質(zhì)層00)的步驟包括形成包括孔洞(56)的電介質(zhì)層，所述孔洞覆蓋所述襯底部分06)和所述溝槽(1 之間的各個(gè)邊界，所述孔洞將所述第三摻雜區(qū)域0 上的第一層區(qū)域(5 與所述溝槽(1 和所述有源條帶(14)上的第二層區(qū)域(54)相間隔開。
13.根據(jù)權(quán)利要求12所述的方法，其中所述第一層區(qū)域(5 與所述第二層區(qū)域(54) 斷開。
14.根據(jù)權(quán)利要求9至13中任一項(xiàng)所述的方法，其中所述有源條帶(14)是錐形的。
全文摘要
一種半導(dǎo)體器件，例如MOSFET(1)，包括襯底(40)，所述襯底包括第一區(qū)域(18)和第一導(dǎo)電類型的第二區(qū)域(16)，以及位于所述第一區(qū)域和所述第二區(qū)域之間的、與第一導(dǎo)電類型相反類型的第三區(qū)域(42)，所述第三區(qū)域由電介質(zhì)層(20)覆蓋，所述襯底(40)還包括在所述第三區(qū)域(42)和所述第二區(qū)域(16)之間橫向延伸的多個(gè)溝槽(12)，所述溝槽填充有絕緣材料并且通過有源條帶(14)間隔開，所述有源條帶包括具有深度不超過所述溝槽深度的摻雜分布，其中每一個(gè)溝槽在到達(dá)所述電介質(zhì)層(20)之前終止，即通過襯底部分(26)與所述第三區(qū)域間隔開，使得所述襯底部分和所述溝槽之間的各個(gè)邊界沒有由所述電介質(zhì)層覆蓋。也公開了一種制造這種半導(dǎo)體器件的方法。
文檔編號(hào)H01L29/78GK102187466SQ200980141586
公開日2011年9月14日 申請日期2009年10月6日 優(yōu)先權(quán)日2008年10月20日
發(fā)明者簡·雄斯基, 安科·黑林格 申請人:Nxp股份有限公司