專利名稱：包括具有隔離溝道的增強型和耗盡型fet的雙極性/雙fet結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導體結(jié)構(gòu)領(lǐng)域。更具體而言，本發(fā)明涉及一種晶體管半導體結(jié)構(gòu)。
背景技術(shù)：
利用BiFET技術(shù)，可以在同一半導體管芯上集成諸如異質(zhì)結(jié)雙極性晶體管(HBT) 的雙極性晶體管和諸如增強型(E型)和耗盡型(D型)FET的場效應晶體管(FET)以提供更大的電路設計靈活性。在集成結(jié)構(gòu)中，諸如HBT的雙極性晶體管、E型FET和D型FET均可以針對具體應用加以有利地調(diào)節(jié)。例如，可以在諸如半絕緣砷化鎵(GaAs)襯底的襯底上集成HBT、D型FET和E型FET，以分別形成用于如手機的通信裝置的功率放大器、偏置電路和射頻(RF)開關(guān)。不過，此前試圖在襯底上集成雙極性晶體管與E型和D型FET對E型和 D型FET的相應性能造成了不利影響。在一種常規(guī)方法中，例如，可以在諸如半絕緣GaAs襯底的襯底上形成HBT，可以在 HBT的子集電極下方集成E型和D型FET。不過，在這種常規(guī)方法中，E型和D型FET通常具有共享的外延層，這可能對E型FET的模擬屬性造成不利影響。而且，由于共享外延層的原因，E型和D型FET之間可能發(fā)生耦合，這可能對D型FET的RF開關(guān)性能造成不利影響。 于是，在上述常規(guī)方法中，不影響D型FET的性能就無法優(yōu)化E型FET的性能，反之亦然。

發(fā)明內(nèi)容
一種雙極性/雙FET結(jié)構(gòu)包括具有隔離溝道的增強型和耗盡型FET，基本如附圖中的至少一個所示和/或結(jié)合至少一幅附圖所述，在權(quán)利要求中進行了更為完整的闡述。


圖1示出了根據(jù)本發(fā)明一個實施例的示范性雙極性/雙FET結(jié)構(gòu)的截面圖。圖2示出了根據(jù)本發(fā)明一個實施例的示范性增強型和耗盡型FET的截面圖。圖3示出了根據(jù)本發(fā)明一個實施例的示范性雙極性/雙FET結(jié)構(gòu)的截面圖。
具體實施例方式本發(fā)明涉及包括具有隔離溝道的增強型和耗盡型FET的雙極性/雙FET結(jié)構(gòu)。以下描述包含與本發(fā)明實施方式相關(guān)的具體信息。本領(lǐng)域的技術(shù)人員將認識到，可以通過與本申請中具體論述的方式不同的方式實施本發(fā)明。此外，未討論本發(fā)明的一些具體細節(jié)，以免使本發(fā)明模糊不清。本申請中未描述的具體細節(jié)在本領(lǐng)域普通技術(shù)人員的知識范圍之內(nèi)。本申請中的附圖及其伴隨的詳細描述僅僅涉及本發(fā)明的示范性實施例并且不是按比例繪制的。為了保持簡潔，在本申請中未具體描述且未通過這些附圖具體例示使用本發(fā)明原理的本發(fā)明其它實施例。如下文中將要詳細論述的，本發(fā)明提供了一種創(chuàng)新的雙極性/雙FET結(jié)構(gòu)，包括諸如異質(zhì)結(jié)雙極晶體管(HBT)的雙極性晶體管和E型和D型FET，其中E型FET與D型FET隔離。盡管使用包括示范性NPN雙極性晶體管、示范性E型NFET和示范性D型NFET的示范性雙極性/雙FET結(jié)構(gòu)來例示本發(fā)明，但本發(fā)明也可以應用于包括PNP雙極性晶體管、E型 PFET和D型PFET的雙極性/雙FET結(jié)構(gòu)。而且，盡管GaAs (砷化鎵)是一種用于例示本發(fā)明的半導體材料，但本發(fā)明也可以應用于其它類型的半導體材料，例如磷化銦αηρ)或氮化鎵((iaN)。圖1示出了根據(jù)本發(fā)明一個實施例包括示范性雙極性/雙FET結(jié)構(gòu)的半導體管芯的截面圖。圖1中未考慮某些細節(jié)和特征，這些對于本領(lǐng)域普通技術(shù)人員而言是顯而易見的。在圖1中，結(jié)構(gòu)100包括襯底104上的雙極性/IFET結(jié)構(gòu)102，在本發(fā)明的一個實施例中，襯底104可以是半絕緣GaAs襯底。在其它實施例中，襯底104可以包括磷化銦、氮化鎵或其它類型的半導體材料。雙極性/雙FET結(jié)構(gòu)102包括雙極性晶體管106、E型(增強型)FET 108和D型(耗盡型)FET 110。雙極性晶體管106包括子集電極112、蝕刻停止段 114、集電極116、基極118、發(fā)射極120、發(fā)射極觸點122、蝕刻停止段124和發(fā)射極帽126。 雙極性晶體管106可以包括例如NPN HBT0在一個實施例中，雙極性晶體管106可以包括 PNP HBT0E型FET 108包括背柵極128、接觸區(qū)域130和132以及溝道134，溝道1；34是導電溝道并且包括溝道段136、138和140。E型FET 108例如可以是NFET。在一個實施例中，E 型FET 108可以是PFET。E型FET 108可以包括例如異質(zhì)結(jié)構(gòu)FET (HFET)，例如高電子遷移率晶體管(HEMT)或偽晶HEMT (PHEMT)。在一個實施例中，E型FET 108可以包括金屬-半導體FET (MESFET)。D型FET 110包括接觸區(qū)域142和144以及溝道146，溝道146為導電溝道并且包括溝道段148。在一個實施例中，D型FET 110的溝道146可以包括多溝道段。 D型FET 110例如可以是NFET。在一個實施例中，D型FET 110可以是PFET。D型FET 110 可以包括例如HFET，例如HEMT或PHEMT。在一個實施例中，D型FET 110可以包括MESFET。 雙極性/雙FET結(jié)構(gòu)102還包括隔離區(qū)以及基極、發(fā)射極、集電極、源極、漏極、柵極和背柵極接觸，在圖1中未示出它們。可以在無線通信裝置，例如手機，或其它類型的電子裝置中使用雙極性/雙FET結(jié)構(gòu)102。例如，可以將雙極性晶體管106用作手機或其它電子裝置中的功率放大器。例如， 可以將E型FET 108用于模擬應用中，例如偏壓和控制應用中，也可以用于數(shù)字邏輯電路中。盡管很適合用于RF開關(guān)應用中，但也可以在例如數(shù)字邏輯電路中使用D型FET 110。如圖1所示，外延段111和溝道段148位于襯底104上方。外延段111和溝道段 148均包括一部分外延層150，在一個實施例中，外延層150可以包括例如GaAs。溝道段148 例如可以是導電溝道段。在一個實施例中，一個或多個緩沖層可以位于溝道段148和襯底 104之間。在一個實施例中，溝道段148可以包括輕摻雜N型GaAs?？梢岳媒饘儆袡C化學氣相沉積(MOCVD)工藝、分子束外延(MBE)工藝或其它適當?shù)某练e工藝，通過在襯底104 上沉積外延層150，并且適當?shù)貙ν庋訉?50構(gòu)圖，形成外延段111和溝道段148。圖1中還示出，子集電極112位于外延段111上方，接觸區(qū)域142和144位于溝道段148上方。子集電極112和接觸區(qū)域142和144均包括一部分外延層152，在一個實施例中，外延層152可以包括，例如重摻雜的N型GaAs?？梢岳肕OCVD工藝、MBE工藝或其它沉積工藝在外延層150上方沉積外延層152，并且對外延層152進行適當構(gòu)圖，從而形成子集電極112和接觸區(qū)域142和144。圖1中還示出，蝕刻停止段114位于子集電極112上方，外延段115位于接觸區(qū)域 142和144上方。蝕刻停止段114和外延段115均包括一部分外延層154，在一個實施例中， 外延層巧4可以包括例如磷化銦鎵(InGaP)。例如，可以利用MOCVD工藝、MBE工藝或其它沉積工藝在外延層152上沉積外延層154并且對外延層巧4適當構(gòu)圖，從而形成蝕刻停止段114和外延段115。圖1中還示出，集電極116位于蝕刻停止段114上方，外延段117位于外延段115上方。集電極116和外延段117均包括一部分外延層156，在一個實施例中， 外延層156可以包括例如輕摻雜的N型GaAs。例如，可以利用MOCVD工藝、MBE工藝或其它沉積工藝在外延層巧4上沉積外延層156并且對外延層156適當構(gòu)圖，從而形成集電極116 和外延段117。圖1中還示出，基極118位于集電極116上方，背柵極1 位于外延層156的外延部分117上方?；鶚O118和背柵極1 均包括一部分外延層158，在一個實施例中，外延層 158可以包括例如重摻雜的P型GaAs。例如，可以利用MOCVD工藝、MBE工藝或其它沉積工藝在外延層156上沉積外延層158并且對外延層158適當構(gòu)圖，從而形成基極118和背柵極128。圖1中進一步示出，發(fā)射極120位于基極118上方，溝道段140位于背柵極1 上方。發(fā)射極120和溝道段140均包括一部分外延層160，在一個實施例中，外延層可以包括輕摻雜的NS hGaP。例如，可以通過在外延層158上方沉積外延層160并且對外延層160 適當構(gòu)圖來形成發(fā)射極120和溝道段140。溝道段140例如可以是導電溝道段。圖1中還示出，發(fā)射極觸點122位于發(fā)射極120上方，溝道段138位于溝道段140 上方。發(fā)射極觸點122和溝道段138均包括一部分外延層162，在一個實施例中，外延層162 可以包括例如輕摻雜的N型GaAs。例如，可以利用MOCVD工藝、MBE工藝或其它沉積工藝在外延層160上方沉積外延層162并且對外延層162進行適當構(gòu)圖，從而形成發(fā)射極觸點122 和溝道段138。溝道段140例如可以是導電溝道段。圖1中還示出，蝕刻停止段IM位于發(fā)射極觸點122上方，溝道段136位于溝道段138上方。蝕刻停止段IM和溝道段136均包括一部分外延層164，在一個實施例中，外延層164可以包括例如輕摻雜的N型hGaP?？梢岳肕OCVD工藝或其它沉積工藝在外延層162上沉積外延層164并且對外延層164進行適當構(gòu)圖，從而形成蝕刻停止段IM和溝道段136。溝道段136例如可以是導電溝道段。圖1中還示出，發(fā)射極帽1 位于蝕刻停止段IM上方，接觸區(qū)域130和132位于溝道段136上方。發(fā)射極帽1 和接觸區(qū)域130和132均包括外延層166的部分，在一個實施例中，外延層166可以包括例如重摻雜的N型GaAs。在一個實施例中，外延層166可以包括重摻雜的N型砷化銦鎵(InGaAs)。例如，可以利用MOCVD工藝、MBE工藝或其它沉積工藝在外延層164上方沉積外延層166，并且對外延層166進行適當構(gòu)圖，從而形成發(fā)射極帽 126和接觸區(qū)域130和132。在雙極性/IFET 102中，E型FET 108的溝道134位于D型FET 110溝道146上方并且與之隔離，這將E型FET 108和D型FET 110進行了電學和物理解耦。通過將E型 FET 108與D型FET 110解耦，均可以針對特定應用獨立優(yōu)化E型FET 108和D型FET 110。 例如，可以針對模擬應用，例如偏壓和控制應用，優(yōu)化E型FET 108。例如，可以針對RF開關(guān)應用優(yōu)化D型FET 110。不過，也可以在例如數(shù)字邏輯電路中使用E型FET 108和D型FET 110。圖2示出了根據(jù)本發(fā)明一個實施例位于襯底上方的示范性E型和D型FET的截面圖。在圖2中，E型FET 208和D型FET 210分別對應于圖1中的雙極性/雙FET結(jié)構(gòu)102 中的E型FET 108和D型FET 110。具體而言，圖2中的外延段215和217、背柵極228、接觸區(qū)域230，232，242和M4、溝道2；34和M6以及溝道段236，238，240和248分別對應于圖1中的外延段115和117、背柵極128、接觸區(qū)域130，132，142和144、溝道134和146以及溝道段136，138，140和148。在圖2中，E型FET 208包括背柵極228、接觸區(qū)域230和 232、溝道234、溝道段236，238和M0，以及相應的背柵極、源極、柵極和漏極觸點272，273， 274和275。D型FET 210包括接觸區(qū)域242和M4、溝道M6、溝道段M8以及相應的源極、 柵極和漏極觸點276，277和278。如圖2所示，E型FET 208位于隔離區(qū)280和281之間，D型FET 210位于隔離區(qū) 281和282之間。隔離區(qū)觀0，281和282是不導電區(qū)域，用于提供相鄰晶體管之間的電隔離。在一個實施例中，隔離區(qū)觀0，281和282均可以包括注入損傷區(qū)域。在這樣的實施例中，隔離區(qū)觀0，281和282均能夠利用注入工藝損傷圖1中的外延層150和152選定部分的外延結(jié)構(gòu)來形成。在一個實施例中，隔離區(qū)觀0，281和282均可以包括填充有例如氮化物、聚酰亞胺或其它電介質(zhì)材料的溝槽。在這樣的實施例中，隔離區(qū)觀0、281和282均能夠通過在外延層150和152的選定部分中蝕刻溝槽并且利用諸如氮化物或聚酰亞胺的電介質(zhì)材料填充溝槽來形成。圖2中還示出，溝道段248位于襯底204上方，柵極觸點277和接觸區(qū)域242和244 位于溝道段248上方，源極觸點276位于接觸區(qū)域242上方，漏極觸點278位于接觸區(qū)域 244上方。柵極觸點277可以包括金屬或金屬堆體，在一個實施例中，例如包括鉬-鈦-金的金屬堆體。源極觸點276和漏極觸點278可以是歐姆觸點，可以包括例如金-鎳-鍺、 鈀-鍺-金或其它金屬合金。例如，可以利用濺射工藝、蒸鍍工藝或其它沉積工藝形成柵極觸點277、源極觸點276和漏極觸點278。圖2中進一步示出，外延段270位于襯底204上方，外延段271位于外延段270上方。外延段270可以包括圖1中外延層150的一部分，外延段能夠包括圖1中外延層152 的一部分。圖2中還示出，外延段215位于外延段271上方，外延段217位于外延段215上方，背柵極2 位于外延段217上方，背柵極觸點272和溝道段240位于背柵極2 上方。 背柵極觸點272可以包括例如鈦-鉬-金、鉬-鈦-鉬-金或其它金屬合金。例如，可以使用濺射工藝、蒸鍍工藝或其它沉積工藝形成背柵極觸點272。圖2中還示出，溝道段238位于溝道段240上方，溝道段236位于溝道段238上方， 接觸區(qū)域230和232和柵極觸點274位于溝道段236上方，源極觸點273位于接觸區(qū)域230 上方，漏極觸點275位于接觸區(qū)域232上方。柵極觸點274在組成和形成方面基本類似于柵極觸點277，漏極觸點273和漏極觸點275在組成和形成方面基本類似于源極觸點276和漏極觸點278。如圖2所示，D型FET 210的溝道246位于E型FET 208的溝道2；34下方，隔離區(qū) 281位于D型FET 210和E型FET 208之間。結(jié)果，D型FET 210的溝道246與E型FET 208的溝道234隔離，這有利地將D型FET 210與E型FET 208解耦。
圖3示出了根據(jù)本發(fā)明一個實施例包括示范性雙極性/雙FET結(jié)構(gòu)的半導體管芯的截面圖。圖3中未考慮某些細節(jié)和特征，這些對于本領(lǐng)域普通技術(shù)人員而言是顯而易見的。在圖3中，結(jié)構(gòu)300包括襯底304上的雙極性/雙FET結(jié)構(gòu)302。圖3中的結(jié)構(gòu)300對應于圖1中的結(jié)構(gòu)100。具體而言，圖3中的雙極性晶體管306、E型FET 308、D型FET 310、 外延段311，315和317、子集電極312、蝕刻停止段314和324、集電極316、基極318、發(fā)射極 320、發(fā)射極觸點322、發(fā)射極帽326、背柵極328、接觸區(qū)域330，332，342和344、溝道334和 346、溝道段 336，338，340 和 348 以及外延層 350，352，354，356，358，360，362，364 和 366 分別對應于圖1中的雙極性晶體管106、E型FET 108、D型FET 110、外延段111，115和117、 子集電極112、蝕刻停止段114和124、集電極116、基極118、發(fā)射極120、發(fā)射極觸點122、 發(fā)射極帽126、背柵極128、接觸區(qū)域130，132，142和144、溝道1；34禾口 146、溝道段136，138， 140 和 148 以及外延層 150，152，154，156，158，160，162，164 和 166。而且，圖3中的E型FET 308和D型FET 310分別對應于圖2中的E型FET 208和 D型FET 210。具體而言，圖3中的外延段315，317，370和371、背柵極328、接觸區(qū)域330， 332，342和344、溝道334和346、溝道段336，338，340和348、源極觸點373和376、柵極觸點374和377、漏極觸點375和378以及隔離區(qū)380，381和382分別對應于圖2中的外延段215，217，270和271、背柵極228、接觸區(qū)域230，232，242和244、溝道234和246、溝道段 236，238，240和248、源極觸點273和276、柵極觸點274和277、漏極觸點275和278以及隔離區(qū)280,281和282。如圖3所示，雙極性晶體管306例如能夠包括位于隔離區(qū)379和380之間的HBT、 位于隔離區(qū)380和381之間的E型 Τ 308以及位于隔離區(qū)381和382之間的D型FET 310。隔離區(qū)380，381和382分別對應于圖2中的隔離區(qū)280,281和282，隔離區(qū)279在組成和形成方面基本類似于隔離區(qū)觀0，281和觀2。圖3中還示出，外延段311位于襯底304 上方，子集電極312位于外延層311上方，蝕刻停止段314和集電極觸點386位于子集電極 312上方。集電極觸點386在組成和形成方面基本類似于源極觸點376和漏極觸點378，源極觸點376和漏極觸點378分別對應于圖2中的源極觸點276和漏極觸點278。圖3中還示出，集電極316位于蝕刻停止段314上方，基極318位于集電極316和發(fā)射極320上方，基極觸點384和385位于基極318上方?；鶚O觸點384和385在組成和形成方面基本類似于對應于圖2中的背柵極觸點272的背柵極觸點372。圖3中還示出， 發(fā)射極觸點322位于發(fā)射極320上方，蝕刻停止段3M位于發(fā)射極觸點322上方，發(fā)射極帽 326位于蝕刻停止段3M上方，發(fā)射極觸點383位于發(fā)射極帽3 上方。發(fā)射極觸點383在組成和形成方面基本類似于源極觸點373和漏極觸點375，源極觸點373和漏極觸點375分別對應于圖2中的源極觸點273和漏極觸點275。圖3中還示出，外延段370位于襯底304上方，外延段371位于外延段370上方， 外延段315位于外延段371上方，外延段317位于外延段315，背柵極3 位于外延段317 上方，背柵極觸點372和溝道段340位于背柵極3 上方。圖3中還示出，溝道段338位于溝道段340上方，溝道段336位于溝道段338上方，接觸區(qū)域330和332和柵極觸點374位于溝道段336上方，源極觸點373位于接觸區(qū)域330上方，漏極觸點375位于接觸區(qū)域332 上方。圖3中還示出，溝道段348位于襯底304上方，接觸區(qū)域342和344以及柵極觸點 377位于溝道段348上方，源極觸點376位于接觸區(qū)域342上方，漏極觸點378位于接觸區(qū)域344上方。 在雙極性/雙FET結(jié)構(gòu)302中，E型FET 308可以由柵極觸點374和/或背柵極觸點372來控制。在一個實施例中，僅可以由柵極觸點374控制E型FET 308。在另一實施例中，僅可以由背柵極觸點372來控制E型FET 308。在雙極性/雙FET結(jié)構(gòu)302中，E型 FET的溝道334位于雙極性晶體管306的基極318的上方，D型FET 310的溝道346位于雙極性晶體管306的子集電極312下方。于是，D型FET 310的溝道346位于E型FET 308的溝道334下方，這將D型FET 310的溝道346與E型FET的溝道334隔離開。而且，由隔離區(qū)381將E型FET 308與D型FET 310隔離開。通過將雙極性/雙FET結(jié)構(gòu)302中的D型FET 310的溝道346與E型FET 308的溝道334隔離開，將D型FET 310的溝道346從電學和物理上都與E型FET 308的溝道334 解耦。通過將D型FET 310的溝道346與E型FET 308的溝道3；34解耦，將D型FET 310 與E型FET 308解耦。結(jié)果，均可以針對特定應用彼此獨立地優(yōu)化E型FET 308和D型FET 310。例如，可以針對邏輯和模擬控制應用優(yōu)化E型FET 308，而可以針對RF開關(guān)應用優(yōu)化 D 型 FET 310。相反地，在具有位于雙極性晶體管子集電極下方的E型和D型FET的常規(guī)結(jié)構(gòu)中， 不能在不對D型FET性能造成不利影響的情況下優(yōu)化E型FET的性能，反之亦然。于是，通過在D型FET上方形成E型FET，其中E型FET與D型FET解耦，本發(fā)明的實施例提供了一種雙極性/雙FET結(jié)構(gòu)，與具有位于雙極性晶體管子集電極下方的E型和D型FET的常規(guī)結(jié)構(gòu)相比，增大了這種結(jié)構(gòu)的設計靈活性。于是，如上所述，本發(fā)明的實施例提供了一種雙極性/雙FET結(jié)構(gòu)，其包括E型FET 和D型FET，E型FET具有位于諸如HBT的雙極性晶體管基極上方的溝道，D型FET具有位于雙極性晶體管的子集電極下方的溝道。結(jié)果，本發(fā)明的實施例提供了一種雙極性/IFET 結(jié)構(gòu)，其E型和D型FET彼此在電學和物理上解耦，這樣有利地實現(xiàn)了針對具體應用獨立優(yōu)化E型FET和D型FET。結(jié)果，本發(fā)明提供了一種設計靈活性增大的雙極性/雙FET結(jié)構(gòu)。從本發(fā)明實施例的以上描述可以明了，可以使用各種技術(shù)來實施本發(fā)明的概念而不脫離其范圍。此外，盡管已經(jīng)具體參考某些實施例描述了本發(fā)明的本實施例，本領(lǐng)域的普通技術(shù)人員將認識到，可以在形式和細節(jié)上做出改變而不脫離本發(fā)明的精神和范圍。于是， 無論從哪一點來看，所述實施例都被視為例示性而非限制性的。還應理解，本發(fā)明不限于這里所述的特定實施例，而是能夠進行很多重新布置、修改和置換而不脫離本發(fā)明的范圍。
權(quán)利要求
1.一種位于襯底上的雙極性/雙FET結(jié)構(gòu)，所述雙極性/雙FET結(jié)構(gòu)包括位于所述襯底上方的雙極性晶體管；位于所述襯底上方的增強型FET和耗盡型FET ；所述增強型FET的溝道位于所述雙極性晶體管的基極上方，并且所述耗盡型FET的溝道位于所述雙極性晶體管的所述基極下方。
2.根據(jù)權(quán)利要求1所述的雙極性/雙FET結(jié)構(gòu)，其中所述增強型FET的所述溝道與所述耗盡型FET的所述溝道隔離開，以便將所述增強型FET與所述耗盡型FET解耦。
3.根據(jù)權(quán)利要求1所述的雙極性/雙FET結(jié)構(gòu)，其中所述增強型FET還包括位于所述增強型FET所述溝道下方的背柵極。
4.根據(jù)權(quán)利要求3所述的雙極性/雙FET結(jié)構(gòu)，其中所述雙極性晶體管的所述背柵極和所述基極均包括同一外延層的一部分。
5.根據(jù)權(quán)利要求1所述的雙極性/雙FET結(jié)構(gòu)，其中所述雙極性晶體管還包括子集電極，并且其中所述子集電極位于所述耗盡型FET的所述溝道上方。
6.根據(jù)權(quán)利要求5所述的雙極性/雙FET結(jié)構(gòu)，其中所述耗盡型FET還包括位于所述耗盡型FET的所述溝道上方的多個接觸區(qū)域，并且其中所述多個接觸區(qū)域中的每一個和所述子集電極包括同一外延層的一部分。
7.根據(jù)權(quán)利要求1所述的雙極性/雙FET結(jié)構(gòu)，其中所述耗盡型FET還包括位于所述耗盡型FET的所述溝道上方的源極觸點和漏極觸點，并且其中所述源極觸點和漏極觸點位于所述雙極性晶體管的所述基極下方。
8.根據(jù)權(quán)利要求1所述的雙極性/雙FET結(jié)構(gòu)，其中所述增強型FET的所述溝道包括多個溝道段。
9.根據(jù)權(quán)利要求8所述的雙極性/雙FET結(jié)構(gòu)，其中所述雙極性晶體管還包括位于所述基極上方的發(fā)射極，并且其中所述發(fā)射極和所述多個溝道段之一均包括同一外延層的一部分。
10.根據(jù)權(quán)利要求1所述的雙極性/雙FET結(jié)構(gòu)，其中所述襯底包括砷化鎵。
11.一種位于襯底上的雙極性/雙FET結(jié)構(gòu)，所述雙極性/雙FET結(jié)構(gòu)包括位于所述襯底上方的雙極性晶體管，所述雙極性晶體管包括位于集電極上方的基極以及位于所述集電極下方的子集電極；位于所述襯底上方的增強型FET和耗盡型FET ；所述增強型FET的溝道位于所述雙極性晶體管的基極上方，并且所述耗盡型FET的溝道位于所述雙極性晶體管的所述子集電極下方，從而使所述增強型FET與所述耗盡型FET 解耦。
12.根據(jù)權(quán)利要求11所述的雙極性/雙FET結(jié)構(gòu)，其中所述增強型FET還包括位于所述增強型FET的所述溝道下方的背柵極。
13.根據(jù)權(quán)利要求12所述的雙極性/雙FET結(jié)構(gòu)，其中所述雙極性晶體管的所述背柵極和所述基極均包括同一外延層的一部分。
14.根據(jù)權(quán)利要求11所述的雙極性/雙FET結(jié)構(gòu)，其中所述耗盡型FET還包括位于所述耗盡型FET的所述溝道上方的多個接觸區(qū)域，并且其中所述多個接觸區(qū)域中的每一個和所述子集電極包括同一外延層的一部分。
15.根據(jù)權(quán)利要求14所述的雙極性/雙FET結(jié)構(gòu)，其中所述耗盡型FET還包括位于所述多個接觸區(qū)域之一上方的源極觸點，并且其中所述源極觸點位于所述雙極性晶體管的所述集電極下方。
16.根據(jù)權(quán)利要求11所述的雙極性/雙FET結(jié)構(gòu)，其中所述增強型FET的所述溝道包括多個溝道段。
17.根據(jù)權(quán)利要求16所述的雙極性/雙FET結(jié)構(gòu)，其中所述雙極性晶體管還包括位于所述基極上方的發(fā)射極，并且其中所述發(fā)射極和所述多個溝道段之一均包括同一外延層的一部分。
18.根據(jù)權(quán)利要求11所述的雙極性/雙FET結(jié)構(gòu)，還包括位于所述雙極性晶體管和所述增強型FET之間的隔離區(qū)。
19.根據(jù)權(quán)利要求11所述的雙極性/IFET結(jié)構(gòu)，還包括位于所述雙極性晶體管和所述耗盡型FET之間的隔離區(qū)。
20.根據(jù)權(quán)利要求11所述的雙極性/雙FET結(jié)構(gòu)，其中所述襯底包括砷化鎵。
全文摘要
根據(jù)示范性實施例，一種雙極性/雙FET結(jié)構(gòu)包括位于襯底上方的雙極性晶體管。雙極性/雙FET結(jié)構(gòu)還包括位于襯底上方的增強型FET和耗盡型FET。在雙極性/雙FET結(jié)構(gòu)中，增強型FET的溝道位于雙極性晶體管的基極上方，耗盡型FET的溝道位于雙極性晶體管的基極下方。增強型FET的溝道與耗盡型FET的溝道隔離，以便使增強型FET與耗盡型FET解耦。
文檔編號H01L29/73GK102265403SQ200980142274
公開日2011年11月30日 申請日期2009年9月23日 優(yōu)先權(quán)日2008年9月24日
發(fā)明者M·孫, P·J·贊帕爾迪 申請人:天工方案公司