專利名稱：具有設(shè)計(jì)的Ge分布和優(yōu)化硅帽蓋層的優(yōu)化壓縮SiGe溝道PMOS晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體制造和集成電路的領(lǐng)域。在一個(gè)方面中，本發(fā)明涉及作為互補(bǔ)金屬氧化物半導(dǎo)體(CM0Q制造工藝的一部分，形成PMOS場(chǎng)效應(yīng)晶體管(FET)。
背景技術(shù)：
諸如NMOS或PMOS晶體管的CMOS器件傳統(tǒng)上被制造在具有(100)的表面晶體取向的半導(dǎo)體晶片上，并且其等效取向?yàn)槔?010)、(001)、(00-1)，其中晶體管器件通常以 <100>晶體溝道取向(即，在旋轉(zhuǎn)45度的晶片或襯底上)制造而成。溝道限定了流過所述器件的電流的主要方向，并且產(chǎn)生電流的載流子遷移率確定所述器件的性能。雖然可以通過有意使NMOS和/或PMOS晶體管的溝道有應(yīng)力來提高載流子遷移率，但是難以同時(shí)提高在均勻應(yīng)變襯底上形成的兩種類型器件的載流子遷移率，因?yàn)镻MOS載流子遷移率和NMOS 載流子遷移率是在不同類型的應(yīng)力下進(jìn)行優(yōu)化的。例如，一些CMOS器件制造工藝已經(jīng)嘗試通過使用應(yīng)變的(例如，用雙軸拉伸應(yīng)變的)硅用于溝道區(qū)來增強(qiáng)電子和空穴遷移率，所述溝道區(qū)是通過在在沉積硅層之前被弛豫(relax)的模板層(template layer)(例如，硅鍺) 上沉積硅層從而引發(fā)所沉積硅層中的拉伸應(yīng)力來形成的。還發(fā)現(xiàn)，可以通過形成相對(duì)厚的模板硅鍺(SiGe)層來增強(qiáng)所沉積硅層中的拉伸應(yīng)力，所述硅鍺層被漸變?yōu)樵谀０錝iGe層的下部中具有較高濃度的鍺(例如，逆向漸變)。這種工藝通過在NMOS晶體管溝道中產(chǎn)生拉伸應(yīng)力來增強(qiáng)NMOS器件的電子遷移率，但是PMOS器件對(duì)于沿著<100>方向制造的器件對(duì)溝道方向的任何單軸應(yīng)力是不敏感的。另一方面，已經(jīng)嘗試諸如通過利用壓縮應(yīng)變的SiGe 層位于硅襯底之上形成PMOS溝道區(qū)來選擇性地提高PMOS器件中的空穴遷移率。然而，這種壓縮SiGe溝道PMOS器件表現(xiàn)出較高的亞閾值斜率(SQ和較高的電壓閾值溫度敏感性。 這可能是由于cSiGe層和電介質(zhì)層之間界面的質(zhì)量所導(dǎo)致的，該質(zhì)量是通過PMOS器件中的溝道缺陷或界面陷阱密度(Dit)進(jìn)行量化的。因此，需要改進(jìn)的半導(dǎo)體工藝和器件來克服如上所述的現(xiàn)有技術(shù)存在的問題。對(duì)于本領(lǐng)域的技術(shù)人員，在參照隨后的附圖和具體實(shí)施方式
來閱讀本專利申請(qǐng)的剩余部分之后，傳統(tǒng)工藝和技術(shù)的其他局限和缺點(diǎn)將變得清楚。


當(dāng)結(jié)合隨后的附圖考慮以下的具體實(shí)施方式
時(shí)，可以理解本發(fā)明并且得到其眾多目的、特征和優(yōu)點(diǎn)。圖1是包括具有第一晶體結(jié)構(gòu)的半導(dǎo)體層的半導(dǎo)體晶片結(jié)構(gòu)的局部橫截面圖；圖2示出圖1之后的處理，其中，在將用于形成NMOS器件的半導(dǎo)體晶片結(jié)構(gòu)的 NMOS區(qū)域上方形成掩模層；圖3示出在將用于形成PMOS器件的半導(dǎo)體晶片結(jié)構(gòu)的PMOS區(qū)域上方選擇性形成薄的逆向漸變的外延SiGe層后的圖2之后的處理；
圖4示出在正向漸變的外延SiGe層上方形成硅帽蓋層(cap layer)后的圖3之后的處理；圖5示出在NMOS和PMOS區(qū)域中形成金屬柵電極后的圖4之后的處理；圖6示出在NMOS和PMOS區(qū)域中注入第一源/漏區(qū)后的圖5之后的處理；圖7示出在注入間隔物周圍的NMOS和PMOS區(qū)域中注入第二源/漏區(qū)后的圖6之后的處理；以及圖8圖形地表示在示例性PMOS器件中的鍺分布濃度，所述PMOS器件包括利用漸變的SiGe層和帽蓋硅層形成的溝道區(qū)。應(yīng)該理解，為了說明的簡(jiǎn)便和清晰起見，不必按比例繪制附圖所示的元件。例如， 為了提升和提高清晰度和理解性，一些元件的尺寸相對(duì)于其他元件被夸大。另外，當(dāng)適當(dāng)考慮時(shí)，在附圖之中重復(fù)附圖標(biāo)記來表示相應(yīng)或類似的元件。
具體實(shí)施例方式針對(duì)在用于形成PMOS器件和NMOS器件的半導(dǎo)體晶片襯底上制造高性能PMOS晶體管器件，描述了半導(dǎo)體制造工藝和所得的集成電路。通過在比臨界馳豫厚度薄的壓縮應(yīng)變SiGe層(例如，大致50埃)上方形成薄硅帽蓋層(例如，大致15埃)，可以選擇性地控制半導(dǎo)體晶片中的PMOS器件的溝道應(yīng)力狀況，以制造具有有利于NMOS器件和PMOS器件這兩者的應(yīng)力狀況的集成電路。在選擇的實(shí)施例中，通過在雙軸壓縮、正向漸變的硅鍺外延生長(zhǎng)層和薄、反摻雜的硅帽蓋層上形成PFET晶體管器件，在具有<100>溝道取向的硅襯底上 (即，在旋轉(zhuǎn)45度的晶片或襯底上)形成遷移率提高的PMOS器件。通過采用比第一閾值厚度測(cè)量更薄的雙軸壓縮溝道SiGe層以及比第二閾值厚度測(cè)量更厚的反摻雜硅帽蓋層，與利用未帽蓋的壓縮SiGe溝道層形成的PMOS器件相比，實(shí)現(xiàn)了 DC性能的大大增強(qiáng)(例如， 根據(jù)壓縮SiGe層中的鍺摻雜分布，觀察到的遷移率提高至少達(dá)到23 %至35 % )。通過正向漸變SiGe中的鍺的量以使得在與硅帽蓋層的界面處形成峰值，壓縮SiGe層用于控制價(jià)帶以便引起對(duì)空穴的量子限制，從而降低閾值電壓和亞閾值斜率。在選擇的實(shí)施例中，根據(jù)壓縮SiGe層中的鍺摻雜分布和硅帽蓋層的厚度，按不同程度實(shí)現(xiàn)較低的閾值電壓。通過采用各種公開的實(shí)施例，即使不認(rèn)為傳統(tǒng)<100>取向的硅襯底對(duì)應(yīng)力是敏感的，在具有<100>溝道取向的半導(dǎo)體襯底上形成的PMOS晶體管也提供了應(yīng)變?cè)鰪?qiáng)的溝道區(qū)?，F(xiàn)在，將參照附圖來詳細(xì)描述本發(fā)明的各種示例性實(shí)施例。雖然在以下的描述中闡述了各種細(xì)節(jié)，但是應(yīng)該理解，可以在沒有這些特定細(xì)節(jié)的情況下實(shí)施本發(fā)明，并且可以對(duì)本文描述的本發(fā)明進(jìn)行眾多實(shí)現(xiàn)方式特定的決定，以實(shí)現(xiàn)器件設(shè)計(jì)者的特定目的，例如遵照對(duì)于各個(gè)實(shí)現(xiàn)方式來說將彼此不同的工藝技術(shù)或設(shè)計(jì)有關(guān)的限制。雖然這種開發(fā)工作可能是復(fù)雜且耗時(shí)的，但是對(duì)于受益于本公開的本領(lǐng)域的普通技術(shù)人員來說，這將會(huì)是日常任務(wù)。例如，參照不包括每個(gè)器件特征或幾何體的半導(dǎo)體器件的簡(jiǎn)化橫截面圖示出所選擇的方面，以便避免限制或模糊本發(fā)明。本領(lǐng)域的技術(shù)人員使用這類描述和表達(dá)來描述其工作的實(shí)質(zhì)內(nèi)容并將其傳達(dá)給本領(lǐng)域的其他技術(shù)人員。另外，雖然本文已經(jīng)描述了特定的示例材料，但是本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，可以用具有近似特性的其他材料來替代，而不會(huì)損失功能。還注意到，在整個(gè)具體實(shí)施方式
中，將形成和去除某些材料來制造半導(dǎo)體結(jié)構(gòu)。在以下沒有詳細(xì)描述用于形成或去除這類材料的特定工序的情況下，所需的將是本領(lǐng)域技術(shù)人員用于以合適厚度生長(zhǎng)、沉積、去除或者以其他方式形成這類層的傳統(tǒng)技術(shù)。這類細(xì)節(jié)是眾所周知的并且不必被視為教導(dǎo)本領(lǐng)域的技術(shù)人員來制作或使用本發(fā)明所必需的。現(xiàn)在參照?qǐng)D1，示出半導(dǎo)體晶片結(jié)構(gòu)1的局部橫截面圖。結(jié)構(gòu)1包括形成在具有第一晶體取向的半導(dǎo)體襯底10上或者作為該半導(dǎo)體襯底10的一部分的半導(dǎo)體層12。另外示出的是淺溝槽隔離14，其將層12分成單獨(dú)的區(qū)域。根據(jù)正被制造的晶體管器件的類型，半導(dǎo)體層10、12可以被實(shí)現(xiàn)為體硅(bulk silicon)襯底、單晶硅(摻雜或未摻雜)、絕緣體上半導(dǎo)體(SOI)襯底或例如包括Si、SiC、SiGe、SiGeC, Ge、GaAs, InAs, InP以及其他 III/V或II/VI化合物半導(dǎo)體的任何半導(dǎo)體材料或者其任何組合，并且可以可選地形成為體處理晶片。半導(dǎo)體層10、12具有<100>的溝道晶體取向。雖然沒有示出，但是用于NMOS 器件區(qū)域96和用于PMOS器件區(qū)域97的層12的材料可以不同。并且，對(duì)于任何FET類型 (NM0S或PM0S)，層12可以由多個(gè)材料堆疊組成。值得注意的是，雖然為了描述本發(fā)明在此處示出的是體型襯底，但是本發(fā)明不限于任何特定的襯底類型。例如，本發(fā)明的起始襯底可以是絕緣體上半導(dǎo)體(SOI)類型，其在半導(dǎo)體的頂層下方具有掩埋的絕緣體層。隔離區(qū)域或結(jié)構(gòu)14被形成為將一個(gè)或多個(gè)NMOS器件區(qū)域96與一個(gè)或多個(gè)PMOS 器件區(qū)域97電隔離。隔離結(jié)構(gòu)14限定有源層12中的有源區(qū)或晶體管區(qū)96、97的橫向邊界，并且可以使用任何所需技術(shù)來形成，例如，使用構(gòu)圖的掩?；蚬庵驴刮g劑層(未示出) 選擇性地蝕刻第二半導(dǎo)體層12中的開口，沉積電介質(zhì)層(例如，氧化物)以填充開口，然后拋光所沉積的電介質(zhì)層，直到與剩余的第二半導(dǎo)體層12平坦。剝離構(gòu)圖的掩?；蛞粋€(gè)或多個(gè)光致抗蝕劑層的任何剩余未蝕刻部分。圖2示出圖1之后的半導(dǎo)體晶片結(jié)構(gòu)2的處理，其中，在將用于形成NMOS器件的半導(dǎo)體晶片結(jié)構(gòu)的NMOS區(qū)域96上方選擇性地形成掩模層21。例如，可以在半導(dǎo)體晶片結(jié)構(gòu)上方沉積和/或生長(zhǎng)一個(gè)或多個(gè)掩模層21 (例如，氧化物層和/或氮化物層)，然后可以使用傳統(tǒng)的構(gòu)圖和蝕刻技術(shù)來在一個(gè)或多個(gè)掩模層21中形成暴露至少PMOS器件區(qū)域97 的開口。使用選擇性形成的掩模層21來限定和區(qū)分用于隨后在晶片結(jié)構(gòu)12上形成的NMOS 器件和PMOS器件的有源區(qū)。圖3示出在將用于形成PMOS器件的半導(dǎo)體晶片結(jié)構(gòu)的一個(gè)或多個(gè)PMOS區(qū)域97上方選擇性地形成薄的壓縮應(yīng)變半導(dǎo)體層22后的圖2之后的半導(dǎo)體晶片結(jié)構(gòu)3的處理。在選擇的實(shí)施例中，用原子間的間距比下面的第二半導(dǎo)體層12大的、諸如SiGe、SiGeC或組合物和按其重量的混合物的半導(dǎo)體材料來形成薄的壓縮應(yīng)變半導(dǎo)體層22，所述壓縮應(yīng)變半導(dǎo)體層22能夠利用選擇性外延生長(zhǎng)方法或之后伴隨再結(jié)晶的其他沉積法來形成。例如，如果在PMOS區(qū)域97中的半導(dǎo)體層12上方形成PMOS器件并且用于層12的半導(dǎo)體材料是硅，則可以通過外延生長(zhǎng)比臨界馳豫厚度薄的SiGe層以形成具有與半導(dǎo)體層12相同的晶格間距的壓縮SiGe層22，來形成半導(dǎo)體層22。通過在存在二氯甲硅烷、鍺烷(GeH4)、HCl和氫氣的情況下、在400°C和900°C之間的腔室溫度下用化學(xué)氣相沉積(CVD)工藝，可以實(shí)現(xiàn)該外延生長(zhǎng)。只要SiGe層22的厚度低于臨界馳豫厚度，SiGe層22就壓縮應(yīng)變。如將理解的， 用于SiGe層的臨界馳豫厚度將取決于層22中包含的鍺的量，但是在示例實(shí)施例中，大致50 ?；蚋〉耐庋由L(zhǎng)SiGe層22將具有均勻的壓縮應(yīng)力。因?yàn)楣桄N的晶格間距通常大于下面的硅半導(dǎo)體層12的晶格間距，所以用壓縮硅鍺形成半導(dǎo)體層22的一個(gè)優(yōu)點(diǎn)在于，在硅半導(dǎo)體層12上沒有引發(fā)應(yīng)力。形成相對(duì)薄的半導(dǎo)體層22的另一個(gè)優(yōu)點(diǎn)在于，使最終形成的
6NMOS器件區(qū)域96和PMOS器件區(qū)域97之間的階梯高度差最小化，從而提高這兩個(gè)區(qū)域之間的處理均勻性。在選擇的實(shí)現(xiàn)方式中，可以以隨深度均勻的漸變或鍺濃度來提供具有硅鍺的半導(dǎo)體層22的形成。在這些實(shí)現(xiàn)方式中，在半導(dǎo)體層22的整個(gè)厚度上，半導(dǎo)體層22中的鍺濃度是恒定的。在其他實(shí)現(xiàn)方式中，半導(dǎo)體層22的鍺濃度被正向漸變，使得在半導(dǎo)體層22下部中(例如，更靠近與下面的半導(dǎo)體層12的界面)鍺的濃度較低并且在半導(dǎo)體層22的上部中鍺的濃度較高。在一個(gè)實(shí)例中，鍺的濃度在半導(dǎo)體層22的頂部為大約30% (例如，37%) 并且在半導(dǎo)體層22的底部逐漸降低為0%。然而，其他實(shí)施例可以具有其他漸變的鍺分布， 其中，半導(dǎo)體層22上部處的鍺濃度的范圍可以從100%的鍺至10%的鍺，并且半導(dǎo)體層22 的下部處的鍺濃度的范圍可以從0%至20%。在又一實(shí)施例中，半導(dǎo)體層22在頂部和底部這兩者處都可以具有不同的鍺濃度。圖4示出在將用于形成PMOS器件的半導(dǎo)體晶片結(jié)構(gòu)的一個(gè)或多個(gè)PMOS區(qū)域97 中的外延SiGe層22上方形成薄的半導(dǎo)體層23后的圖3之后的半導(dǎo)體晶片結(jié)構(gòu)4的處理。 在選擇的實(shí)施例中，雖然可以使用其他厚度或材料，但是通過在下面的SiGe層22上方外延生長(zhǎng)或沉積大約15埃的預(yù)定厚度的硅層，來形成半導(dǎo)體層23。通過在存在二氯甲硅烷、氯化氫和氫氣的情況下、將半導(dǎo)體晶片結(jié)構(gòu)4加熱到500°C和900°C之間的溫度，可以實(shí)現(xiàn)該外延生長(zhǎng)。在PMOS器件中硅帽蓋層23的存在增加了閾值電壓和亞閾值斜率，同時(shí)通過提供具有較低溝道缺陷或界面陷阱密度(Dit)的硅/電介質(zhì)界面，其與未帽蓋的SiGe溝道區(qū)相比提高了遷移率。并且，如將理解的，性能增強(qiáng)的程度受硅帽蓋層23厚度的影響。例如， (與在硅襯底上傳統(tǒng)地形成的PMOS金屬柵和高k電介質(zhì)層相比)相對(duì)薄的硅帽蓋層23 (例如，大約5埃)將硅帽蓋層和恒定漸變SiGe層22上的PMOS金屬柵和高k電介質(zhì)層的遷移率增益提高13%，并且將硅帽蓋層和正向漸變SiGe層22上的PMOS金屬柵和高k電介質(zhì)層遷移率增益提高23%。然而，(與在硅襯底上傳統(tǒng)地形成的PMOS金屬柵和高k電介質(zhì)層相比)較厚的硅帽蓋層23 (例如，大約15埃)將硅帽蓋層和恒定漸變SiGe層22上的PMOS 金屬柵和高k電介質(zhì)層的遷移率增益提高23%，并且將硅帽蓋層和正向漸變SiGe層22上的PMOS金屬柵和高k電介質(zhì)層的遷移率增益提高35%。在選擇的實(shí)施例中，使用導(dǎo)電性類型與下面的襯底的導(dǎo)電性類型相反的ρ型摻雜劑(例如，硼或銦)，將半導(dǎo)體層23形成為反摻雜層23。例如，在PMOS區(qū)域97中，用η型雜質(zhì)來輕摻雜初始形成的PMOS半導(dǎo)體層12。在這種情況下，通過在半導(dǎo)體層23的外延生長(zhǎng)期間執(zhí)行原位摻雜，可以將半導(dǎo)體層23反摻雜為預(yù)定ρ型導(dǎo)電性水平。除此之外或替選地，在形成外延硅層23之后，可以注入ρ型雜質(zhì)(例如，硼)。如形成的，壓縮SiGe層22用作在一個(gè)或多個(gè)PMOS區(qū)域97中生長(zhǎng)或沉積硅帽蓋層23的模板層，并且控制隨后的處理，以防止壓縮SiGe層22以將會(huì)改變硅帽蓋層23的應(yīng)力狀況的方式來馳豫。圖5示出在去除掩模層21并且分別在NMOS區(qū)域96和PMOS區(qū)域97中形成金屬柵電極Μ、34后的圖4之后的半導(dǎo)體晶片結(jié)構(gòu)5的處理。如所示出的，NMOS金屬柵電極 24包括一個(gè)或多個(gè)柵電介質(zhì)層25、上覆于柵電介質(zhì)層25的金屬基導(dǎo)電層沈以及在金屬基導(dǎo)電層26上形成的多晶硅層27。以類似方式，PMOS金屬柵電極34包括一個(gè)或多個(gè)柵電介質(zhì)層35、上覆于柵電介質(zhì)35的金屬基導(dǎo)電層36以及在金屬基層36上形成的多晶硅層37。盡管可以使用其他厚度，但是通過使用化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化或以上的任何組合，在NMOS襯底層12和/或PMOS襯底層23上方沉積或生長(zhǎng)絕緣體或高k電介質(zhì)，一個(gè)或多個(gè)柵電介質(zhì)層25、35可以形成為具有范圍在0. 1納米至10納米的預(yù)定最終厚度。雖然可以用絕緣體材料(例如，二氧化硅、氮氧化物、氮化物、氮化物Si02、SiGeO2, GeO2等)形成一個(gè)或多個(gè)柵電介質(zhì)層25、35，但是其他材料包括諸如氧化鉿(優(yōu)選地，HfO2)的金屬氧化物化合物，盡管也可以使用鋯、鋁、鑭、鍶、鉭、鈦和其組合的其他氧化物、硅酸鹽或鋁酸鹽，包括但不限于 Ta2O5, ZrO2^HfO2, Ti02、A1203、Y2O3> La2O3> HfSiNyOx, ZrSiNyOx, ZrHfOx, LaSiOx, YSiOx, ScSiOx, CesiopHfLasiopHfAiopZrAioj^nLaAiop另外，多金屬氧化物(例如，鈦酸鍶鋇，BST)也可以提供高k電介質(zhì)特性。在形成一個(gè)或多個(gè)柵電介質(zhì)層25、35后，使用任何所期望的金屬柵堆疊形成次序來形成未蝕刻的柵堆疊。例如，在一個(gè)或多個(gè)柵電介質(zhì)層25、35上方順序沉積或形成一個(gè)或多個(gè)導(dǎo)電層以形成第一柵堆疊，所述第一柵堆疊包括形成在金屬基導(dǎo)電層26、36上方的至少(摻雜或未摻雜的)半導(dǎo)體層27、37。在一個(gè)實(shí)施例中，使用任何所期望的、諸如CVD、 PECVD, PVD、ALD、分子束沉積(MBD)或其任何組合的沉積或?yàn)R射工藝，來形成一個(gè)或多個(gè)金屬或金屬基層洸、36。金屬基導(dǎo)電層洸、36包括從由Ti、Ta、Ir、Mo、Ru、W、Os、Nb、Ti、V、 Ni和Re組成的組中選擇的元素。盡管可以使用其他金屬柵層材料(例如，Al、W、HfC、TaC、 TaSi、&C、Hf等)或甚至導(dǎo)電金屬氧化物(例如，IrO2)和不同厚度，但是在選擇的實(shí)施例中，用諸如通過沉積具有的厚度為20-100埃的TiN層而具有適于NMOS和PMOS晶體管的中間禁帶功函數(shù)的金屬或金屬基層，可以形成金屬基導(dǎo)電層36。除此之外或者替選地，可以用具有適于PMOS晶體管的功函數(shù)的金屬或金屬基層來形成金屬基導(dǎo)電層26。如將理解的，可以由一個(gè)或多個(gè)層來形成金屬基導(dǎo)電層26、36。盡管可以使用其他材料和厚度，但是在沉積一個(gè)或多個(gè)金屬基導(dǎo)電層沈、36后， 可以使用CVD、PECVD、PVD、ALD或其任何組合，來形成厚度范圍為大約1_200納米的重?fù)诫s (例如，η+)多晶硅層27、37。在沉積時(shí)，多晶硅層27、37可以形成為具有相對(duì)低導(dǎo)電率或電流的未摻雜或輕摻雜層，在這種情況下，用一個(gè)或多個(gè)隨后的摻雜或注入步驟來建立多晶硅層中的導(dǎo)電率。然而，將理解的是，多晶硅層27、37可以形成為具有相對(duì)高導(dǎo)電率的重?fù)诫s層，在這種情況下，通過用一個(gè)或多個(gè)隨后的摻雜或注入步驟進(jìn)行反摻雜，在含硅層的預(yù)定區(qū)域中，可以減小多晶硅層中的導(dǎo)電率。在沉積時(shí)，多晶硅層27、37可以形成為初始非晶或多晶狀態(tài)，但是隨后在器件集成中的退火步驟后，其將成為多晶態(tài)。用于多晶硅層27、 37的(一種或多種)材料可以是硅、硅-鍺或其他合適的半導(dǎo)體。在形成未蝕刻的柵堆疊之后，選擇性地蝕刻N(yùn)MOS柵電極層25-27和PMOS柵電極層35-37，以形成一個(gè)或多個(gè)NMOS金屬柵電極M和一個(gè)或多個(gè)PMOS金屬柵電極34。如將理解的，可以通過以下步驟形成金屬柵電極Μ、34:使用任何所期望的圖案和蝕刻工藝，包括將光致抗蝕劑直接涂布在半導(dǎo)體層27、37上并且將對(duì)其構(gòu)圖，或者使用多層掩模技術(shù)順序地形成第一抗反射涂層(ARC)、第二掩模層(例如，硬掩?；騎EOS層)和光致抗蝕劑層 (未示出)，所述光致抗蝕劑層被構(gòu)圖并被修整以在所需的柵電極對(duì)、；34上方形成抗蝕劑圖案。當(dāng)順序蝕刻半導(dǎo)體層27、37和金屬基導(dǎo)電層沈、36時(shí)，第一 ARC層將用作硬掩模。依次地，第二掩模層將用作用于蝕刻第一 ARC層的硬掩模，并且可以由任何合適的光致抗蝕劑材料(例如，193nm抗蝕劑)形成光致抗蝕劑層，所述光致抗蝕劑層被構(gòu)圖(例如，使用 193nm顯影)并且被蝕刻以在第二掩模層上方形成抗蝕劑圖案。圖6示出分別在NMOS區(qū)域96和PMOS區(qū)域97中注入第一源/漏區(qū)觀、38后、在圖5之后的半導(dǎo)體晶片結(jié)構(gòu)6的處理。如所示出的，可以通過以下步驟來形成第一源/漏區(qū)觀、38 首先掩蔽PMOS區(qū)域97并且用第一 η型注入來注入NMOS區(qū)域96的暴露部分(包括半導(dǎo)體層12)，以形成輕摻雜延伸區(qū)域28。單獨(dú)地，可以掩蔽NMOS區(qū)域96，并且可以用ρ 型雜質(zhì)注入PMOS區(qū)域97的暴露部分(包括半導(dǎo)體層12、壓縮應(yīng)變SiGe層22和硅帽蓋層 23)，以在晶體管區(qū)域97中形成輕摻雜延伸區(qū)域38。盡管沒有示出，但是可以使用注入步驟來注入柵電極對(duì)、34。圖7示出在注入間隔物四周圍的NMOS區(qū)域96和PMOS區(qū)域97中注入第二源/ 漏區(qū)30、40從而形成NMOS晶體管71和PMOS晶體管72后的、圖6之后的半導(dǎo)體晶片結(jié)構(gòu) 7的處理。如所示出的，通過沉積和各向異性地蝕刻一個(gè)或多個(gè)間隔物電介質(zhì)層，在柵電極 24,34的至少側(cè)壁上形成一個(gè)或多個(gè)側(cè)壁間隔物四，所述間隔物電介質(zhì)層可以單獨(dú)包括陪襯物或間隔物襯里層(例如，沉積或生長(zhǎng)的硅氧化物)或者還結(jié)合地包括延伸電介質(zhì)層。通過在適當(dāng)位置采用側(cè)壁間隔物四，可以在PMOS區(qū)域97上方形成注入掩模，以暴露晶體管區(qū)域96來進(jìn)行形成NMOS源/漏區(qū)28的注入。同樣，可以在NMOS區(qū)域96上方形成注入掩模，以暴露晶體管區(qū)域97來進(jìn)行在PMOS柵電極34和側(cè)壁間隔物四周圍形成PMOS源/漏區(qū)38的注入。如所示出的，NMOS晶體管71包括一個(gè)或多個(gè)柵電介質(zhì)層25、上覆于柵電介質(zhì)層25的導(dǎo)電NMOS柵電極沈、27、由NMOS柵電極的側(cè)壁上的一個(gè)或多個(gè)電介質(zhì)層形成的側(cè)壁間隔物四以及形成在NMOS有源層12中的源/漏區(qū)觀、30。以類似方式，PMOS晶體管 72包括一個(gè)或多個(gè)柵電介質(zhì)層35、上覆于柵電介質(zhì)層35的導(dǎo)電PMOS柵電極36、37、由PMOS 柵電極的側(cè)壁上的一個(gè)或多個(gè)電介質(zhì)層形成的側(cè)壁間隔物39以及形成在PMOS有源層12、 22,23中的源/漏區(qū)38、40。盡管沒有示出，但是將理解的是，NMOS晶體管71和PMOS晶體管72可以包括源/漏區(qū)和柵電極中的硅化物層。在圖7所示的制造工藝中，在半導(dǎo)體層12、雙軸壓縮SiGe溝道層22和硅帽蓋層 23上方，形成PMOS晶體管器件72。因此，PMOS有源區(qū)包括壓縮應(yīng)變的外延硅鍺層22 (形成在PMOS區(qū)域97中的半導(dǎo)體層12上方)和未應(yīng)變的硅帽蓋層23，壓縮應(yīng)變的外延硅鍺層22在長(zhǎng)度(又名“溝道”)軸方向和寬度軸方向上表現(xiàn)出雙軸壓縮應(yīng)力，根據(jù)選擇的實(shí)施例，硅帽蓋層23提高一個(gè)或多個(gè)PMOS晶體管72的載流子遷移率(并因此提高性能)。本文描述的本發(fā)明的各種實(shí)施例可以用于由漸變硅鍺襯底層和硅帽蓋層形成 PMOS有源層，以提高PMOS晶體管的空穴遷移率，同時(shí)降低閾值電壓和亞閾值斜率。在制造 PMOS有源層的過程中，形成壓縮應(yīng)變SiGe層，使得鍺含量從第一相對(duì)低的鍺濃度(與下面的襯底層的界面處)被漸變至第二相對(duì)高的鍺濃度(與上覆的硅帽蓋層的界面處)。這種漸變?cè)趫D8中示出，圖8圖形地示出包括用漸變SiGe層和帽蓋硅層性層形成的溝道區(qū)的示例性PMOS器件中的鍺濃度分布。如所示出的，在有源層襯底上方形成柵電極/電介質(zhì)堆疊 80，所述有源層襯底被形成為硅帽蓋層82、正向漸變SiGe層84和下面的硅襯底層86的組合。如所示出的，鍺的濃度在SiGe層84的底部處為0%并且在在硅帽蓋層82中降回到0% 之前逐漸增加至在SiGe層84頂部處的30%。為了形成優(yōu)化的PMOS晶體管作為CMOS制造工藝的一部分，具有任何所期望的溝
9道取向的雙軸應(yīng)變半導(dǎo)體層(例如，呈現(xiàn)出雙軸拉伸應(yīng)變的硅層)被形成為掩埋的氧化物層上方的有源層，并且通過隔離結(jié)構(gòu)被分成NMOS有源層和PMOS有源層。在屏蔽NMOS有源層后，可以用硅或氙注入PMOS有源層，以馳豫PMOS區(qū)域中應(yīng)變的半導(dǎo)體層。在具有<100> 溝道取向的馳豫的PMOS有源層上，遷移率提高的PMOS晶體管器件通過以下步驟來形成外延生長(zhǎng)具有正向漸變的鍺濃度的雙軸壓縮硅鍺(SiGe)層的薄層(例如，大約50埃)，然后在壓縮SiGe層上外延生長(zhǎng)薄的硅帽蓋層。通過將SiGe層的厚度限制為小于臨界馳豫厚度閾值，SiGe層具有壓縮應(yīng)力狀態(tài)。此后，在NMOS區(qū)域中的應(yīng)變半導(dǎo)體層以及PMOS區(qū)域中的壓縮應(yīng)變SiGe和硅帽蓋層上方，形成NMOS晶體管器件和PMOS晶體管器件。被制造在雙軸拉伸應(yīng)變襯底上，NMOS器件的載流子遷移率提高。通過采用由壓縮應(yīng)變SiGe和硅帽蓋層形成的雙軸壓縮溝道，PMOS器件的器件性能得以提高。在完成了源/漏注入處理和摻雜劑激活退火后，將半導(dǎo)體晶片結(jié)構(gòu)完成為功能化器件?？梢杂糜趯⑺境龅臇烹姌O結(jié)構(gòu)的制造完成為功能化晶體管的不同處理步驟的實(shí)例包括但不限于一個(gè)或多個(gè)犧牲氧化物形成、剝離、延伸注入、暈圈注入(halo implant)、間隔物形成、源/漏注入、源/漏退火、接觸區(qū)域硅化和拋光步驟。另外，在一個(gè)或多個(gè)NMOS和 PMOS晶體管71、72上方的一個(gè)或多個(gè)應(yīng)變接觸蝕刻停止層進(jìn)一步(以不同方式)使NMOS 溝道區(qū)和PMOS溝道區(qū)應(yīng)變。最后，隨后需要通常包括多層次互連的傳統(tǒng)后端處理(未示出)來以所需方式連接晶體管，以實(shí)現(xiàn)所需功能。因此，根據(jù)工藝和/或設(shè)計(jì)要求，用于完成柵晶體管71、72的制造的步驟的特定次序可以發(fā)生變化。到現(xiàn)在，應(yīng)該理解，本文提供了一種形成PMOS場(chǎng)效應(yīng)晶體管器件的半導(dǎo)體制造工藝。在所公開的工藝中，所提供的晶片包括至少第一半導(dǎo)體層，作為體襯底或與下面的掩埋絕緣層結(jié)合作為SOI襯底的一部分。例如，通過外延生長(zhǎng)預(yù)定厚度小于硅鍺的臨界馳豫厚度閾值的硅鍺，在第一半導(dǎo)體層的至少一部分上形成硅鍺的壓縮第二半導(dǎo)體層。例如，可以外延生長(zhǎng)厚度為大約30埃與50埃之間的硅鍺壓縮層。在選擇的實(shí)施例中，通過外延生長(zhǎng)硅鍺的漸變層來形成壓縮第二半導(dǎo)體層，其中，隨著第二半導(dǎo)體層的形成，鍺濃度增加。例如，漸變的硅鍺層可以在頂部具有大約30%至40%的鍺的第一濃度，所述濃度逐漸降低至底部處的大約0%至10%。在形成壓縮第二半導(dǎo)體層之后，在第二半導(dǎo)體層上形成硅的第三半導(dǎo)體層。例如，可以外延生長(zhǎng)厚度在大約5埃與15埃之間的硅的第三半導(dǎo)體層。另外，可以反摻雜硅的第三半導(dǎo)體層，使其具有與PMOS柵結(jié)構(gòu)下方的第一半導(dǎo)體層的第二導(dǎo)電性類型相反的第一導(dǎo)電性類型。最后，在第三半導(dǎo)體層上方形成諸如高k電介質(zhì)和金屬柵電極的至少PMOS柵結(jié)構(gòu)，以限定PMOS晶體管溝道區(qū)，所述溝道區(qū)包括PMOS柵結(jié)構(gòu)下方的壓縮第二半導(dǎo)體層的至少一部分。在另一種形式中，本文提供了一種形成半導(dǎo)體集成電路的CMOS制造工藝。在所公開的工藝中，半導(dǎo)體層被形成為具有PMOS器件部分和NMOS器件部分的體或SOI襯底。在半導(dǎo)體層的PMOS器件部分上，外延生長(zhǎng)預(yù)定厚度小于硅鍺的臨界馳豫厚度閾值(例如，厚度在大約30埃與50埃之間)的雙軸壓縮硅鍺層。隨后，在硅鍺層上外延生長(zhǎng)硅層(例如， 厚度在大約5埃與15埃之間)。在選擇的實(shí)施例中，反摻雜硅層，使其具有與第一半導(dǎo)體層的第二導(dǎo)電性類型相反的第一導(dǎo)電性類型。此后，形成NMOS和PMOS柵結(jié)構(gòu)。在形成時(shí)， PMOS柵結(jié)構(gòu)上覆于硅層，以在PMOS柵結(jié)構(gòu)下方的雙軸壓縮硅鍺層和硅層的一部分中限定 PMOS晶體管溝道區(qū)。另外，NMOS柵結(jié)構(gòu)被形成為上覆于第一半導(dǎo)體層的NMOS器件部分，以在NMOS柵結(jié)構(gòu)下方的第一半導(dǎo)體層中限定NMOS晶體管溝道區(qū)。在選擇的實(shí)施例中，硅鍺層被外延生長(zhǎng)為硅鍺的漸變層，其中，鍺的濃度測(cè)量在硅鍺層中較靠近硅層的部分中較高， 以及在硅鍺層中較靠近第一半導(dǎo)體層的部分中較低。例如，硅鍺的漸變層可以在硅鍺層的頂部處具有大約30%至40%的鍺的第一濃度，所述濃度逐漸降低到所述硅鍺層的底部處的大約0%至10%。在又一種形式中，提供了一種半導(dǎo)體器件及其制造方法，其中半導(dǎo)體器件包括硅襯底層，所述硅襯底層具有PMOS器件部分，在所述PMOS器件部分上形成有正向漸變壓縮硅鍺層和外延硅層，所述外延硅層可以形成為硅鍺層上方的反摻雜硅層。所述半導(dǎo)體器件還包括PMOS柵結(jié)構(gòu)，所述PMOS柵結(jié)構(gòu)上覆于外延硅層，以在PMOS柵結(jié)構(gòu)下方的壓縮的硅鍺層和外延硅層的一部分中限定PMOS晶體管溝道區(qū)。另外，在與PMOS晶體管溝道區(qū)相鄰的襯底中形成源區(qū)和漏區(qū)。在選擇的實(shí)施例中，源/漏區(qū)是外延生長(zhǎng)的硅鍺源/漏區(qū)。雖然本文公開描述的示例性實(shí)施例涉及各種半導(dǎo)體器件結(jié)構(gòu)及其制造方法，但是本發(fā)明不必限于這些示例實(shí)施例，這些實(shí)施例示出了可應(yīng)用于廣泛各種半導(dǎo)體工藝和/或器件的本發(fā)明的發(fā)明性方面。因此，以上公開的特定實(shí)施例只是示例性的并且不應(yīng)該被認(rèn)為是對(duì)本發(fā)明的限制，因?yàn)閷?duì)于受益于本文教導(dǎo)的本領(lǐng)域技術(shù)人員來說顯而易見的是，可以采用不同但等效的方式來修改和實(shí)踐本發(fā)明。因此，以上描述不旨在將本發(fā)明限于闡述的特定形式，而是相反地，旨在覆蓋如可以包括在由所附權(quán)利要求限定的本發(fā)明的精神和范圍內(nèi)的這類替換形式、修改形式和等效形式，使得本領(lǐng)域技術(shù)人員應(yīng)該理解，在不脫離最廣義形式的本發(fā)明的精神和范圍的情況下，他們可以進(jìn)行各種變化、替換和更改。以上已經(jīng)關(guān)于特定實(shí)施例描述了益處、其他優(yōu)點(diǎn)和問題的解決方法。然而，可以使任何益處、優(yōu)點(diǎn)或解決方法出現(xiàn)或變得更顯著的益處、優(yōu)點(diǎn)或問題的解決方法將不被理解為是任何或所有權(quán)利要求的關(guān)鍵、需要或必要的特征或元素。如本文所使用的，術(shù)語(yǔ)“包括”、“包含”或任何其變形形式旨在覆蓋非排他性的包括，使得包括一系列元素的工藝、方法、物品或設(shè)備不是僅包括這些元素，而是可以包括沒有明確列出或者是這類工藝、方法、 物品或設(shè)備所固有的其他元素。
1權(quán)利要求
1.一種用于形成PMOS場(chǎng)效應(yīng)晶體管器件的半導(dǎo)體制造工藝，包括 提供晶片，所述晶片包括第一半導(dǎo)體層；形成硅鍺的壓縮第二半導(dǎo)體層，所述硅鍺的壓縮第二半導(dǎo)體層被正向漸變?yōu)樵谒龅谝话雽?dǎo)體層的至少一部分上具有鍺；在所述壓縮第二半導(dǎo)體層上形成反摻雜硅的第三半導(dǎo)體層；以及形成上覆于所述第三半導(dǎo)體層的至少PMOS柵結(jié)構(gòu)以限定PMOS晶體管溝道區(qū)，所述 PMOS晶體管溝道區(qū)包括所述PMOS柵結(jié)構(gòu)下方的所述壓縮第二半導(dǎo)體層的至少一部分。
2.根據(jù)權(quán)利要求1所述的工藝，其中，提供晶片包括提供包括形成在絕緣層上方的第一半導(dǎo)體層的晶片。
3.根據(jù)權(quán)利要求1所述的工藝，其中，形成所述壓縮第二半導(dǎo)體層包括將硅鍺外延生長(zhǎng)為具有小于硅鍺的臨界馳豫厚度閾值的預(yù)定厚度。
4.根據(jù)權(quán)利要求1所述的工藝，其中，形成所述壓縮第二半導(dǎo)體層包括外延生長(zhǎng)硅鍺的漸變層，其中，隨著所述第二半導(dǎo)體層形成，鍺濃度增加。
5.根據(jù)權(quán)利要求1所述的工藝，其中，形成壓縮第二半導(dǎo)體層包括外延生長(zhǎng)硅鍺的漸變層，所述硅鍺的漸變層在所述壓縮第二半導(dǎo)體層的底部處具有至少至10%的鍺濃度，鍺濃度逐漸增加至在所述壓縮第二半導(dǎo)體層的頂部處的大約30%至40%。
6.根據(jù)權(quán)利要求1所述的工藝，其中，形成所述壓縮第二半導(dǎo)體層包括外延生長(zhǎng)厚度在大約30埃與50埃之間的硅鍺的壓縮層。
7.根據(jù)權(quán)利要求1所述的工藝，其中，形成硅的所述第三半導(dǎo)體層包括外延生長(zhǎng)厚度在大約5埃與15埃之間的硅層。
8.根據(jù)權(quán)利要求1所述的工藝，其中，形成反摻雜硅的所述第三半導(dǎo)體層包括外延生長(zhǎng)具有第一導(dǎo)電性類型的硅層，所述第一導(dǎo)電性類型與所述PMOS柵結(jié)構(gòu)下方的所述第一半導(dǎo)體層的第二導(dǎo)電性類型相反。
9.根據(jù)權(quán)利要求1所述的工藝，其中，所述PMOS柵結(jié)構(gòu)包括高k電介質(zhì)和金屬柵電極。
10.一種用于形成半導(dǎo)體集成電路的CMOS制造工藝，包括 提供包括PMOS器件部分和NMOS器件部分的第一半導(dǎo)體層；外延生長(zhǎng)雙軸壓縮硅鍺層，所述雙軸壓縮硅鍺層被正向漸變?yōu)椋沟面N位于所述第一半導(dǎo)體層的所述PMOS器件部分上而不位于所述第一半導(dǎo)體層的所述NMOS器件部分上； 在所述雙軸壓縮硅鍺層上形成反摻雜硅層；以及形成PMOS和NMOS柵結(jié)構(gòu)，包括至少PMOS柵結(jié)構(gòu)上覆于所述硅層以限定PMOS晶體管溝道區(qū)，所述PMOS晶體管溝道區(qū)包括所述PMOS柵結(jié)構(gòu)下方的所述硅層和所述雙軸壓縮硅鍺層的至少一部分；以及至少NMOS柵結(jié)構(gòu)上覆于所述第一半導(dǎo)體層的所述NMOS器件部分，以在所述NMOS柵結(jié)構(gòu)下方的所述第一半導(dǎo)體層的所述NMOS器件部分中限定NMOS晶體管溝道區(qū)。
11.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，提供所述第一半導(dǎo)體層包括在絕緣層上方形成所述第一半導(dǎo)體層。
12.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，外延生長(zhǎng)所述雙軸壓縮硅鍺層包括 將所述雙軸壓縮硅鍺層外延生長(zhǎng)為小于硅鍺的臨界馳豫厚度閾值的預(yù)定厚度。
13.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，外延生長(zhǎng)所述雙軸壓縮硅鍺層包括外延生長(zhǎng)硅鍺的漸變層，其中，鍺的濃度測(cè)量在所述硅鍺層的較靠近所述硅層的部分中較高，以及在所述硅鍺層的較靠近所述第一半導(dǎo)體層的部分中較低。
14.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，外延生長(zhǎng)所述雙軸壓縮硅鍺層包括 外延生長(zhǎng)硅鍺的漸變層，所述硅鍺的漸變層在所述硅鍺層的底部處具有至少至10%的鍺濃度，鍺濃度逐漸增加至所述硅鍺層的頂部處的大約30%至40%。
15.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，外延生長(zhǎng)所述雙軸壓縮硅鍺層包括 外延生長(zhǎng)厚度在大約30埃與50埃之間的所述雙軸壓縮硅鍺層。
16.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，外延生長(zhǎng)所述硅層包括外延生長(zhǎng)厚度在大約5埃與15埃之間的所述硅層。
17.根據(jù)權(quán)利要求10所述的CMOS制造工藝，其中，形成反摻雜硅層包括外延生長(zhǎng)具有第一導(dǎo)電性類型的反摻雜硅層，所述第一導(dǎo)電性類型與所述PMOS柵結(jié)構(gòu)下方的所述第一半導(dǎo)體層的第二導(dǎo)電性類型相反。
18.一種半導(dǎo)體器件，包括 硅襯底層；正向漸變壓縮硅鍺層，所述正向漸變壓縮硅鍺層形成在所述襯底的PMOS器件部分上方；外延硅層，所述外延硅層形成在壓縮硅鍺層上方；以及PMOS柵結(jié)構(gòu)，所述PMOS柵結(jié)構(gòu)上覆于所述外延硅層，以在所述PMOS柵結(jié)構(gòu)下方的所述外延硅層和壓縮硅鍺層的一部分中限定PMOS晶體管溝道區(qū)；以及源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)形成在與所述PMOS晶體管溝道區(qū)相鄰的襯底中。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體器件，其中，所述PMOS柵結(jié)構(gòu)包括高k電介質(zhì)和金屬柵電極。
20.根據(jù)權(quán)利要求18所述的半導(dǎo)體器件，其中，所述外延硅層是反摻雜外延硅層。
全文摘要
一種半導(dǎo)體工藝和設(shè)備包括形成PMOS晶體管(72)，所述晶體管通過在在溝道區(qū)層中形成PMOS柵結(jié)構(gòu)(34)和相關(guān)的源/漏區(qū)(38、40)之前外延生長(zhǎng)雙軸應(yīng)變正向漸變的硅鍺溝道區(qū)層(22)和反摻雜硅帽蓋層(23)而使溝道區(qū)中的空穴遷移率增強(qiáng)。
文檔編號(hào)H01L29/78GK102203924SQ200980143557
公開日2011年9月28日 申請(qǐng)日期2009年10月5日 優(yōu)先權(quán)日2008年10月30日
發(fā)明者丹尼爾·G·特克萊亞布, 斯里坎斯·B·薩瑪維丹 申請(qǐng)人:飛思卡爾半導(dǎo)體公司