專利名稱：3d微架構(gòu)系統(tǒng)中的平行平面存儲器及處理器耦合的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體來說涉及多平面(3D)處理結(jié)構(gòu)，且更明確地說，涉及增強此類結(jié)構(gòu)中的存儲器元件與處理元件之間的耦合。
背景技術(shù)：
計算機處理系統(tǒng)需要存儲器元件與處理元件之間的緊密耦合，且因此那些元件均建置于同一芯片上。就物理距離來說，存儲器可離使用所述存儲器的處理元件越近，系統(tǒng)將具有的帶寬越多。較多帶寬使所述系統(tǒng)具有較低等待時間及較高性能，此又導致較少能量使用。因為在常規(guī)芯片中，存儲器及其相應微處理器占據(jù)同一物理平面，所以并非始終可能使所有存儲器直接鄰近于其相應處理器而定位。在當前系統(tǒng)中，存儲器元件由構(gòu)造于同一材料平面(其中構(gòu)造存儲器及處理器)中的一個或一個以上總線連接到其相應微處理器元件。在存儲器處于處理器外部的情形中，使所述存儲器與所述處理器互連的總線甚至更長。太子龍半導體(Tezzaron Semiconductor)公司已揭示以與處理器分離的方式介接存儲器的產(chǎn)品。堆疊存儲器及處理器，從而實現(xiàn)高性能。在一個產(chǎn)品中，存儲器存儲元件構(gòu)造于經(jīng)堆疊以形成存儲器陣列的存儲元件的層上。這些存儲元件又與可位于分離層上的其它存儲器功能組合以形成存儲器子系統(tǒng)。所述其它存儲器功能包括解碼、寫入、讀取、誤差校正、修復不良塊等。在另一產(chǎn)品中，所述存儲器為標準的現(xiàn)售存儲器，其中所有所述存儲器功能含于一層內(nèi)，但所述存儲器經(jīng)堆疊以擴展總的可用存儲器。此可由若干手段而實現(xiàn)，所述手段例如，尋址以在堆疊數(shù)據(jù)總線中選擇存儲器的子集，其中堆疊中的每一存儲器提供數(shù)據(jù)總線寬度的子集。這些存儲器具有高速緩沖存儲器的性質(zhì)，其在存儲器與處理器之間需要極小結(jié)構(gòu)。另一方面，因為寄存器存儲器具有用以處置例如浮點數(shù)學等功能的多個輸入及輸出，所以所述寄存器存儲器比高速緩沖存儲器需要更高的連接性。這就是為什么例如寄存器的微處理器存儲器通常以與其相應微處理器的緊密耦合的關(guān)系構(gòu)造的一個原因。

發(fā)明內(nèi)容
本發(fā)明是針對于允許存儲器元件及處理器元件在3D結(jié)構(gòu)的平行平面上彼此上下定位的系統(tǒng)及方法。通過使用穿硅堆疊(TSQ技術(shù)來實現(xiàn)所述存儲器與所述處理器之間的互連。此布置通過將所述存儲器與所述處理器之間的距離減少到最小值而向所述處理器提供對所述存儲器的直接存取。在一個實施例中，構(gòu)造第一半導體層，所述第一半導體層中具有管線級的第一元件集合。構(gòu)造第二半導體層，所述第二半導體層中具有所述管線級的第二元件集合。接著將所述第一半導體層與第二半導體層接合以形成IC裝置的至少一部分。布置所述第一元件集合及第二元件集合，使得當接合所述層時，實現(xiàn)緊密耦合的連通。如果需要，則可在具有不同工藝的情況下構(gòu)造所述不同層，每一工藝適合于其中所構(gòu)造的所述元件的特征。在其它實施例中，可在堆疊配置層中構(gòu)造狀態(tài)存儲器(管式狀態(tài)存儲器)、配置存儲器或掃描存儲器。通過將這些存儲器移到一層，增強并優(yōu)化處理器引擎的控制/功率時序問題以獲得增加的性能。前文已相當廣泛地概述了本發(fā)明的特征及技術(shù)優(yōu)點，以便可較好地理解下文的詳細描述。在下文中將描述形成本發(fā)明的權(quán)利要求書的標的物的額外特征及優(yōu)點。所屬領(lǐng)域的技術(shù)人員應了解，可易于將所揭示的概念及特定實施例用作用于修改或設(shè)計其它結(jié)構(gòu)以實施本發(fā)明的相同目的的基礎(chǔ)。所屬領(lǐng)域的技術(shù)人員還應認識到，此類等效構(gòu)造不脫離如在所附權(quán)利要求書中所闡述的本發(fā)明的精神及范圍。當連同附圖考慮時，從以下描述將更好地理解據(jù)信為本發(fā)明所特有的新穎特征(關(guān)于其組織及運算方法兩者)以及其它目標及優(yōu)點。然而，應清楚地理解，僅出于說明及描述的目的而提供附圖中的每一者，且不希望將其作為對本發(fā)明的限制的界定。


為了更充分理解本發(fā)明，現(xiàn)參考接合附圖閱讀的以下描述，其中圖1展示常規(guī)2D存儲器及處理器系統(tǒng)。圖2展示平行平面存儲器及處理器系統(tǒng)的一個實施例。圖3展示用于允許各種平面上的元件彼此連通的系統(tǒng)的一個實施例。圖4展示用于構(gòu)造IC裝置的工藝的一個實施例。
具體實施例方式圖1展示常規(guī)2D存儲器及處理器系統(tǒng)10。系統(tǒng)10具有微引擎11及14以及存儲器12及13。微引擎11由總線15連接到存儲器12且由總線16連接到存儲器13。微引擎 14由總線17連接到存儲器13。存儲器12及13可為專用存儲器寄存器堆。因為存儲器與處理器物理分離但構(gòu)造于同一層中，所以所有存儲器調(diào)用及響應需要經(jīng)由總線15或16中的一者或另一者而流動。因為個別存儲器單元跨越存儲器而展開，所以總線長度對于所存取的每一存儲器單元是不同的。這就給每一存儲器存取增加等待時間，因為每一存取必須按其曼哈頓距離(Manhattan distance)傳播。出于時序的目的，使所有存取延遲以適應最長等待時間。存儲器運算中的等待時間也引起能量損失(energy penalty) 0圖2展示使用本發(fā)明技術(shù)的平行平面存儲器及處理器系統(tǒng)的一個實施例20。注意，雖然本文中的論述集中于微架構(gòu)(微引擎)，例如，微處理器及與其成一體式的寄存器存儲器結(jié)構(gòu)，但所論述的概念可延伸到需要緊密元件間耦合的元件的任何群組。實施例20展示用于將圖1的二維結(jié)構(gòu)劃分成多個層的一個布置。圖2展示兩個此類層，但如果需要則可使用任何數(shù)目個層。層1210在其上具有微引擎11及14，而層2220 包括存儲器12及13。注意，雖然從組織及制造觀點來看將所有相同元件類型(例如，存儲器或處理器)保持于同一層上將為有利的，但無需如此，且如果需要則所述層可進行混合及匹配。并且，一個以上層可用于一元件類型。舉例來說，具有處理器(或其它元件)的層可將一存儲器層夾在中間。圖3展示允許IC裝置301內(nèi)的各種平面(層)上的元件彼此連通的系統(tǒng)的一個實施例30。已用Z方向上延展的總線31、32及33替代了 2D單一層架構(gòu)上在X及Y方向上延伸的總線15、16、17(圖1)。在一個實施例中，總線31、32、33為穿硅通孔(TSV)。在另一實施例中，總線31、32及33為直接裸片到裸片接合結(jié)構(gòu)。精確的連接結(jié)構(gòu)視層配置為面對面接合、面對背接合還是背對背接合而定。因為與層1的第一處理器相關(guān)聯(lián)的存儲器(在層2上)可經(jīng)平行地分層而在所述處理器正上方(或下方)，因為處理器與存儲器之間的連接件可分布于若干連接件之上，且因為層到層連接性布線將僅為一層厚度(例如，20微米到200微米)，所以可減少等待時間，且可增大運算速度。層1上的第二處理器可獨立于第一處理器而構(gòu)造，且可經(jīng)由其自己的連接件集合而連接到其存儲器。因此，第二處理器及其相關(guān)聯(lián)的存儲器還可針對運算速度而優(yōu)化。在一些情形中，一個以上處理器可具有到特定存儲器的若干連接件(且反之亦然)，因此再次增大運算速度。存儲器及處理器處于不同層上，且因此不需彼此同時進行制造。則此允許每一元件的制造是針對所述元件而調(diào)整。舉例來說，層1可具有其自己的制造過程，例如，經(jīng)優(yōu)化以形成高速處理器的高性能工藝?？梢孕纬傻碗娏餍孤┑姆绞街圃鞂?。如上文所論述，未必所有所述存儲器均位于分離層上。因此，如果需要，則所述存儲器中的一些可與所述處理器中的一些共享一層(2D布局)。通過使用通常將緊密耦合于單一層中的元件的平行堆疊，所述經(jīng)耦合元件之間的控制路徑及數(shù)據(jù)路徑可得以縮短。此對與微處理器相關(guān)聯(lián)的寄存器存儲器尤為重要。舉例來說，浮動核心單元中的寄存器堆可具有兩個寫入端口，使得多個處理器輸出可同時寫入到寄存器。所述寄存器可具有4個、6 個或8個讀取端口，使得所述寄存器可在無數(shù)據(jù)碰撞的情況下視需要由浮動核心單元的不同部分存取。這些寄存器可在同一層上且鄰近于其相關(guān)聯(lián)的處理器而定位。由所述處理器所使用的其它存儲器可位于不同層上。在圖3中所展示的實施例中，假設(shè)，每一層的作用面具有一硅(Si)襯底，所述硅 (Si)襯底使所述作用面彼此物理分離。換句話說，面對背或背對背配置存在。在此實施例中，例如通孔31、32及33的穿硅通孔(TSV)可提供互連。在需要將所述作用面鄰近于彼此放置的情形中，不需要TSV，但可使用裸片到裸片(D2D)接合，其允許形成于一個裸片中的觸點與形成于另一裸片中的觸點電子配對而不需要TSV。圖4展示用于構(gòu)造IC裝置的工藝的一個實施例40。塊401構(gòu)造第一半導體層，所述第一半導體層中具有第一元件集合。第一元件具有界定的運算特征，例如，存儲器、微處理器等。塊402構(gòu)造第二半導體層，所述第二半導體層中具有第二元件集合。第二元件集合可在運算特征(即，存儲器、處理器等)方面與第一元件集合不同。舉例來說，可在第一層上構(gòu)造模擬功能，而在第二層上構(gòu)造相關(guān)聯(lián)的數(shù)字控制器。在一個實施例中，第二元件集合與第一元件集合類似，但應緊密耦合在一起。在另一實施例中，每一不同層包括單一管線級的組件。舉例來說，一層可包括存儲元件(例如，輸入寄存器及輸出寄存器)，而另一層包括運算器(例如，算術(shù)邏輯單元 (ALU))。所述層經(jīng)布置使得運算器與運算數(shù)物理靠近。在執(zhí)行運算A+B = C的狀況下，將第一層上的輸入運算數(shù)傳遞到第二層以供相加在一起。結(jié)果接著存儲于第一層上。根據(jù)此實施例，因為運算數(shù)與運算器解耦，所以每一者可適當?shù)亟?jīng)優(yōu)化。舉例來說，存儲運算數(shù)的層可針對穩(wěn)定性經(jīng)優(yōu)化，而具有算術(shù)邏輯單元的層可針對速度經(jīng)優(yōu)化。
塊403將第一半導體與第二半導體接合在一起以形成IC裝置的至少一部分。以致使促進第一元件集合與第二元件集合中的某些元件之間的緊密耦合連通的方式來執(zhí)行接合。此耦合可(例如)通過相對于所述半導體中的至少一者使用穿硅堆疊(TSQ技術(shù)來進行。還注意，如上文所論述，塊401及402可為不同工藝，每一工藝適合于其中所構(gòu)造的元件的特征。注意，雖然本文中所論述的實例說明寄存器堆(數(shù)據(jù))存儲器的使用，但許多不同存儲器類型中的任一者可采用本文中所論述的概念。舉例來說，配置存儲器、掃描存儲器等可建置于一個或一個以上層中，其將改進位于平行層上的層次化存儲器與處理器之間的存儲器控制及/或時序問題。因為存儲器在物理上可接著與處理器平行地“擴展”，所以可定位各種控制導線(連接件)及電源連接件以減少存儲器上由于導線長度的差異引起的等待時間。處理器及存儲器兩者沿著其相應平行長度的共同部分可具有多個互連點。盡管已詳細描述本發(fā)明及其優(yōu)點，但應理解，在不脫離如由所附權(quán)利要求書所界定的本發(fā)明的精神及范圍的情況下，可在本文中進行各種改變、替換及更改。此外，不希望將本申請案的范圍限于本說明書中所描述的工藝、機器、制造、物質(zhì)組成、手段、方法及步驟的特定實施例。如所屬領(lǐng)域的技術(shù)人員將易于從本發(fā)明的揭示內(nèi)容了解到，可根據(jù)本發(fā)明利用當前存在或日后將開發(fā)的執(zhí)行與本文中所描述的對應實施例大體上相同功能或?qū)崿F(xiàn)大體上相同結(jié)果的工藝、機器、制造、物質(zhì)組成、手段、方法或步驟。因此，希望所附權(quán)利要求書在其范圍內(nèi)包括所述工藝、機器、制造、物質(zhì)組成、手段、方法或步驟。
權(quán)利要求
1.一種IC裝置，其包含第一層，所述第一層中構(gòu)造有微架構(gòu)的第一部分；第二層，所述第二層中構(gòu)造有所述微架構(gòu)的第二部分，所述第一部分及第二部分需要緊密連通；以及一系列連接件，其實現(xiàn)所述第一部分與第二部分之間的連通。
2.根據(jù)權(quán)利要求1所述的IC裝置，其中所述第一部分包含管線級的第一部分；且所述第二部分包含所述管線級的第二部分。
3.根據(jù)權(quán)利要求1所述的IC裝置，其中所述微架構(gòu)包含至少一個存儲器元件及至少一個微處理器元件。
4.根據(jù)權(quán)利要求3所述的IC裝置，其中所述存儲器元件為由所述微處理器元件所利用的寄存器。
5.根據(jù)權(quán)利要求1所述的IC裝置，其中所述系列連接件包含穿硅通孔(TSV)。
6.根據(jù)權(quán)利要求1所述的IC裝置，其中所述微架構(gòu)的所述第一部分及第二部分是在彼此獨立的工藝下制造的。
7.一種用于構(gòu)造IC裝置的方法，所述方法包含 構(gòu)造第一層，所述第一層中具有微架構(gòu)的第一部分；構(gòu)造第二層，所述第二層中具有所述微架構(gòu)的第二部分，所述第一部分及第二部分需要緊密連通；將所述第二層耦合到所述第一層；以及構(gòu)造穿過所述層中的至少一者的一系列通孔，以允許所述第一部分與第二部分之間的連通。
8.根據(jù)權(quán)利要求7所述的方法，其中所述微架構(gòu)包含至少一個存儲器元件及至少一個微處理器元件。
9.根據(jù)權(quán)利要求8所述的方法，其中所述存儲器元件為由所述微處理器元件所利用的寄存器。
10.根據(jù)權(quán)利要求7所述的方法，其中在彼此獨立的工藝下制造所述微架構(gòu)的所述第一部分及第二部分。
11.一種IC裝置，其包含第一層，所述第一層中沿著所述層的平面構(gòu)造有存儲器元件； 第二層，其在所述IC裝置內(nèi)與所述第一層堆疊，所述第二層中構(gòu)造有微處理器，所述微處理器依靠與所述存儲器元件的緊密耦合以進行運算；以及一系列連接件，其分布于所述第一層的所述平面周圍，所述連接件實現(xiàn)所述緊密耦合。
12.根據(jù)權(quán)利要求11所述的IC裝置，其中所述系列連接件包含穿硅通孔(TSV)。
13.根據(jù)權(quán)利要求11所述的IC裝置，其中所述系列連接件包含直接裸片到裸片接合結(jié)構(gòu)。
14.根據(jù)權(quán)利要求11所述的IC裝置，其進一步包含第二微處理器，其構(gòu)造于所述第二層中，所述第二微處理器緊密耦合到所述存儲器元件以用于運算。
15.根據(jù)權(quán)利要求14所述的IC裝置，其進一步包含第二存儲器，其構(gòu)造于所述第一層中，所述第二存儲器與所述第二微處理器緊密耦合。
16.根據(jù)權(quán)利要求11所述的IC裝置，其中所述第一層及第二層是使用單獨工藝而構(gòu)造的。
17.一種用于構(gòu)造IC裝置的方法，所述方法包含使用第一工藝來構(gòu)造所述IC裝置的第一層，所述第一工藝與第一元件集合在所述第一層內(nèi)的產(chǎn)生兼容；使用第二工藝來構(gòu)造所述IC裝置的第二層，所述第二工藝與第二元件集合在所述第二層內(nèi)的產(chǎn)生兼容，所述第二元件集合與所述第一元件集合在相同管線級中；以及將所述第一層與第二層接合在一起以形成所述IC裝置的至少一部分，所述接合促進所述第一元件集合與第二元件集合中的某些元件之間的緊密耦合連通，其中所述元件集合中的一者為存儲器，且所述元件集合中的另一者為需要與所述存儲器緊密耦合的裝置。
18.根據(jù)權(quán)利要求17所述的方法，其進一步包含在所述層中的至少一者中構(gòu)造多個穿硅通孔(TSV)以用于促進所述緊密耦合。
19.一種用于構(gòu)造IC裝置的方法，所述方法包含構(gòu)造第一半導體層，所述第一半導體層中具有管線級的第一元件集合； 構(gòu)造第二半導體層，所述第二半導體層中具有所述管線級的第二元件集合，以及將所述第一半導體與第二半導體接合在一起以形成所述IC裝置的至少一部分，所述接合促進所述第一元件集合與第二元件集合中的需要緊密耦合的某些元件之間的緊密耦合連通O
20.根據(jù)權(quán)利要求19所述的方法，其進一步包含在所述層中的至少一者中構(gòu)造多個穿硅通孔(TSV)以用于促進所述緊密耦合。
21.根據(jù)權(quán)利要求19所述的方法，其進一步包含構(gòu)造直接裸片到裸片接合結(jié)構(gòu)以用于促進所述緊密耦合。
全文摘要
本發(fā)明提供一種IC裝置(10)，其以允許存儲器元件(12)、(13)及處理器元件(11)、(14)在3D結(jié)構(gòu)的平行平面上彼此上下定位的方式而構(gòu)造。通過使用穿襯底堆疊(TSS)技術(shù)來實現(xiàn)所述存儲器與所述處理器之間的互連(31)、(32)、(33)。此布置通過減少所述存儲器與所述處理器之間的距離而向所述處理器提供對所述存儲器的直接存取。
文檔編號H01L25/18GK102217066SQ200980145530
公開日2011年10月12日 申請日期2009年12月10日 優(yōu)先權(quán)日2008年12月10日
發(fā)明者托馬斯·R·湯姆斯 申請人:高通股份有限公司