專利名稱：用于基于隔離型nmos的esd箝位單元的系統和方法
技術領域：
本發(fā)明一般涉及保護集成電路(IC)免受靜電放電(ESD)。特別地，本發(fā)明涉及一種用于使用隔離型NMOS晶體管保護IC免受ESD的裝置和方法。
背景技術：
集成電路(IC)芯片由諸如硅的半導體材料和諸如二氧化硅的絕緣材料制成。靜電荷可以積聚于IC芯片的暴露端子(例如，引腳)上。這些靜電荷保持在IC芯片的這些端子上直到釋放到地或通過放電被中和為止。ESD是在具有相反電荷的兩個點之間流動的突然和瞬間電流。IC芯片的內部電路會由于ESD而被損壞。為了防止損壞，IC芯片的暴露端子可以設置有保護電路，以在積聚了靜電荷時傳導ESD電流。用于IC芯片的一種類型的晶體管是金屬氧化物半導體場效應(M0SFET或M0S)晶體管。MOS晶體管通過在兩個摻雜區(qū)域(例如，源和漏)之間形成溝道并且通過特定電載流子(例如，η型(電子)或P型(空穴))經由溝道傳導電流而工作?；谳d流子的類型， MOS晶體管可以被稱為NM0SFET (例如，η型M0S)或PM0SFET (例如，ρ型M0S)(通常也稱為 NM0S.PM0S)。MOS晶體管的溝道由柵控制，柵通常使用氧化硅膜(也稱為柵氧化物膜)作為絕緣膜以分隔柵和溝道。因為MOS晶體管僅使用一種類型的電載流子，所以它們可以被稱為單極晶體管。與MOS晶體管相對比的是雙極晶體管，其通過使用兩種類型的載流子(例如，電子和空穴)傳導電流而工作。在一種類型的MOS晶體管中，兩個摻雜區(qū)域直接形成在具有相反電載流子的襯底上(例如，η型襯底上的ρ型區(qū)域或ρ型襯底上的η型區(qū)域)。例如，可以通過在ρ型襯底上形成兩個η型摻雜區(qū)域以及在兩個η型摻雜區(qū)域之間的溝道上形成氧化硅膜的柵來制造 NOMS晶體管。通常以低工作電壓(例如，士2. 5伏特或士 1.5伏特)來使用該類型的MOS
晶體管。在另一類型的MOS晶體管中，即所謂的“隔離型"NM0S或PMOS晶體管，兩個摻雜區(qū)域可以形成在通過隔離層與襯底層隔離的背柵層上。背柵層和襯底具有相同類型的電載流子，并且隔離層具有相反的電載流子。隔離型NMOS或PMOS晶體管可以具有相對較寬范圍的工作電壓(例如，士 12伏特或士 15伏特)。圖1示出了傳統隔離型NMOS晶體管100的截面。在隔離型NMOS晶體管100中， η型隔離區(qū)域104將ρ型背柵106與ρ型襯底102隔離。兩個η型摻雜區(qū)域108和110形成NMOS晶體管的漏和源。柵112形成在漏108和源110之間。背柵116包含摻雜區(qū)域114 以將背柵106連接到端子。襯底102的摻雜區(qū)域116可以將襯底102連接到另一端子(例如，地)。在對稱的隔離型NMOS晶體管中，漏108和源110是可互換的。
盡管隔離型NMOS晶體管100被設計為MOS晶體管，但是，實際上，形成了被標記為 Tl、T2以及T3的三個寄生npn雙極晶體管。這些雙極晶體管通過包括負的和正的電載流子(例如，電子和空穴)兩者而工作。η型隔離區(qū)域104形成Tl和T2兩者的集電極，而ρ 型背柵106形成Tl和Τ2兩者的基極。漏108形成Tl的發(fā)射極，而源110形成Τ2的發(fā)射極。漏108形成Tl的發(fā)射極，而源110形成Τ2的發(fā)射極。Τ3通過作為集電極的漏108、作為基極的背柵106和作為發(fā)射極的源110而形成。在IC芯片的制造、裝配、安裝和/或工作期間，靜電荷會累積在IC芯片的外部端子(例如，引腳)上。隔離型NMOS晶體管100可以用于將IC連接到某些外部電路(例如， 電源、信號)。如果在這些外部端子上積聚了靜電荷，則隔離型NMOS晶體管100的不同區(qū)域可以達到不同的電勢水平。不同區(qū)域之間的不同電勢水平可能會在這些區(qū)域之間產生電應力(例如，ESD應力)并且引起寄生雙極晶體管在正向和反向擊穿。例如，當施加從集電極到發(fā)射極測量為正的ESD應力時(例如，對于Tl從隔離區(qū)域104到漏108，對于Τ2從隔離區(qū)域104到源110，對于Τ3從漏108到源110)，寄生npn晶體管T1、T2以及Τ3會在正向擊穿。在這種擊穿中，在反向偏置的集電極基極結處產生電子雪崩，空穴的漂移提高了背柵 106的電勢，并且發(fā)射極二極管變?yōu)檎蚱?。這使得雙極晶體管在傳導ESD電流時進入被稱為“驟回(snapkick)”的狀態(tài)。例如，可以在漏108(例如，T3的集電極)和源110(例如，T3的發(fā)射極)兩端形成ESD應力。漏108和背柵106的結會變?yōu)榉聪蚱茫⑶以谠摻Y處產生電子雪崩?？昭◤穆?08向背柵106的漂移提高了背柵106的電勢，并且使得背柵106到源110的二極管變?yōu)檎蚱?。因此，T3進入驟回狀態(tài)并且傳導ESD電流。已開發(fā)了保護電路來保護IC芯片免受ESD。例如，IC芯片可以由如圖2所示的傳統NMOS晶體管ESD保護電路200來保護。傳統NMOS晶體管ESD保護電路200可以被稱為 “箝位單元”或“擊穿單元”。傳統NMOS晶體管ESD保護電路包括單個隔離型NMOS晶體管 100，其中柵112耦合到源110和背柵106。如圖2所示，源110和背柵摻雜區(qū)域114兩者均連接到端子2。柵112經由電阻器220連接到端子2。隔離區(qū)域104經由串聯布置的電阻器230連接到端子1。漏108連接到端子3。源110和背柵摻雜區(qū)域114之間沒有電阻器， 并且這兩個區(qū)域將始終維持相同的電壓。在NMOS晶體管的正常工作期間，沒有電流在端子 2和柵112之間流動，因此，柵112和源110將保持在相同的電壓電平水平并且NMOS晶體管將關斷(即，關斷NM0S)。如果在任一端子上累積了靜電荷，則會發(fā)生ESD事件以釋放靜電荷或中和靜電荷。在從漏108到源110的ESD應力期間(其中，隔離區(qū)域104(例如端子1)為開路)，該 ESD保護電路由于晶體管T3的擊穿而發(fā)揮作用。在ESD事件期間，電阻器230可以限制流到隔離區(qū)域104的電流，這是因為流到端子1的任何電流都將會提高隔離區(qū)域104處的電勢水平。因此，電阻器230可以減小漏108和隔離區(qū)域104之間的電勢差，并且使ESD電流轉向以遠離隔離區(qū)域104。因此，即使在漏108和隔離端子1之間會發(fā)生ESD應力，但是電阻器230有助于防止在大電流從漏108流到隔離端子1的情況下會發(fā)生的損壞。該關斷NMOS ESD保護電路可以在IC芯片上的兩個電源引腳之間得到。例如，端子 3可以連接到高電勢電源Vdd(例如，正(+)12伏特)，而端子2可以連接到低電勢電源(例如，負㈠12伏特)。端子1可以連接到可以是接地或Vss(例如，3.3伏特)WViso0一種用于分析IC芯片上的ESD效應的工具是傳輸線脈沖(TLP)。TLP通過施加具有多種電壓電平的電脈沖而示出了 IC芯片的準靜態(tài)I/V特性。圖3中示出了傳統NMOS ESD保護電路200 (例如，由MV CMOS工藝得到的具有隔離型NMOS器件的ESD箝位單元) 的示例TLP曲線，該示例TLP曲線包括ESD脈沖的I/V曲線302和在施加ESD脈沖之后漏電流的曲線304?？梢酝ㄟ^施加具有各種電壓值的脈沖(例如，固定時間周期)來獲得曲線302的每個點。曲線304的每個點可以通過測量在施加每個ESD脈沖之后的漏電流來獲得。因此，對于曲線302，水平軸是ESD箝位兩端(即，源108和漏110之間)的ESD電壓， 垂直軸是通過ESD箝位的ESD電流。對于曲線304，水平軸是ESD箝位兩端為在2伏特下的漏電流，而垂直軸表示ESD脈沖電流。曲線302具有三個不同的部分302. 1、302. 2以及302. 3。曲線304具有兩個不同的部分304. 1和304. 2。TLP曲線302表示該ESD箝位具有大約35伏特的觸發(fā)電壓。在低 ESD應力(零到35伏特之間)，曲線302表示較少或沒有ESD電流流過ESD箝位(例如，較少或沒有電流在源108和漏110之間流動)。并且部分302. 1與水平軸重合。當應力電壓達到雪崩擊穿值(例如，35伏特)時，ESD箝位擊穿并且ESD電流開始流動(例如，曲線302 進入部分302. 2)。一旦ESD電流開始，寄生雙極晶體管之一就導通(例如，由ESD電流在背柵106和源110之間引起的電勢差可以導通寄生雙極晶體管T3)。雙極晶體管的導通導致 ESD應力電壓的下降(例如，驟回)。在部分302. 2期間，ESD電流增加并且ESD箝位兩端的電壓繼續(xù)下降直到達到大約6伏特至7伏特為止。然后，ESD箝位具有另一轉折點(例如，進入部分302. 3)。在部分302. 3期間，ESD電流增加但是ESD應力電壓改變非常少。曲線304表示當ESD電流在閾值(例如，故障電流電平)以下時，漏電流不改變 (例如，部分304. 1)。一旦ESD電流達到閾值(例如，圖3中大約為650mA)，漏電流值就增加，這通常意味著器件被損壞(例如，部分304.幻。因此，該保護電路僅提供高達650mA的 ESD電流的ESD保護。當ESD電流大于該閾值時，器件的內部電路將被損壞。傳統NMOS ESD保護電路200具有若干缺點。例如，圖3所示的觸發(fā)電壓對于該工藝來說相對較高，并且存在內部電路在低于該ESD箝位的觸發(fā)電壓的電壓處可能會擊穿的風險。此外，因為在故障電流電平處加壓在2個端子兩端的電壓(大約7伏特)遠遠低于單元的觸發(fā)電壓，因此存在即使兩個或更多個箝位單位并聯布置，在ESD應力期間也僅有一個單元將擊穿的可能性。因為每個箝位單元使用IC的特定量的布局面積，因此，在該情形下，盡管使用了 IC芯片的更大的布局面積，但是故障電流電平不會增加而是停留在與一個箝位單元相同的故障電流電平。這對于ESD箝位單元是不期望的特性。因此，本領域需要設計一種ESD保護電路(例如，箝位單元或擊穿單元)，其具有比被設計保護的內部電路低的觸發(fā)電壓，對于給定布局面積具有較高的擊穿故障電流電平， 并且如果多個單元并聯布置則應調整故障電流。


圖1是傳統NMOS晶體管的截面視圖。圖2是傳統關斷NMOS ESD保護電路的截面視圖。圖3是示出圖2中示出的傳統關斷NMOS ESD保護電路的TLP曲線圖。圖4是根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路的截面視圖。圖5是示出圖4中示出的關斷NMOS ESD保護電路的TLP曲線圖。
圖6是根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路的截面視圖。圖7是根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路的截面視圖。圖8是根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路的截面視圖。圖9是根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路的截面視圖。圖10是根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路的截面視圖。圖11示出了根據本發(fā)明的實施例的具有隔離型關斷NMOS ESD保護電路的IC芯片。
具體實施例方式根據本發(fā)明的一個實施例，用于集成電路芯片的ESD保護電路可以包括隔離型 NMOS晶體管，該隔離型NMOS晶體管可以包括將背柵與襯底隔離的隔離區(qū)域、形成在背柵上的第一和第二摻雜區(qū)域以及柵。該ESD保護電路還可以包括用于將隔離區(qū)域連接到第一電節(jié)點的第一端子、以及用于將第二摻雜區(qū)域連接到第二電節(jié)點的第二端子。第一電節(jié)點可以具有比第二電節(jié)點高的電壓電平，并且柵和背柵可以耦合到第二端子。參照圖4，示出了根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路400的截面視圖。該ESD保護電路400可以包括隔離型NMOS晶體管(例如，如圖1所示)和兩個端子1和2。隔離區(qū)域104和漏108兩者均可以連接到端子1。源110可以連接到端子2。柵 112和背柵摻雜區(qū)域114兩者可以分別通過電阻器420和422耦合到端子2。端子1可以相對于襯底102和端子2被正向偏置。當端子1具有對于端子2為正的ESD應力時，隔離區(qū)域104和漏108兩者均可以相對于源110被正向偏置。如果跨越漏108和源110的ESD應力足夠強，則寄生雙極晶體管T3可以進入擊穿模式并且傳導ESD電流。如以上關于圖1所描述的，漏108和背柵106 的結會變?yōu)榉聪蚱茫⑶視谠摻Y處產生電子雪崩?？昭◤穆?08向背柵106的漂移可以提高背柵106的電勢，并且使得背柵106到源110的二極管變?yōu)檎蚱?。因此，T3可以進入驟回狀態(tài)并且傳導ESD電流。在一個實施例中，如果跨越隔離區(qū)域104和源110的ESD應力足夠強，則寄生雙極晶體管T2也可以進入擊穿模式并且傳導ESD電流。例如，跨越隔離區(qū)域104和源110的 ESD應力可以足夠強，達到觸發(fā)電壓。隔離區(qū)域104和背柵106的結會變?yōu)榉聪蚱?，并且會在該結處產生電子雪崩?？昭◤母綦x區(qū)域104向背柵106的漂移可以提高背柵106的電勢，并且使得背柵106到源110的二極管變?yōu)檎蚱?。因此，T2可以進入驟回狀態(tài)并且傳導ESD電流。因此，在實施例中，兩個寄生雙極晶體管T2和T3可以同時進入擊穿模式并且傳導ESD電流。盡管T1、T2和Τ3被稱為晶體管，但是它們僅模擬了晶體管效應而不是真正的晶體管。電阻器420和422可以分別使來自柵112和背柵摻雜區(qū)域114的電流轉向。在ESD 事件期間，ESD電流在端子1和端子2之間流動。流過電阻器420和422的任何電流將柵 112和背柵摻雜區(qū)域114處的電勢提高至高于源110。因此，ESD電流將被導向源110(例如，通過T3和/或T2)。在一個實施例中，電阻器420和422可以是金屬電阻器。在另一實施例中，它們可以由其它適當的導電材料制成。此外，電阻器422的電阻可以被調整以改變箝位單元的觸發(fā)電壓。例如，當電阻器422的電阻較低時，需要大電流流過背柵摻雜區(qū)域114，以提高背柵106的電勢，并且使得背柵106到源110的二極管變?yōu)檎蚱?。并且箝位單元的觸發(fā)電壓將較高。當電阻器422的電阻較高時，流過背柵摻雜區(qū)域114的小電流將使背柵106的電勢提高到足夠高，以使得背柵106到源110的二極管變?yōu)檎蚱?。并且箝位單元的觸發(fā)電壓將較低。因此，在一個實施例中，電阻器422的電阻值是可調整的。該關斷NMOS ESD保護電路400可以用在IC芯片上具有不同電勢水平(例如，電壓電平)的兩個電節(jié)點之間。端子1可以是具有比另一電節(jié)點(例如，端子2)的電壓電平高的電壓電平的電節(jié)點。在一個實施例中，端子1可以連接到高電勢電源VDD(例如，正(+)12 伏特)，而端子2可以連接到低電勢電源(例如，負(_)12伏特)。在另一實施例中，端子1 可以連接到具有較高電壓電平的輸入或輸出信號線，而端子2可以連接到具有較低電壓電平的輸入或輸出信號線。在其它實施例中，端子中的至少一個可以是IC的未連接到任何外部引腳的導電區(qū)域或節(jié)點。圖5中示出了 ESD保護電路400的TLP曲線，其包括ESD脈沖的I/V曲線502和在施加ESD脈沖之后漏電流的曲線504。曲線502表示該ESD箝位具有大約21伏特的擊穿觸發(fā)電壓。21伏特的觸發(fā)電壓小于M伏特的工作電壓并且遠遠小于圖3中示出的傳統 ESD箝位單元的35伏特的觸發(fā)電壓。另外，曲線504表示高于IA的故障電流電平，其遠遠高于圖3中示出的傳統ESD箝位單元的故障電流電平650mA。ESD保護電路400具有另一優(yōu)點ESD性能根據ESD箝位單元的數量是可調節(jié)的。 這可以從TLP結果看出，在故障電流電平處受壓的2個端子兩端的電壓(例如，大于40V) 可以大于ESD箝位單元的觸發(fā)電壓(例如，21伏特)。因此，受到故障電流電平處的ESD應力的任何ESD箝位單元將擊穿并且傳導ESD電流。因此，可以并聯投入ESD箝位的多個副本以提供更高的ESD保護(例如，釋放更多靜電荷)。在一個實施例中，ESD保護電路400可以在具有較快上升時間的ESD事件期間(例如，在制造、裝配和/或安裝期間)在21伏特處觸發(fā)。參照圖6，示出了根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路600的截面視圖。該ESD保護電路600包括隔離型NMOS晶體管(例如，如圖1所示)以及兩個端子1 和2。與圖4中示出的ESD保護電路400相對的，僅隔離區(qū)域104連接到端子1。源110可以連接到端子2。柵112和背柵摻雜區(qū)域114兩者可以通過分別通過電阻器620和622 (例如，類似于圖4的電阻器420和422)耦合到端子2。與圖4的電阻器420和422類似，電阻器620和622 (例如，金屬或其它導電材料)可以使電流轉向以遠離柵112和背柵摻雜區(qū)域114，并且將電流引導到源110。在一個實施例中，電阻器622具有可調節(jié)的電阻值以調節(jié)箝位單元觸發(fā)電壓。端子1可以相對于襯底102和端子2被正向偏置。當端子1具有對于端子2為正的ESD應力時，隔離區(qū)域104相對于源110被正向偏置。如果跨越隔離區(qū)域104和源110的ESD應力足夠強，則寄生雙極晶體管T2可以進入擊穿模式并且傳導ESD電流。例如，跨越隔離區(qū)域104和源110的ESD應力可以足夠強，達到觸發(fā)電壓。隔離區(qū)域104和背柵106的結會變?yōu)榉聪蚱?，并且在該結處產生電子雪崩。 空穴從隔離區(qū)域104向背柵106的漂移提高了背柵106的電勢，并且使得背柵106到源110 的二極管變?yōu)檎蚱?。因此，T2進入驟回狀態(tài)并且傳導ESD電流。該關斷NMOS ESD保護電路600可以用在IC芯片上具有不同電勢水平(例如，電壓電平)的兩個電節(jié)點之間。端子1可以是電壓電平比另一電節(jié)點(端子2)的電壓電平高的電節(jié)點。在一個實施例中，電節(jié)點可以連接到外部引腳。例如，端子1可以連接到高電勢電源VDD (例如，正(+) 12伏特)，而端子2可以連接到低電勢電源(例如，負(_) 12伏特)。 在另一實施例中，端子1可以連接到具有較高電壓電平的輸入或輸出信號線，而端子2可以連接到具有較低電壓電平的輸入或輸出信號線。在其它實施例中，電節(jié)點中的至少一個可以是IC的未連接到任何外部引腳的導電區(qū)域或節(jié)點。參照圖7，示出了根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路700的截面視圖。該ESD保護電路700包括隔離型NMOS晶體管(例如，如圖1所示)以及兩個端子 1和2。與圖4中示出的ESD保護電路400相比，僅隔離區(qū)域104連接到端子1，而漏108和源110兩者連接到端子2。柵112和背柵摻雜區(qū)域114兩者分別通過電阻器720和722 (例如，類似于圖4的電阻器420和422)耦合到端子2。與圖4的電阻器420和422類似的，電阻器720和722(例如，金屬或其它導電材料)可以使電流轉向以遠離柵112和背柵摻雜區(qū)域114，并且將電流引導至源110。然而，因為漏108連接到源110，因此這兩個區(qū)域之間不存在電勢差。如下所述，ESD電流也將被引導至漏108。在一個實施例中，電阻器722具有可調節(jié)的電阻值以調節(jié)箝位單元觸發(fā)電壓。端子1可以相對于襯底102和端子2被正向偏置。當端子1具有對于端子2為正的ESD應力時，隔離區(qū)域104相對于漏108和源110 兩者被正向偏置。如果跨越隔離區(qū)域104和源110的ESD應力足夠強，則寄生雙極晶體管 T2會進入擊穿模式并且傳導ESD電流。另外，因為源110和漏108保持在同一電勢，因此 ESD應力也可以導致晶體管Tl擊穿。例如，跨越隔離區(qū)域104和源110的ESD應力可以足夠強到也達到觸發(fā)電壓。隔離區(qū)域104和背柵106的結會變?yōu)榉聪蚱?，并且在該結處產生電子雪崩?？昭◤母綦x區(qū)域104向背柵106的漂移提高了背柵106的電勢，并且使得背柵106到漏108的二極管變?yōu)檎蚱谩Ｒ虼耍琓l也進入驟回狀態(tài)并且傳導ESD電流。因此，在實施例中，寄生雙極晶體管Tl和T2兩者可以同時進入擊穿模式并且傳導ESD電流。該關斷NMOS ESD保護電路700可以用在IC芯片上具有不同電勢水平(例如，電壓電平)的兩個電節(jié)點之間。端子1可以是電壓電平比另一電節(jié)點(端子2)的電壓電平高的電節(jié)點。在一個實施例中，電節(jié)點可以連接到外部引腳。例如，端子1可以連接到高電勢電源VDD (例如，正(+) 12伏特)，而端子2可以連接到低電勢電源(例如，負(_) 12伏特)。 在另一實施例中，端子1可以連接到具有較高電壓電平的輸入或輸出信號線，而端子2可以連接到具有較低電壓電平的輸入或輸出信號線。在其它實施例中，電節(jié)點中的至少一個可以是IC的未連接到任何外部引腳的導電區(qū)域或節(jié)點。參照圖8，示出了根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路800的截面視圖。該ESD保護電路800包括隔離型NMOS(例如，如圖1所示)以及三個端子1、2和 3。在一個實施例中，隔離區(qū)域104連接到端子1，背柵摻雜區(qū)域114連接到端子2，并且源 110連接到端子3。柵112通過電阻器820耦合到端子3。電阻器820可以由金屬或其它導電材料制成，并且可以在ESD事件期間使得電流轉向以遠離柵112。當端子1具有對于端子3為正的ESD應力時，隔離區(qū)域104相對于源110被正向偏置。如果跨越隔離區(qū)域104和源110的ESD應力足夠強，則寄生雙極晶體管T2可以進入擊穿模式并且傳導ESD電流。在該ESD事件期間，沒有電流流到端子2，并且背柵106對于晶體管2變?yōu)楦≈没鶚O。在一個實施例中，ESD保護電路800具有比圖4、6-7中示出的ESD保護電路400、600以及700低的觸發(fā)電壓。該關斷NMOS ESD保護電路800可以用在IC芯片上具有不同電勢水平(例如，電壓電平)的三個電節(jié)點之間。端子1可以是電壓電平比另一電節(jié)點(端子3)的電壓電平高的電節(jié)點，并且端子3具有比第三電節(jié)點(端子2)高的電壓電平。在一個實施例中，電節(jié)點可以連接到外部引腳。例如，端子1可以連接到高電勢電源VDD(例如，正(+)12伏特)， 端子3可以連接到中等電勢電源，而端子2可以連接到低電勢電源(例如，負(_)12伏特)。 在另一實施例中，端子1可以連接到具有較高電壓電平的輸入或輸出信號線，端子3可以連接到具有中等電壓電平的輸入或輸出信號線，而端子2可以連接到具有較低電壓電平的輸入或輸出信號線。在其它實施例中，電端子中的至少一個可以是IC的未連接到任何外部引腳的導電區(qū)域或節(jié)點。參照圖9，該ESD箝位C5用于連接兩個電源。端子1是連接到高電勢電源的隔離， 端子3是連接到中等電勢電源的漏和源，并且端子2是連接到低電勢電源的背柵。在使得端子1對于端子3的應力為正的ESD事件期間，浮置基極晶體管Tl和T2會擊穿。參照圖9，示出了根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路900的截面視圖。該ESD保護電路900包括隔離型NMOS晶體管(例如，如圖1所示)以及三個端子 1、2和3。在一個實施例中，隔離區(qū)域104連接到端子1，背柵摻雜區(qū)域114連接到端子2， 并且漏108和源110兩者連接到端子3。柵112通過電阻器920耦合到端子3。電阻器920 可以由金屬或其它導電材料制成，并且可以在ESD事件期間使得電流轉向以遠離柵112。當端子1具有對于端子3為正的ESD應力時，隔離區(qū)域104相對于漏108和源110 兩者被正向偏置。如果跨越隔離區(qū)域104和源110的ESD應力足夠強，則寄生雙極晶體管 T2會進入擊穿模式并且傳導ESD電流。另外，由于源110和漏108兩者保持在同一電勢， 因此ESD應力還可以導致晶體管Tl擊穿。例如，跨越隔離區(qū)域104和漏108的ESD應力可以足夠強到也達到觸發(fā)電壓。隔離區(qū)域104和背柵106的結可以變?yōu)榉聪蚱?，并且在該結處產生電子雪崩?？昭◤母綦x區(qū)域104向背柵106的漂移提高了背柵106的電勢并且使得背柵106到漏108的二極管變?yōu)檎蚱?。因此，Tl也進入驟回狀態(tài)并且傳導ESD電流。因此，在實施例中，寄生雙極晶體管Tl和T2兩者可以同時進入擊穿模式并且傳導ESD 電流。在端子1和3之間的ESD事件期間，沒有電流流到端子2，并且背柵106對于晶體管 Tl和T2兩者變?yōu)楦≈没鶚O。該關斷NMOS ESD保護電路900可以用在IC芯片上具有不同電勢水平(例如，電壓電平)的三個電節(jié)點之間。端子1可以是電壓電平比另一電節(jié)點(端子3)的電壓電平高的電節(jié)點，并且端子3具有比第三電節(jié)點(端子2)高的電壓電平。在一個實施例中，電節(jié)點可以連接到外部引腳。例如，端子1可以連接到高電勢電源VDD(例如，正(+)12伏特)， 端子3可以連接到中等電勢電源，而端子2可以連接到低電勢電源(例如，負(_)12伏特)。 在另一實施例中，端子1可以連接到具有較高電壓電平的輸入或輸出信號線，端子3可以連接到具有中等電壓電平的輸入或輸出信號線，而端子2可以連接到具有較低電壓電平的輸入或輸出信號線。在其它實施例中，電節(jié)點中的至少一個可以是IC的未連接到任何外部引腳的導電區(qū)域或節(jié)點。參照圖10，該ESD箝位C6能夠連接三個電源并且用作端子1和3之間的一個ESD 箝位以及端子1和2之間的另一 ESD箝位。端子1是連接到高電勢電源的隔離，端子3是連接到中等電勢電源的漏，而端子2是連接到低電勢電源的源。柵和背柵通過電阻器或金屬耦合到端子2。在端子1對于端子2應力為正的ESD事件期間，該ESD箝位像Cl 一樣作用。在端子1對于端子3應力為正的ESD事件期間，該ESD箝位像C4 一樣作用。參照圖10，示出了根據本發(fā)明的實施例的隔離型關斷NMOS ESD保護電路1000的截面視圖。該ESD保護電路1000包括隔離型NMOS晶體管(例如，如圖1所示)以及三個端子1、2和3。在一個實施例中，隔離區(qū)域104連接到端子1，漏108連接到端子2，并且源 110連接到端子3。柵112和背柵摻雜區(qū)域114分別通過電阻器1020和1022耦合到端子 2。ESD保護電路1000可以用作兩個ESD箝位單元一個在端子1和2之間，另一個在端子1和3之間。當端子1具有對于端子2為正的ESD應力時，隔離區(qū)域104相對于源 110被正向偏置。如果跨越隔離區(qū)域104和源110的ESD應力足夠強，則寄生雙極晶體管 T2會進入擊穿模式并且傳導ESD電流。在該ESD事件期間，電阻器1020和1022 (例如，金屬或其它導電材料)可以使電流轉向以遠離柵112和背柵摻雜區(qū)域114，并且將電流引導至源110。另外，在該ESD事件期間，沒有電流流到端子3，并且背柵106對于晶體管T2變?yōu)楦≈没鶚O。在一個實施例中，電阻器1022具有可調節(jié)的電阻值，以調節(jié)箝位單元觸發(fā)電壓。當端子1具有對于端子3為正的ESD應力時，ESD應力也可以導致晶體管Tl擊穿。 例如，跨越隔離區(qū)域104和漏108的ESD應力可以足夠強到也達到觸發(fā)電壓。隔離區(qū)域104 和背柵106的結可以變?yōu)榉聪蚱?，并且在該結處產生電子雪崩?？昭◤母綦x區(qū)域104向背柵106的漂移提高了背柵106的電勢，并且使得背柵106到漏108的二極管變?yōu)檎蚱?。因此，Tl也進入驟回狀態(tài)，并且傳導ESD電流。另外，在該ESD事件期間，沒有電流流到端子2，并且背柵106對于晶體管Tl變?yōu)楦≈没鶚O。該關斷NMOS ESD保護電路1000可以用在IC芯片上具有不同電勢水平(例如，電壓電平)的三個電節(jié)點之間。端子1可以是電壓電平比另一電節(jié)點(端子3)的電壓電平高的電節(jié)點，并且端子3具有比第三電節(jié)點(端子2)高的電壓電平。在一個實施例中，電節(jié)點可以連接到外部引腳。例如，端子1可以連接到高電勢電源VDD(例如，正(+)12伏特)， 端子3可以連接到中等電勢電源，而端子2可以連接到低電勢電源(例如，負(_)12伏特)。 在另一實施例中，端子1可以連接到具有較高電壓電平的輸入或輸出信號線，端子3可以連接到具有中等電壓電平的輸入或輸出信號線，而端子2可以連接到具有較低電壓電平的輸入或輸出信號線。在其它實施例中，電節(jié)點中的至少一個可以是IC的未連接到任何外部引腳的導電區(qū)域或節(jié)點。圖6至10中示出的ESD保護電路提供與圖4中示出的ESD保護電路400相似的 ESD性能。沒有示出圖6至10中示出的ESD保護電路的TLP曲線，但是它們與圖5中示出的ESD保護電路400的性能類似。因此，圖6至10中示出的ESD保護電路具有相似的特性 小于工作電壓的擊穿觸發(fā)電壓以及高于圖3中示出的傳統ESD箝位單元的故障電流電平 650mA的故障電流電平。另外，它們的ESD性能根據ESD箝位單元的數量是可調節(jié)的。艮口 在故障電流電平處被加壓的2個端子之間的電壓大于ESD箝位單元的觸發(fā)電壓，因此，經受故障電流電平處的ESD應力的任何ESD箝位單元將擊穿并且傳導ESD電流。因此，可以并聯投入本發(fā)明的實施例的多個副本，以提供更高的ESD保護(例如，釋放更多的靜電荷)。根據本發(fā)明的ESD保護電路的實施例僅利用隔離型NMOS晶體管并且不需要半導體工藝來支持雙極晶體管類型。此外，這些實施例總是具有被偏置為連接到保護電路的更高電源電壓的隔離層。因此，可以利用布置于隔離型NMOS晶體管外部的ESD 二極管，容易地防止由于隔離型NMOS器件的源或漏端子相對于隔離層為正而發(fā)生ESD擊穿。因此，箝位單元的ESD擊穿被限制于隔離層相對于隔離型NMOS器件的源或漏應力為正的ESD應力。本發(fā)明的實施例利用隔離型NMOS晶體管的具有不同的集電極、發(fā)射極以及基極的寄生雙極晶體管。這些雙極晶體管顯示出不同的特性，諸如觸發(fā)電壓和擊穿電流電平。在圖4以及圖6至10中，漏和源被繪制為相同，但是不是必須是這種情況。此外，漏的半導體處理不需要與源的半導體處理相同。在一個實施例中，隔離型NMOS晶體管可以是對稱的， 漏108和源110可以互換。這些圖中示出的晶體管(例如，T1、T2以及Τ3)是IC芯片的各個相鄰區(qū)域的物理和/或電效應。它們模仿晶體管的工作，但是不是單獨的晶體管器件。圖11示出了根據本發(fā)明的實施例的具有隔離型關斷NMOS ESD保護電路的IC芯片1100。芯片1100可以包括芯片封裝1120，芯片封裝1120可以包括具有從其延伸出去的電接觸引腳1110. 1-1110. N的外殼(通常為塑料)。內部如放大視圖1120所示，引腳 1110. 1-1110. N連接到延伸至與半導體管芯1108相鄰的位置的金屬跡線。連線1104可以將跡線1102連接到集成電路管芯1108上的金屬接觸墊1106。在集成電路管芯內，接收器電路(未示出)可以設置在到接觸墊1106的電連接中，以接收經由引腳1110輸入到芯片 1100的外部信號。已知用作接收器電路的多種電路設計。通常接收器電路包括多種晶體管。根據實施例，接收器可以具有不同的電壓電平，并且可以采用如在前實施例中公開的隔離型關斷NMOS ESD保護電路。這里具體示出和描述了本發(fā)明的若干實施例。然而，應理解，在不背離本發(fā)明的精神和預期范圍的情況下，本發(fā)明的修改和變化被以上教導所覆蓋并且在所附權利要求的范圍內。
權利要求
1.一種用于集成電路芯片的ESD保護電路，包括 隔離型NMOS晶體管，包括隔離區(qū)域，將背柵與襯底隔離，以及形成在所述背柵上的第一和第二摻雜區(qū)域以及柵；第一端子，用于將所述隔離區(qū)域連接到第一電節(jié)點；以及第二端子，用于將所述第二摻雜區(qū)域連接到第二電節(jié)點，其中所述第一電節(jié)點具有比所述第二電節(jié)點高的電壓電平，并且所述柵和背柵耦合到所述第二端子。
2.根據權利要求1所述的ESD保護電路，其中，所述第一摻雜區(qū)域是漏，并且所述第二摻雜區(qū)域是所述隔離型NMOS晶體管的源。
3.根據權利要求2所述的ESD保護電路，其中，所述隔離型MOS晶體管在所述集成電路芯片的工作期間關斷。
4.根據權利要求2所述的ESD保護電路，其中，所述漏沒有連接到任何端子并且是浮置的。
5.根據權利要求2所述的ESD保護電路，其中，所述漏連接到所述第一端子和所述隔離區(qū)域。
6.根據權利要求2所述的ESD保護電路，其中，所述漏連接到所述第二端子和所述源。
7.根據權利要求2所述的ESD保護電路，其中，所述背柵經由背柵摻雜區(qū)域耦合到所述第二端子°
8.根據權利要求2所述的ESD保護電路，其中，所述背柵經由電阻器耦合到所述第二端子。
9.根據權利要求8所述的ESD保護電路，其中，所述電阻器具有可調節(jié)的電阻。
10.根據權利要求1所述的ESD保護電路，其中，所述第一電節(jié)點是具有高電壓電平的第一電源，并且所述第二電節(jié)點是具有低電壓電平的第二電源。
11.一種用于集成電路芯片的ESD保護電路，包括 隔離型MOS晶體管，其包括隔離區(qū)域，將背柵與襯底隔離，以及形成在所述背柵上的第一和第二摻雜區(qū)域以及柵； 第一端子，用于將所述隔離區(qū)域連接到第一電節(jié)點； 第二端子，用于將所述背柵連接到第二電節(jié)點；以及第三端子，用于將所述第一摻雜區(qū)域連接到第三電節(jié)點，其中，所述第一電節(jié)點具有比所述第三電節(jié)點高的電壓電平，并且所述第三電節(jié)點具有比所述第二電節(jié)點高的電壓電平。
12.根據權利要求11所述的ESD保護電路，其中，所述第一摻雜區(qū)域是源，并且所述第二摻雜區(qū)域是所述隔離型NMOS晶體管的漏。
13.根據權利要求12所述的ESD保護電路，其中，所述隔離型MOS晶體管在所述集成電路芯片的工作期間關斷。
14.根據權利要求12所述的ESD保護電路，其中，所述漏沒有連接到任何端子并且是浮置的。
15.根據權利要求12所述的ESD保護電路，其中，所述漏連接到所述源，并且連接到所述第三電源。
16.根據權利要求12所述的ESD保護電路，其中，所述柵連接到所述源。
17.根據權利要求11所述的ESD保護電路，其中，所述第一摻雜區(qū)域是漏，并且所述第二摻雜區(qū)域是所述隔離型NMOS晶體管的源。
18.根據權利要求17所述的ESD保護電路，其中，所述背柵經由背柵摻雜區(qū)域耦合到所述第二端子。
19.根據權利要求17所述的ESD保護電路，其中，所述背柵經由電阻器耦合到所述第二端子。
20.根據權利要求17所述的ESD保護電路，其中，所述電阻器具有可調節(jié)的電阻。
21.根據權利要求17所述的ESD保護電路，其中，所述柵連接到所述源。
22.根據權利要求17所述的ESD保護電路，其中，每個電節(jié)點連接到電源。
23.一種集成電路芯片，包括 具有多個引腳的塑料外殼；連接到所述引腳的集成電路管芯，所述集成電路管芯包括隔離型NMOS晶體管，所述隔離型NMOS晶體管包括隔離區(qū)域，將背柵與襯底隔離，以及形成在所述背柵上的第一和第二摻雜區(qū)域以及柵；第一端子，用于將所述隔離區(qū)域連接到第一電節(jié)點；以及第二端子，用于將所述第二摻雜區(qū)域連接到第二電節(jié)點，其中，所述第一電節(jié)點具有比所述第二電節(jié)點高的電壓電平，并且所述柵和背柵經由第一電阻器和第二電阻器耦合到所述第二端子，所述第二電阻器具有可調節(jié)的電阻，所述柵連接到所述NMOS晶體管的源。
24.一種集成電路芯片，包括 具有多個引腳的塑料外殼；連接到所述引腳的集成電路管芯，所述集成電路管芯包括隔離型NMOS晶體管，所述隔離型NMOS晶體管包括隔離區(qū)域，將背柵與襯底隔離，以及形成在所述背柵上的第一和第二摻雜區(qū)域以及柵； 第一端子，用于將所述隔離區(qū)域連接到第一電節(jié)點； 第二端子，用于將所述背柵連接到第二電節(jié)點；以及第三端子，用于將所述第一摻雜區(qū)域連接到第三電節(jié)點，其中，所述第一電節(jié)點具有比所述第三電節(jié)點高的電壓電平，并且所述第三電節(jié)點具有比所述第二電節(jié)點高的電壓電平，所述背柵經由具有可調節(jié)電阻的電阻器耦合到所述第二端子，所述柵連接到所述NMOS 晶體管的源。
全文摘要
本發(fā)明涉及一種用于保護IC芯片免受ESD的保護電路。集成電路芯片的ESD保護電路可以包括隔離型NMOS晶體管，該隔離型NMOS晶體管可以包括將背柵與襯底隔離的隔離區(qū)域、以及形成在背柵上的第一和第二摻雜區(qū)域以及柵。ESD保護電路還可以包括用于將隔離區(qū)域連接到第一電節(jié)點的第一端子、以及用于將第二摻雜區(qū)域連接到第二電節(jié)點的第二端子。第一電節(jié)點可以具有比第二電節(jié)點高的電壓電平，并且柵和背柵可以耦合到第二端子。
文檔編號H01L23/62GK102292813SQ200980155230
公開日2011年12月21日 申請日期2009年12月7日 優(yōu)先權日2008年12月16日
發(fā)明者D·弗萊伊, 朱海陽 申請人:美國亞德諾半導體公司