專利名稱：納米線網(wǎng)格器件及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)及其制備方法。更具體地說，本發(fā)明涉及包括多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線的半導(dǎo)體結(jié)構(gòu)，和制備這種半導(dǎo)體結(jié)構(gòu)的方法。
背景技術(shù)：
由于其優(yōu)異的靜電性能，環(huán)柵納米線溝道場效應(yīng)晶體管(例如，納米線FET)預(yù)期能夠?qū)崿F(xiàn)超過當(dāng)前的平面CMOS技術(shù)的密度縮放。就其基本形式來說，納米線FET包括源極、 漏極和在所述源極和漏極之間的一個(gè)或多個(gè)納米線溝道。環(huán)繞所述一個(gè)或多個(gè)納米線溝道的柵電極調(diào)節(jié)通過源極和漏極之間的納米線溝道的電子流。然而，納米線FET的體系結(jié)構(gòu)帶來了相當(dāng)大的制備挑戰(zhàn)。由“生長的”納米線構(gòu)成的“自下而上式”納米線器件可提供缺陷較少的溝道表面，而通過圖案化和蝕刻塊材料而構(gòu)成的“自上而下式”納米線器件帶來納米線的確定尺寸和布局的優(yōu)點(diǎn)。目前，自上而下法是以高布設(shè)密度來制造納米線FET的唯一可行方法，因?yàn)榇_定布局是高密度電路的先決條件。然而，即使具有確定布局，柵極間距非常緊密和載流表面密度高的納米線的制備仍然是挑戰(zhàn)性的。縮放的柵極間距需要與源極接觸區(qū)和漏極接觸區(qū)自對(duì)準(zhǔn)的柵極；高密度載流表面要求納米線被布置成非?？拷谝黄鸹蛘邔盈B。以前的納米線FET的實(shí)證都主要處于寬松的布設(shè)密度，使得可以回避這些問題?？s放的柵極間距使得接觸納米線非常困難。接觸自上而下圖案化的納米線的一種常見方法是使用與多個(gè)納米線連接的大的硅源極/漏極接合焊盤。接合焊盤在加工期間提供機(jī)械穩(wěn)定性，簡化器件接觸方案，并且能夠降低外電阻。然而，接合焊盤必須精確地對(duì)準(zhǔn)柵極，以便實(shí)現(xiàn)高度縮放的柵極間距(在利用最小柵極間距的邏輯布設(shè)的情況下)，以及最小化非本征電阻和寄生電容的變化。除非利用自對(duì)準(zhǔn)方案，否則在要求的柵極間距下，適當(dāng)并且始終如一地使接合焊盤對(duì)準(zhǔn)柵極幾乎是不可能的。結(jié)果，提出了不使用接合焊盤的備選方案。簡單地消除接合焊盤導(dǎo)致納米線源極/漏極區(qū)。在這種情況下，必須單獨(dú)接觸源極/漏極區(qū)中的每個(gè)納米線。由于預(yù)期與高布設(shè)密度技術(shù)的接觸通孔相比，納米線間距更小，因此需要用接觸條來接觸納米線源極/漏極區(qū)；接觸條導(dǎo)致圖案化更復(fù)雜，并且一般要求在接觸條和第一金屬層之間插入額外的掩模層。外延合并源極/漏極區(qū)是提出的接觸多個(gè)納米線的另一種解決方案。然而，由于對(duì)表面化學(xué)、晶體取向和生長條件極其敏感，外延工藝存在缺陷。例如，就外延生長工藝來說，必須防止柵極上的寄生生長，必須保護(hù)器件結(jié)構(gòu)的剩余部分免于侵略性的外延前清潔， 必須控制外延生長的小面化和方向以最小化寄生電容和電阻，并在不同摻雜的源極面和漏極面上實(shí)現(xiàn)相似的生長。實(shí)現(xiàn)高密度的載流表面是制造高布設(shè)密度納米線FET的另一個(gè)挑戰(zhàn)。當(dāng)減小納米線的直徑以實(shí)現(xiàn)更好的靜電性能時(shí)，每個(gè)納米線的載流表面(或者在塊反轉(zhuǎn)的情況下，面積)也減小，這意味著需要相互更接近地布置更多的納米線，以獲得相同密度的載流表面或面積。例如，需要以12nm的間距來布置直徑4nm的納米線，以產(chǎn)生與具有相同布設(shè)覆蓋區(qū)的平面器件相同的有效寬度。增大寬度方向上的布設(shè)密度的一種途徑是垂直層疊納米線， 而不是僅僅使用一層納米線。這是環(huán)柵器件，比如納米線FET獨(dú)有的解決方案。Cho ^Ai "Observation of Single Electron Tunneling and Ballistic in Twin Silicon Nanowire M0SFETS(TSNWFETS)Fabricated by Top-Down CMOS Process", 2006IEEE中公開了一種納米線FET結(jié)構(gòu)，該納米線FET結(jié)構(gòu)包括在水平方向上相互隔開的兩個(gè)硅納米線。具體地說，Cho等人公開了一種不利用高級(jí)光刻的包含水平隔開的雙納米線的FinFET。Cho等人提供的包含水平隔開的雙納米線的結(jié)構(gòu)的載流密度有限，并且隨著繼續(xù)進(jìn)一步的縮放，利用Cho等人提供的結(jié)構(gòu)會(huì)觀察到載流密度的進(jìn)一步降低。因此，需要一種在增大器件的載流密度的同時(shí)，改善器件的接觸方案和可縮放性的納米線FET結(jié)構(gòu)及其制備方法。

發(fā)明內(nèi)容
本發(fā)明提供一種具有改進(jìn)的接觸方案和可縮放性的半導(dǎo)體結(jié)構(gòu)，例如納米線FET 結(jié)構(gòu)。此外，結(jié)合這些改進(jìn)，本發(fā)明提供一種載流密度被增大的半導(dǎo)體結(jié)構(gòu)。另外，本發(fā)明的結(jié)構(gòu)在結(jié)分布方面具有改善的垂直均勻性。因而，本發(fā)明的結(jié)構(gòu)的高度(即，層疊的半導(dǎo)體納米線的數(shù)目)不受由自上而下式注入來限定源極和漏極結(jié)的能力的限制。另外還觀察到與現(xiàn)有的FinFET結(jié)構(gòu)相比，本發(fā)明的結(jié)構(gòu)具有減小的柵極-源極/漏極電容，因?yàn)樵诒景l(fā)明的處理期間，典型地在未摻雜的半導(dǎo)體納米線上形成薄的自限性界面氧化物。在本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括位于襯底表面上的多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線(例如，納米線網(wǎng)格)，每個(gè)半導(dǎo)體納米線具有兩個(gè)末段，其中一個(gè)末段連接到源極區(qū)，而另一個(gè)末段連接到漏極區(qū)。本發(fā)明的結(jié)構(gòu)還包含柵極區(qū)，所述柵極區(qū)包括位于所述多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線的至少一部分之上的柵絕緣體和柵導(dǎo)體。本發(fā)明的結(jié)構(gòu)內(nèi)的每個(gè)源極區(qū)和每個(gè)漏極區(qū)與柵極區(qū)自對(duì)準(zhǔn)。在本發(fā)明的另一個(gè)方面，提供一種制備上述半導(dǎo)體結(jié)構(gòu)的方法。本發(fā)明的方法包括首先在包括交替的半導(dǎo)體材料層和犧牲材料層的圖案化材料疊層上面提供多個(gè)圖案化硬掩模。該步驟中使用的圖案化材料疊層的最底層是半導(dǎo)體襯底的頂半導(dǎo)體層。隨后在多個(gè)圖案化硬掩模中的每一個(gè)的中央部分上形成至少一個(gè)虛擬柵極。在形成虛擬柵極之后， 毗鄰所述至少一個(gè)虛擬柵極形成犧牲材料層。接著，除去所述至少一個(gè)虛擬柵極，從而在犧牲材料層中形成中心在所述多個(gè)圖案化硬掩模的中央部分上的溝槽，所述溝槽把納米線溝道區(qū)與源極區(qū)和漏極區(qū)區(qū)分開。在除去虛擬柵極之后，利用所述多個(gè)圖案化硬掩模作為蝕刻掩模來蝕刻溝槽內(nèi)的圖案化材料疊層，以便在溝槽內(nèi)形成多個(gè)鰭片。接著，在溝槽內(nèi)，除去多個(gè)圖案化硬掩模和每個(gè)犧牲材料層，從而形成多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線。隨后至少利用柵極區(qū)來填充溝槽。


圖1是圖解說明可用在本發(fā)明中的初始結(jié)構(gòu)的圖形表示(通過3D視圖)，所述初始結(jié)構(gòu)包括襯底的埋入絕緣層上面的至少一個(gè)圖案化材料疊層，所述圖案化材料疊層包括交替的半導(dǎo)體材料層和犧牲材料層。
圖2是圖解說明在至少一個(gè)圖案化材料疊層上面形成多個(gè)圖案化硬掩膜之后，圖 1的初始結(jié)構(gòu)的圖形表示(通過3D視圖)。圖3是圖解說明在多個(gè)圖案化硬掩模的每一個(gè)的中央部分上方形成虛擬柵極之后，圖2的結(jié)構(gòu)的圖形表示(通過3D視圖)。圖4是圖解說明在形成與所述虛擬柵極相鄰的犧牲材料層和平面化之后，圖3的結(jié)構(gòu)的圖形表示(通過3D視圖)；所述平面化形成環(huán)繞虛擬柵極的犧牲材料層。圖5是圖解說明在除去虛擬柵極，從而在先前環(huán)繞虛擬柵極的犧牲材料層之間形成溝槽之后，圖4的結(jié)構(gòu)的圖形表示(通過3D視圖)。圖6是圖解說明在包括交替的半導(dǎo)體材料層和犧牲材料層的至少一個(gè)圖案化材料疊層中蝕刻出多個(gè)鰭片之后，圖5的結(jié)構(gòu)的圖形表示(通過3D視圖)。圖7是圖解說明在從置于溝槽中的每個(gè)鰭片上面的每個(gè)圖案化硬掩模中除去上層之后，圖6的結(jié)構(gòu)的圖形表示(通過3D視圖)。圖8是圖解說明在溝槽內(nèi)形成隔片之后，圖7的結(jié)構(gòu)的圖形表示(通過3D視圖)。圖9是圖解說明在從鰭片中除去各犧牲材料層以在溝槽中形成多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線之后，圖8的結(jié)構(gòu)的圖形表示(通過3D視圖)。圖IOA是圖解說明在溝槽內(nèi)并至少在多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線上形成柵極區(qū)之后，圖9的結(jié)構(gòu)的圖形表示(通過3D視圖)；圖IOB是圖IOA中所示結(jié)構(gòu)的沿線A-A的截面視圖，圖IOC是圖IOA中所示結(jié)構(gòu)的沿線B-B的截面視圖。
具體實(shí)施例方式下面參考本申請(qǐng)附帶的下述說明和附圖，更詳細(xì)地說明本發(fā)明，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)及制備這種半導(dǎo)體結(jié)構(gòu)的方法，所述半導(dǎo)體結(jié)構(gòu)包括垂直層疊并垂直隔開的半導(dǎo)體納米線(例如，納米線網(wǎng)格)。注意，本申請(qǐng)的附圖只是用于舉例說明，因而，附圖未按比例繪制。在下面的說明中，陳述了眾多的具體細(xì)節(jié)，比如特定的結(jié)構(gòu)、組件、材料、尺寸、處理步驟和技術(shù)，以便透徹地理解本發(fā)明。然而，本領(lǐng)域的技術(shù)人員會(huì)認(rèn)識(shí)到可在沒有這些具體細(xì)節(jié)的情況下實(shí)踐本發(fā)明。在其它情況下，為了避免模糊本發(fā)明，未詳細(xì)說明公知的結(jié)構(gòu)或處理步驟。另外要明白，當(dāng)諸如層、區(qū)域或襯底之類的元件被稱為在另一個(gè)元件上或之上時(shí)，它可以直接在另一元件上，或者也可存在居間元件。相反，如果某一元件被稱為直接在另一個(gè)元件上或之上，那么不存在居間元件。另外要明白，當(dāng)某一元件被稱為與另一個(gè)元素 “連接”或“耦接”時(shí)，它可以直接與另一元件連接或耦接，或者可以存在居間元件。相反，如果某一元件被稱為與另一個(gè)元素“直接連接”或“直接耦接”，那么不存在居間元件。現(xiàn)在參見本申請(qǐng)的圖1-10，圖1-10是描述本申請(qǐng)的基本處理流程的圖形表示。在下面的說明和附圖中，出于舉例說明的目的，示出了一個(gè)虛擬柵極。盡管示出了單個(gè)虛擬柵極，然而本發(fā)明的方法可用于在襯底上面形成多個(gè)虛擬柵極，這最終將提供多個(gè)納米線 FET。本發(fā)明的處理從首先提供圖1中所示的初始結(jié)構(gòu)10開始。具體地說，圖1示出初始結(jié)構(gòu)10，初始結(jié)構(gòu)10包括絕緣體上半導(dǎo)體(SOI)襯底12的已處理部分，包括埋入絕緣層12A和頂半導(dǎo)體層12B ；為了清楚起見，未示出SOI襯底12的位于埋入絕緣層12A之下的底半導(dǎo)體層。另外如圖所示，頂半導(dǎo)體層12B代表圖案化材料疊層14的最底層，所述圖案化材料疊層14包括多個(gè)垂直層疊的半導(dǎo)體層，所述多個(gè)半導(dǎo)體層被多個(gè)犧牲材料層，比如摻雜的SiGe合金垂直隔開。在圖1中，圖案化材料疊層14的附加半導(dǎo)體材料層被指定為15，而犧牲材料層被指定為15'。如上所述，圖案化疊層的最底層由SOI襯底12的頂半導(dǎo)體層12B構(gòu)成。初始結(jié)構(gòu)10還包括焊盤棧，所述焊盤棧從下而上包括位于圖案化材料疊層14上面的第一硬掩模16和第二硬掩模18。另外示出了位于隔離溝槽內(nèi)的氮化物襯墊19，所述隔離溝槽形成到第一硬掩模16和包括頂半導(dǎo)體層12B的圖案化材料疊層14的全部各層中。 注意，溝槽底部止于埋入絕緣層12A的上表面。通過首先提供包括底半導(dǎo)體層(未具體示出)、埋入絕緣層12A和頂半導(dǎo)體層12B 的絕緣體上半導(dǎo)體(SOI)襯底12，來形成圖1中所示的初始結(jié)構(gòu)10。SOI襯底12的頂半導(dǎo)體層12B可包括任意半導(dǎo)體材料，例如包括Si、SiGe, SiGeC, SiC、Ge合金、GaAs, InAs, InP和其它III/V和II/VI化合物半導(dǎo)體。一般來說，SOI襯底12的頂半導(dǎo)體層12B是包括Si、SiGe, SiGeC和SiC之一的含Si半導(dǎo)體材料。更一般地，SOI襯底12的頂半導(dǎo)體層 12B由硅構(gòu)成。底半導(dǎo)體層也可包含任意上述半導(dǎo)體材料，特別優(yōu)選硅。SOI襯底12的頂半導(dǎo)體層12B是厚度典型地小于IOOnm的薄層，可從市場獲得的 SOI襯底具有厚度典型地從30nm到90nm的頂半導(dǎo)體層。對(duì)這種結(jié)構(gòu)來說，期望的起始厚度范圍典型地將低于20歷，可能在5nm IOnm之間。能夠通過較厚的SOI襯底的氧化變薄或者通過化學(xué)機(jī)械平面化(CMP)和研磨，來實(shí)現(xiàn)該目標(biāo)厚度。SOI襯底12的埋入絕緣層12A可由晶體或非晶體氧化物、氮化物、氮氧化物或者它們的任意組合構(gòu)成，包括這種絕緣體的多層疊層。典型地，埋入絕緣層12A由二氧化硅構(gòu)成。埋入絕緣層12A的厚度典型地為50nm 200nm，更典型的是厚度為IOOnm 150nm。埋入絕緣層12A可以是頂半導(dǎo)體層和底半導(dǎo)體層之間的連續(xù)層，或者可由多層構(gòu)成。SOI襯底12是利用本領(lǐng)域技術(shù)人員已知的常規(guī)處理形成的。例如，可利用壓焊工藝或被稱為SIMOX(氧離子注入隔離)的工藝來制造SOI襯底。如果需要，可以使用上面提及的變薄方法之一來變薄頂半導(dǎo)體層12B，使得頂半導(dǎo)體層12B的最終厚度在上面提及的厚度范圍內(nèi)。在提供包括頂部的含硅層12B的SOI襯底12之后，在SOI襯底12的頂半導(dǎo)體層 12B之上形成交替的犧牲材料層15'和半導(dǎo)體材料層15。形成的每個(gè)犧牲材料層15'可包含晶體材料，所述晶體材料包括例如SiGe0該層可選地可被摻雜，從而形成例如η+或P+ 摻雜SiGe0 P和As是可以采用的η型摻雜劑的例子，而B是可以采用的ρ型摻雜劑的例子。犧牲材料層15'的摻雜劑濃度典型地為IO19原子/立方厘米 原子/立方厘米； 這些層中的摻雜劑濃度的目標(biāo)典型地是在保持結(jié)晶度的同時(shí)盡可能地高?？梢栽?即， 在沉積各犧牲材料層期間)或者異位(在沉積各犧牲材料層之后)進(jìn)行摻雜，CMOS需要異位摻雜，因?yàn)閷⒃谧罱K分別期望nFET和pFET的地方需要η型和ρ型摻雜區(qū)。利用外延生長工藝來沉積形成的每個(gè)犧牲材料層15'。因而，犧牲材料15'應(yīng)當(dāng)是單晶，并具有與層 12Β和15接近的晶體尺寸。典型地，每個(gè)犧牲材料層的厚度為5nm 20nm;為了使寄生電容最小化，該厚度應(yīng)盡可能地小，同時(shí)仍然留出足夠把兩層?xùn)沤^緣體和一層?xùn)艑?dǎo)體放入一旦以后在處理中除去犧牲層而形成的間隙中的空間。
形成的每個(gè)半導(dǎo)體材料層15可包含與SOI襯底12的頂半導(dǎo)體層12B相同或不同的半導(dǎo)體材料。典型地，形成的每個(gè)半導(dǎo)體材料層15由含Si半導(dǎo)體構(gòu)成，特別優(yōu)選Si。形成的每個(gè)含Si材料層15是利用外延生長工藝沉積的。因而，每個(gè)半導(dǎo)體材料層也是單晶。 形成的每個(gè)半導(dǎo)體材料層15的厚度一般為5nm 20nm，考慮到均勻的FET特性，優(yōu)選與層 12B的厚度相似的厚度。在低于80(TC進(jìn)行用于形成每個(gè)半導(dǎo)體層和每個(gè)犧牲材料層的外延生長工藝，更優(yōu)選的是低于650°C的溫度。可在不破壞每個(gè)生長層之間的真空的情況下形成生長工藝，或者可在每一層的生長之間破壞真空，從而能夠?qū)崿F(xiàn)額外的工藝，比如CMOS的犧牲層的異位摻雜。優(yōu)選地，在交替的犧牲材料層和半導(dǎo)體材料層的生長期間，不破壞真空。不管在層15 和15'的生長期間真空是否被破壞，在每個(gè)連續(xù)的層形成之間，典型地都要進(jìn)行凈化步驟。形成每個(gè)層15和15'時(shí)采用的生長壓力應(yīng)低于100托，更優(yōu)選的是生長壓力低于 50托。注意，由于上面提及的處理步驟，每一層15都具有低于或等于約5%的高度變化。 層12B的高度變化將取決于SOI襯底和使用的變薄方法，但應(yīng)當(dāng)能夠保持在2nm或者低于 2nm。另外注意，層12B和15的每一個(gè)的高度變化將提供也具有相同的高度變化的半導(dǎo)體納米線。還要注意，每個(gè)犧牲材料層的厚度決定了每個(gè)垂直隔開的半導(dǎo)體納米線(將隨后形成)將被隔開的距離。在SOI襯底12的頂半導(dǎo)體層12B上面形成的犧牲材料層15'和半導(dǎo)體材料層15 的數(shù)量可變化。注意，頂半導(dǎo)體層12B、多個(gè)犧牲材料層15'和多個(gè)半導(dǎo)體材料層15的組合形成了將用于限定半導(dǎo)體納米線在Z方向上的位置的材料疊層。在形成交替的犧牲材料層和半導(dǎo)體材料層之后，在最上面的半導(dǎo)體材料層上面形成第一硬掩模16。應(yīng)考慮到機(jī)械性質(zhì)和工藝，比如對(duì)隔片材料30 (將隨后形成)的蝕刻選擇性、第二硬掩模18(也將隨后形成)和采用的鰭片蝕刻工藝，來選擇第一硬掩模16。在一個(gè)實(shí)施例中，第一硬掩模16是二氧化硅?？衫贸Ｒ?guī)的沉積工藝，包括(但不限于)化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、原子層沉積(ALD)和化學(xué)溶液沉積來形成第一硬掩膜16。第一硬掩模16的厚度可以根據(jù)制備第一硬掩模16的處理技術(shù)而變化。然而，第一硬掩模16通常具有5nm 40nm的厚度，更典型的是IOnm 20nm的厚度。在形成第一硬掩模16之后，通過除去第一硬掩模16、交替的犧牲材料層15'和半導(dǎo)體材料層15以及SOI襯底12的頂半導(dǎo)體層12B的非有效區(qū)域，形成止于埋入絕緣層 12A的表面的溝槽隔離區(qū)(未明確示出)。首先利用光刻和蝕刻來形成溝槽隔離區(qū)。光刻步驟包括把光刻膠(未示出)涂在第一硬掩模16上面，使光刻膠曝露于期望的輻射圖案， 例如溝槽輻射圖案，并利用常規(guī)的光刻膠顯影劑來顯影曝光的光刻膠。隨后利用包括干法蝕刻和化學(xué)蝕刻之一的蝕刻工藝，把溝槽圖案轉(zhuǎn)印到至少第一硬掩模16中。當(dāng)使用干法蝕刻時(shí)，采用反應(yīng)離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻和激光燒蝕之一。當(dāng)采用化學(xué)蝕刻時(shí)，采用相對(duì)于曝光和顯影的光刻膠，有選擇地蝕刻墊氧化物的化學(xué)蝕刻劑。在一些情況下和在把溝槽圖案轉(zhuǎn)印到第一硬掩模16之后，利用常規(guī)的剝離工藝，比如灰化，來剝離曝光和顯影的光刻膠。在其它情況下，在把溝槽圖案轉(zhuǎn)印到交替的犧牲材料層15'和半導(dǎo)體材料層15以及頂半導(dǎo)體層12B中期間，曝光和顯影的光刻膠保留在結(jié)構(gòu)上。溝槽圖案從圖案化的第一硬掩模16到層15'、15和12B的轉(zhuǎn)印包括上面提及的蝕刻工藝之一。
在把溝槽圖案限定到第一硬掩模16及層15'、15和12B中之后，利用常規(guī)的沉積工藝，比如CVD、PECVD和ALD，至少在溝槽側(cè)壁上形成氮化物襯墊19。氮化物襯墊19 一般具有Inm 20nm的厚度，更典型的是Inm 5nm的厚度。隨后，在上面提供的剩余溝槽區(qū)域中，形成溝槽絕緣材料(未示出)，之后對(duì)該結(jié)構(gòu)進(jìn)行常規(guī)的平面化處理，包括CMP和研磨之一。溝槽絕緣材料(附圖中未示出)由常規(guī)的溝槽絕緣材料構(gòu)成，包括例如二氧化硅。可利用已知的沉積工藝來形成溝槽絕緣體。例如，可以采用高密度等離子體氧化物沉積工藝，或者利用正硅酸乙酯(TEOS)的沉積。注意在溝槽隔離區(qū)的形成期間，第一硬掩模16以及層15'、15和12B被圖案化。 另外注意，這里把圖案化的層15'、15和12B整體稱為圖案化材料疊層14。隨后，在包括圖案化的第一硬掩模16、氮化物襯墊19和溝槽絕緣材料(未示出) 的結(jié)構(gòu)上面形成第二硬掩模18。應(yīng)針對(duì)與第一硬掩模16、圖案化材料疊層14和隔片材料 30(隨后形成)相比的機(jī)械性質(zhì)和抗蝕刻性，來選擇第二硬掩模18。在本發(fā)明的一個(gè)實(shí)施例中，可以使用氮化硅作為第二硬掩模18。利用常規(guī)的沉積工藝，包括上面關(guān)于第一硬掩模16提及的沉積工藝，來形成第二硬掩模18。第二硬掩模18的厚度根據(jù)用于形成第二硬掩模18的工藝而變化。通常，第二硬掩模18具有5nm 30nm的厚度，更典型的是15nm 20nm的厚度?，F(xiàn)在參見圖2，圖2圖解說明了在圖案化和蝕刻圖1中所示的初始結(jié)構(gòu)10以包括多個(gè)圖案化硬掩模20之后形成的結(jié)構(gòu)，所述多個(gè)圖案化硬掩模20位于圖案化材料疊層14 的最上面的半導(dǎo)體材料層的上面。包括下層的第一硬掩模16和上層的第二硬掩模18的每個(gè)圖案化硬掩模20將定義半導(dǎo)體納米線在X方向上的位置。圖案化步驟包括與上面所述類似的光刻步驟，除了在涂覆的光刻膠中形成掩模圖案而不是溝槽圖案，隨后將掩模圖案轉(zhuǎn)印到第二硬掩模18和硬掩模16的無保護(hù)部分中。隨后進(jìn)行蝕刻，以把圖案從圖案化的光刻膠分別轉(zhuǎn)印到下面的焊盤層(即層18和 16)中?？衫孟嗤虿煌奈g刻步驟，把圖案首先轉(zhuǎn)印到第二硬掩模18中，隨后轉(zhuǎn)印到下面的第一硬掩模16中。在把圖案轉(zhuǎn)印到第二硬掩模18中之后，或者在把圖案從第二硬掩模18轉(zhuǎn)印到下面的第一硬掩模16中之后，可以除去圖案化的光刻膠?？梢允褂贸Ｒ?guī)的灰化工藝從結(jié)構(gòu)中剝離圖案化的光刻膠?？梢岳酶煞ㄎg刻(即，反應(yīng)離子蝕刻、離子束蝕刻、等離子體蝕刻或激光燒蝕)、濕法化學(xué)蝕刻或者它們的任意組合來進(jìn)行蝕刻。在一些實(shí)施例中，用于把圖案轉(zhuǎn)印到第二硬掩模18和第一硬掩模16中的蝕刻包括干法蝕刻(即，反應(yīng)離子蝕刻、離子束蝕刻、等離子體蝕刻或激光燒蝕)。如圖2中圖解所示，蝕刻工藝止于圖案化材料疊層14的最上面的半導(dǎo)體材料層上。注意可被稱為鰭片掩模的每個(gè)圖案化硬掩模20被配置成具有小于200nm，一般在 IOnm和200nm之間的間距，例如每個(gè)相鄰的圖案化硬掩模20之間的距離，更典型的是每個(gè)相鄰圖案化硬掩模20之間的距離在40nm和50nm之間。為了使布設(shè)密度最大化和使寄生電容最小化，應(yīng)當(dāng)在圖案化和工藝極限內(nèi)，使所述間距盡可能地小。為了實(shí)現(xiàn)比直接光刻法能夠限定的間距更小的間距，可以使用諸如側(cè)壁圖像轉(zhuǎn)印或雙重圖案化/雙重蝕刻的間距加倍技術(shù)。每個(gè)圖案化硬掩模20的寬度典型地小于40nm，更一般的是5nm 40nm，更典型的是寬度5nm lOnm。另外注意，每個(gè)圖案化硬掩模20的間距和寬度將決定每個(gè)鰭片的間距和寬度，從而決定每個(gè)半導(dǎo)體納米線的間距和寬度。
在本發(fā)明方法的這一點(diǎn)上，可對(duì)圖案化材料疊層14的暴露表面進(jìn)行熱氧化處理， 該熱氧化處理在圖案化材料疊層14的暴露上表面上形成薄的(大約5nm或更小)氧化層 22。在本發(fā)明的后續(xù)處理步驟內(nèi)，薄氧化層22起到蝕刻停止層的作用。圖3中示出了作為結(jié)果而獲得的包括薄氧化層22的結(jié)構(gòu)。隨后，形成虛擬柵極M，從而提供同樣圖解說明于圖3中的結(jié)構(gòu)。如圖所示，跨越每個(gè)圖案化硬掩模20，在中央部分形成虛擬柵極M。與下面的圖案化硬掩模20正交的虛擬柵極M的位置定義了納米線溝道在Y方向上的位置以及柵極的位置。在本發(fā)明中采用的虛擬柵極M包含多晶硅或者其它相關(guān)的犧牲材料。通過利用常規(guī)的沉積工藝，例如包括化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積或化學(xué)溶液沉積，首先在圖2中所示的結(jié)構(gòu)上面提供覆蓋層，來形成虛擬柵極M。隨后利用光刻和蝕刻來圖案化虛擬柵極材料的覆蓋層， 從而形成如圖3中所示的虛擬柵極M。在本發(fā)明方法的這一點(diǎn)上，可選地使用自上而下注入(未示出)，用η型摻雜劑或 P型摻雜劑來摻雜圖案化材料疊層14的上層半導(dǎo)體材料。所述注入的條件為本領(lǐng)域技術(shù)人員公知，并根據(jù)采用的摻雜劑種的類型而變化。圖4圖解說明了在用犧牲材料層沈填充圖3中所示的結(jié)構(gòu)和平面化之后形成的結(jié)構(gòu)。環(huán)繞虛擬柵極M的犧牲材料層沈可包括任何適當(dāng)?shù)奶畛洳牧?，比如SW2或者氮化硅。填充步驟包括常規(guī)的沉積工藝，例如包括高密度等離子體沉積工藝。平面化步驟包括化學(xué)機(jī)械拋光(CMP)和/或研磨。注意在余下的附圖中，為了清楚起見，未示出層22。隨后，如圖5所示，利用化學(xué)蝕刻工藝(比如化學(xué)分離型或KOH蝕刻)或者反應(yīng)離子蝕刻，從結(jié)構(gòu)中除去虛擬柵極Μ。該蝕刻工藝止于圖案化硬掩模20和薄的化學(xué)氧化層 22。虛擬柵極M的除去在犧牲層材料沈的相鄰部分之間形成溝槽25。溝槽25把溝道區(qū)域與隨后將在其中形成源極和漏極(下面稱為源極/漏極)區(qū)的區(qū)域區(qū)分開。注意，在本發(fā)明方法的這一點(diǎn)上，隨后將在其中形成源極/漏極區(qū)的區(qū)域受到犧牲層材料沈保護(hù)。在從結(jié)構(gòu)中除去虛擬柵極M之后，利用各向異性地把犧牲材料層沈和圖案化硬掩模20所形成的圖案轉(zhuǎn)印到圖案化材料疊層14中的蝕刻步驟，除去溝槽25內(nèi)的圖案化材料疊層14的暴露部分。這種蝕刻的一個(gè)例子是反應(yīng)離子蝕刻工藝。作為結(jié)果得到的結(jié)構(gòu)示于圖6中。注意受到圖案化硬掩模20保護(hù)的圖案化材料疊層14的剩余部分構(gòu)成本發(fā)明結(jié)構(gòu)的多個(gè)鰭片觀。隨后，可利用與第一硬掩模16和/或半導(dǎo)體材料相比有選擇地除去第二硬掩模18 的蝕刻工藝，在溝槽25內(nèi)除去任何剩余的第二硬掩模18 (例如，每個(gè)圖案化硬掩模20的上部)。然而理想地，第二硬掩模18的厚度應(yīng)被選擇成使得第二硬掩模18主要在先前的鰭片蝕刻期間被消耗掉，從而此時(shí)在結(jié)構(gòu)上不應(yīng)留下大量的第二硬掩模18。作為結(jié)果獲得的結(jié)構(gòu)示于圖7中。注意在本發(fā)明的方法的這一點(diǎn)上，圖案化硬掩模20的第一硬掩模16保留在每個(gè)鰭片觀上。在從溝槽25內(nèi)除去圖案化硬掩模20的第二硬掩模18之后，如圖8中所示，可選地利用沉積和蝕刻來形成隔片30。隔片30可包括任何絕緣材料，例如包括氮化物、氮氧化物和/或氧化物。在本發(fā)明的一個(gè)實(shí)施例中，隔片30由氮化物和/或氮氧化物構(gòu)成。一般利用規(guī)定較大過蝕刻的條件來進(jìn)行用于形成隔片30的蝕刻處理，使得在每個(gè)鰭片觀的暴露側(cè)壁上不殘存隔片材料。即，隔片30完全覆蓋溝槽25的側(cè)壁，并完全不存在于每個(gè)鰭片觀上。過蝕刻的量取決于鰭片觀的高度，并預(yù)期遠(yuǎn)遠(yuǎn)大于從平面區(qū)域除去隔片材料所需的時(shí)間，約為100 300%或者更大。隔片降低了柵極和源極/漏極接合焊盤之間的寄生電容，然而對(duì)本發(fā)明的納米線FET的開關(guān)能力來說并不是必不可少的。在形成隔片30之后，有選擇地從每個(gè)鰭片觀中除去每個(gè)犧牲材料15‘層，以釋放半導(dǎo)體材料層，例如層12B和15。這里，把釋放的半導(dǎo)體材料層，例如12B和15稱為半導(dǎo)體納米線32。溝槽25內(nèi)的每個(gè)單獨(dú)的半導(dǎo)體納米線32代表本發(fā)明結(jié)構(gòu)的一個(gè)溝道，例如， 半導(dǎo)體納米線溝道。作為結(jié)果獲得的包括現(xiàn)在釋放的半導(dǎo)體納米線32的結(jié)構(gòu)示于圖9中。 注意，圖9中所示的結(jié)構(gòu)包括位于溝槽25內(nèi)的多個(gè)垂直層疊并隔開的半導(dǎo)體納米線32，例如，納米線網(wǎng)格。在一些實(shí)施例中，以化學(xué)方式利用蝕刻劑從每個(gè)鰭片觀中除去各犧牲材料層 15'，所述蝕刻劑利用了犧牲材料層15'的與半導(dǎo)體材料層15和12B相比更低的氧化電位。這種蝕刻劑的例子包括(但不限于)HF H2O2 CH3COOHmi 2 3混合物，或者 H2SO4和H2A的混合物。在本發(fā)明的其它實(shí)施例中，可利用干法蝕刻工藝，比如化等離子體蝕刻或通常用于蝕刻的等離子體化學(xué)，從每個(gè)鰭片觀中有選擇地除去犧牲材料層15'。注意在犧牲材料15'在被除去之前在鰭片觀中所處位置處的源極/漏極區(qū)側(cè)壁上并不形成隔片。為了降低這些點(diǎn)處的柵極和源極/漏極接合焊盤之間的寄生電容，可在暴露的犧牲材料15'上有選擇地形成隔片。例如，在摻雜的SiGe犧牲材料15'和未摻雜的Si納米線32的情況下，可以使用低溫氧化工藝，比如650°C下的高壓氧化(10個(gè)大氣壓) 來有選擇地氧化暴露的SiGe。這種特殊工藝對(duì)25%摻雜的SiGe的氧化速率比Si對(duì)照物增加了 70倍，從而允許在源極/漏極接合焊盤上形成氧化物隔片，而不氧化納米線溝道。在本發(fā)明的這一點(diǎn)上，可以進(jìn)行固態(tài)源擴(kuò)散退火，以用來自剩余的犧牲材料層 15'的摻雜劑來摻雜溝槽25之外，例如源極/漏極區(qū)內(nèi)的每個(gè)剩余半導(dǎo)體材料層，例如層 12B和15。這種退火也可用于在把摻雜劑從剩余的犧牲材料層15'向外擴(kuò)散到存在于溝槽25之外的剩余半導(dǎo)體材料層，例如層12B和15中之后，活化該摻雜劑。另一方面，一旦使摻雜劑擴(kuò)散到層12B和15中，就可以使用高溫非擴(kuò)散退火，比如激光退火或快速退火來活化該摻雜劑。當(dāng)采用固態(tài)源擴(kuò)散退火時(shí)，在800°C或更高的溫度，更典型的是在850°C 1150°C 的溫度下進(jìn)行固態(tài)源擴(kuò)散退火。最好在包括氦、氬、氖、氙和氪之一的惰性環(huán)境中進(jìn)行這種退火。在溝槽25之外形成的半導(dǎo)體擴(kuò)散區(qū)示于圖IOA中。具體地，一些擴(kuò)散區(qū)可被用作源極區(qū)36A，而其它擴(kuò)散區(qū)是漏極區(qū)36B ；也可在兩個(gè)器件之間共享一個(gè)區(qū)域，該區(qū)域充當(dāng)一個(gè)PET的源極區(qū)和另一個(gè)PET的漏極區(qū)。如圖IOA中所示，每個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線32，例如，納米線溝道的一個(gè)末段連接到源極區(qū)36A，每個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線32的另一末段連接到漏極區(qū)36B。這樣，每個(gè)半導(dǎo)體線及對(duì)應(yīng)的源極區(qū)和漏極區(qū)具有整體的結(jié)構(gòu)，并且沒有任何材料界面位于它們之間。注意，可在此時(shí)進(jìn)行上面說明的暴露材料15'的差別化學(xué)氧化，而不是在固態(tài)源擴(kuò)散和/或活化退火之前進(jìn)行所述差別化學(xué)氧化。在本發(fā)明方法的這一點(diǎn)上，可利用常規(guī)的沉積工藝或熱生長工藝在溝槽25中形成柵絕緣體(圖中未具體示出)。柵絕緣體可以是低k柵絕緣體，S卩，介電常數(shù)比二氧化硅小的絕緣材料；二氧化硅；或者高k柵絕緣體，即，介電常數(shù)比二氧化硅大的絕緣材料。柵絕緣體典型地位于半導(dǎo)體納米線32和隨后形成的柵極材料之間。隨后，通過用柵極材料填充溝槽25，在每個(gè)半導(dǎo)體納米線32之上形成置換柵極， 即，柵導(dǎo)體34。一旦柵極材料被填充到溝槽25中，就利用犧牲材料層沈作為蝕刻終止，使用平面化，比如化學(xué)機(jī)械拋光來平面化柵極。適當(dāng)?shù)臇艠O材料包括(但不限于)一層或多層諸如多晶硅、硅鍺、基本金屬、基本金屬的合金、金屬氮化物和/或金屬硅化物的材料。包括上面提及的柵絕緣體和柵導(dǎo)體的柵極區(qū)位于多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線32的至少一部分之上。仍然受到犧牲材料層沈保護(hù)的源極區(qū)36A和漏極區(qū) 36B與柵極區(qū)自對(duì)準(zhǔn)。在形成柵極區(qū)之后，對(duì)結(jié)構(gòu)進(jìn)行平面化處理，平面化處理止于先前在每個(gè)溝槽中形成的隔片30的上表面。注意隔片30位于每個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線32 之間，并且隔片30置于本發(fā)明結(jié)構(gòu)的柵極區(qū)和源極區(qū)36A以及漏極區(qū)36B之間。這減小了寄生電容。在一些實(shí)施例中(未示出)，可利用選擇性蝕刻工藝從結(jié)構(gòu)中除去犧牲材料層沈， 并且可以進(jìn)行傳統(tǒng)的微細(xì)加工工藝，比如硅化物形成、接觸通孔形成和多層金屬布線的金屬化。另一方面，可以在虛擬柵極M的圖案化之后，但是在除去犧牲材料層沈之前進(jìn)行源極/漏極接合焊盤的硅化。然而，這將需要能夠抵抗摻雜劑活化退火的熱預(yù)算的硅化材料。在圖IOA中所示的本發(fā)明的結(jié)構(gòu)中觀察到獲得增大的溝道寬度密度，因?yàn)樗鼋Y(jié)構(gòu)包括垂直層疊并垂直隔開的半導(dǎo)體納米線32。垂直層疊并隔開的排列產(chǎn)生圖IOB中所示的導(dǎo)電表面50。另外觀察到能夠?qū)崿F(xiàn)緊密的柵極間距，因?yàn)闁艠O-接合焊盤結(jié)構(gòu)是自對(duì)準(zhǔn)的，如圖IOC中所示。甚至觀察到上面說明的利用固態(tài)源摻雜的本發(fā)明的處理能夠?qū)崿F(xiàn)與利用自上而下式注入制備的FinFET結(jié)構(gòu)相比垂直均勻性更好的結(jié)分布。因而，本發(fā)明的器件的高度 (即，層疊的半導(dǎo)體納米線的數(shù)量)不受到由自上而下式注入來限定源極和漏極結(jié)的能力的限制。另外還觀察到與現(xiàn)有的FinFET結(jié)構(gòu)相比，本發(fā)明的結(jié)構(gòu)具有減小的柵極-源極/ 漏極電容，因?yàn)樵诒景l(fā)明的處理期間，在未摻雜的半導(dǎo)體納米線上形成薄的自限性界面氧化物。盡管關(guān)于本發(fā)明的優(yōu)選實(shí)施例，具體表示和說明了本發(fā)明，然而，本領(lǐng)域的技術(shù)人員明白，可以做出形式和細(xì)節(jié)方面的上述及其它變化，而不脫離本發(fā)明的精神和范圍。于是，本發(fā)明并不局限于所描述和舉例說明的具體形式和細(xì)節(jié)，相反，本發(fā)明的范圍由附加權(quán)利要求限定。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括位于襯底表面上的多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線，每個(gè)半導(dǎo)體納米線具有兩個(gè)末段，其中一個(gè)末段連接到源極區(qū)，而另一個(gè)末段連接到漏極區(qū)；和柵極區(qū)，所述柵極區(qū)包括所述多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線的至少一部分之上的柵絕緣體和柵導(dǎo)體，其中，每個(gè)源極區(qū)和每個(gè)漏極區(qū)與柵極區(qū)自對(duì)準(zhǔn)。
2.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，每個(gè)所述半導(dǎo)體納米線具有小于200nm的間距和小于40nm的寬度。
3.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，每個(gè)所述半導(dǎo)體納米線包含含Si半導(dǎo)體材料。
4.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，每個(gè)所述半導(dǎo)體納米線具有小于或等于 5%的高度變化。
5.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括位于每個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線之間以及柵極區(qū)和源極區(qū)及漏極區(qū)之間的隔片。
6.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，每個(gè)垂直隔開的半導(dǎo)體納米線間隔小于 200nm的距離。
7.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括位于每個(gè)半導(dǎo)體納米線上的界面氧化層，所述界面氧化層具有小于5nm的厚度。
8.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，犧牲材料層位于源極區(qū)和漏極區(qū)上面并且環(huán)繞柵極區(qū)，所述犧牲材料層具有與柵極區(qū)的上表面共面的上表面。
9.按照權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中納米線由硅形成并位于絕緣體上半導(dǎo)體襯底的埋入絕緣層的表面上；每個(gè)所述納米線具有小于200nm的間距，小于40nm的寬度，和小于或等于5%的高度變化；以及犧牲材料層位于源極區(qū)和漏極區(qū)上面并且環(huán)繞柵極區(qū)，所述犧牲材料層具有與柵極區(qū)的上表面共面的上表面。
10.按照權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中，每個(gè)垂直隔開的硅納米線間隔小于 200nm的距離。
11.按照權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，還包括位于每個(gè)硅納米線上的界面氧化層，所述界面氧化層具有小于5nm的厚度。
12.按照權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，還包括位于每個(gè)垂直層疊并隔開的硅納米線之間以及柵極區(qū)和每個(gè)源極區(qū)及每個(gè)漏極區(qū)之間的隔片。
13.一種形成半導(dǎo)體結(jié)構(gòu)的方法，包括在包括交替的半導(dǎo)體材料層和犧牲材料層的圖案化材料疊層上面提供多個(gè)圖案化硬掩模，其中，所述圖案化材料疊層的最底層是半導(dǎo)體襯底的頂半導(dǎo)體層；在多個(gè)圖案化硬掩模中的每一個(gè)的中央部分之上形成至少一個(gè)虛擬柵極；毗鄰所述至少一個(gè)虛擬柵極形成犧牲材料層；除去所述至少一個(gè)虛擬柵極，從而在犧牲材料層中形成至少一個(gè)溝槽，每個(gè)溝槽的中心在所述多個(gè)圖案化硬掩模的中央部分之上，所述溝槽把鰭片區(qū)與源極區(qū)和漏極區(qū)區(qū)分開；利用所述多個(gè)圖案化硬掩模作為蝕刻掩模，在圖案化材料疊層中蝕刻出所述至少一個(gè)溝槽內(nèi)的多個(gè)鰭片；在所述至少一個(gè)溝槽內(nèi)除去多個(gè)圖案化硬掩模和每個(gè)犧牲材料層，從而在所述至少一個(gè)溝槽內(nèi)形成多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線；以及至少利用柵極區(qū)來填充所述至少一個(gè)溝槽。
14.按照權(quán)利要求13所述的方法，其中，所述半導(dǎo)體襯底是絕緣體上半導(dǎo)體，以及所述圖案化材料疊層的所述最底層位于埋入絕緣層上。
15.按照權(quán)利要求13所述的方法，其中，通過外延生長工藝來形成除所述頂半導(dǎo)體層之外的所述交替的犧牲材料層和半導(dǎo)體材料層，所述外延生長工藝是在低于800°C的溫度和低于100托的壓力下進(jìn)行的。
16.按照權(quán)利要求15所述的方法，其中，每個(gè)所述犧牲材料層都是在所述外延生長工藝期間原位摻雜的半導(dǎo)體材料。
17.按照權(quán)利要求13所述的方法，還包括在所述在所述至少一個(gè)溝槽內(nèi)除去多個(gè)圖案化硬掩模和除去每個(gè)犧牲材料層之間，在所述至少一個(gè)溝槽內(nèi)形成隔片，所述隔片是通過沉積和蝕刻形成的，以及所述蝕刻是利用較大的過蝕刻進(jìn)行的，使得在每個(gè)鰭片的側(cè)壁上不殘存隔片材料。
18.按照權(quán)利要求13所述的方法，其中，所述除去每個(gè)犧牲材料層是以化學(xué)方式利用蝕刻劑來進(jìn)行的，所述蝕刻劑利用了犧牲材料層的與半導(dǎo)體材料層相比更低的氧化電位。
19.按照權(quán)利要求13所述的方法，其中，所述除去每個(gè)犧牲材料層是利用等離子體蝕刻工藝來進(jìn)行的。
20.按照權(quán)利要求13所述的方法，其中，所述除去每個(gè)犧牲材料層是利用在低于750°C 的溫度下進(jìn)行的濕法或干法氧化工藝進(jìn)行的。
21.按照權(quán)利要求13所述的方法，還包括在所述在所述至少一個(gè)溝槽內(nèi)除去多個(gè)圖案化硬掩模和每個(gè)犧牲材料層和所述至少利用柵極區(qū)來填充所述至少一個(gè)溝槽之間，進(jìn)行固態(tài)源擴(kuò)散退火，所述固態(tài)源擴(kuò)散退火在所述至少一個(gè)溝槽之外的所述半導(dǎo)體材料層中形成源極區(qū)和漏極區(qū)。
22.按照權(quán)利要求21所述的方法，其中，在800°C或更高的溫度下，在惰性環(huán)境中進(jìn)行所述固態(tài)源擴(kuò)散退火。
23.按照權(quán)利要求13所述的方法，還包括在所述在所述至少一個(gè)溝槽內(nèi)除去多個(gè)圖案化硬掩模和每個(gè)犧牲材料層和至少利用柵極區(qū)來填充所述至少一個(gè)溝槽之間，進(jìn)行差別化學(xué)氧化處理，以在所述半導(dǎo)體納米線上至少形成界面氧化物。
24.按照權(quán)利要求23所述的方法，其中，所述差別化學(xué)氧化處理是在含氧環(huán)境中進(jìn)行的。
25.按照權(quán)利要求13所述的方法，其中，每個(gè)半導(dǎo)體納米線具有小于200nm的間距和小于40nm的寬度。
全文摘要
提供了一種半導(dǎo)體結(jié)構(gòu)，包括位于襯底表面上的多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線(例如，半導(dǎo)體納米線網(wǎng)格)，每個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線的一個(gè)末段連接到源極區(qū)，每個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線的另一個(gè)末段連接到漏極區(qū)。包括柵絕緣體和柵導(dǎo)體的柵極區(qū)毗鄰所述多個(gè)垂直層疊并垂直隔開的半導(dǎo)體納米線，以及源極區(qū)和漏極區(qū)與柵極區(qū)自對(duì)準(zhǔn)。
文檔編號(hào)H01L29/06GK102301480SQ200980155450
公開日2011年12月28日 申請(qǐng)日期2009年12月11日 優(yōu)先權(quán)日2009年2月17日
發(fā)明者J·張, J·斯萊特, M·吉龍, P·張, S·比戴爾 申請(qǐng)人:國際商業(yè)機(jī)器公司