專(zhuān)利名稱(chēng)：半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有MISFET的半導(dǎo)體裝置。
背景技術(shù)：
在此前報(bào)告的金屬S/D(源漏)MISFET(金屬絕緣體半導(dǎo)體元件，Metal Insulator Semiconductor Device)中，源漏及其擴(kuò)展區(qū)部由金屬半導(dǎo)體化合物，例如，由硅化物形成。 然而，決定這些金屬S/DMISFET的電流驅(qū)動(dòng)力及短溝道效應(yīng)耐性的擴(kuò)展部與柵電極的重疊長(zhǎng)度，盡管其重要性，但不能加以積極控制。特別是門(mén)極長(zhǎng)度達(dá)到30nm以下的細(xì)微MISFET 的控制是極為重要的。由硅化物層形成擴(kuò)展部的金屬S/D MISFET，為控制重疊長(zhǎng)度，門(mén)極端部的硅化物層的膜厚及橫向成長(zhǎng)的正確控制是必不可少的。在這里，以鎳硅化物層為例，為了控制鎳硅化物層的膜厚，可控制初期沉積鎳膜厚與鎳硅化物形成時(shí)的熱處理溫度與時(shí)間。然而，由于鎳膜的沉積量的偏差、反應(yīng)時(shí)的溫度偏差等的影響，鎳的擴(kuò)散難以充分控制。特別是像極薄SOI (絕緣體上的硅，Silicon On Insulator)上的MISFET、柵寬度狹窄的MISFET、或FinFET、Nano-wire MISFET等立體結(jié)構(gòu)元件等那樣，在對(duì)使硅化物化的硅體積反應(yīng)的金屬達(dá)到相對(duì)少的體系中，促進(jìn)硅的細(xì)線(xiàn)部的鎳硅化物化，進(jìn)行異常成長(zhǎng)。當(dāng)產(chǎn)生該異常成長(zhǎng)時(shí)，在MISFET的溝道區(qū)域方向進(jìn)行硅化物化，重疊長(zhǎng)度的控制變得更加困難。另外，在采用SOI基板的體系中，伴隨著起因于BOX (埋氧，Buried OXide)層的低導(dǎo)熱率的熱梯度的硅化物異常成長(zhǎng)、凝集的局部發(fā)生，門(mén)極重疊長(zhǎng)度的控制更加困難。專(zhuān)利文獻(xiàn)1公開(kāi)了一種為了抑制鎳硅化物層的異常成長(zhǎng)，在硅基板中形成硅化物化的反應(yīng)阻礙層的技術(shù)?，F(xiàn)有技術(shù)文獻(xiàn)專(zhuān)利文獻(xiàn)專(zhuān)利文獻(xiàn)1特開(kāi)2007-19205號(hào)公報(bào)

發(fā)明內(nèi)容
發(fā)明要解決的課題本發(fā)明是考慮上述情況提出的，其目的是提供控制成為源漏擴(kuò)展區(qū)的金屬半導(dǎo)體化合物層的成長(zhǎng)，具備具有高的電流驅(qū)動(dòng)力及短溝道效應(yīng)耐性的MISEFET的半導(dǎo)體裝置的制造方法。用于解決課題的手段本發(fā)明一實(shí)施方案的半導(dǎo)體裝置的制造方法，其是具有MI SFET的半導(dǎo)體裝置的制造方法，其特征在于，半導(dǎo)體基板上形成柵絕緣膜，在該柵絕緣膜上形成柵電極，對(duì)所述柵電極的各個(gè)側(cè)面，在從外側(cè)向內(nèi)側(cè)的方向，采用傾斜離子注入，向所述半導(dǎo)體基板中注入5. 0el4atoms/cm2以上1. 5el5atoms/cm2以下的氮，在所述柵電極的兩側(cè)的上述半導(dǎo)體基板上沉積含鎳的金屬膜，進(jìn)行第1熱處理，使該金屬膜與該半導(dǎo)體基板反應(yīng)，形成金屬半導(dǎo)體化合物層。發(fā)明效果按照本發(fā)明，提供一種控制成為源漏擴(kuò)展區(qū)的金屬半導(dǎo)體化合物層的成長(zhǎng)，具有高的電流驅(qū)動(dòng)力及短溝道效應(yīng)耐性的MISEFET的半導(dǎo)體裝置的制造方法。


圖1為表示第1實(shí)施方案的制造方法的工序斷面圖。圖2為源漏擴(kuò)展區(qū)的斷面TEM圖像。圖3為表示圖2(a)的硅化物層的透過(guò)型電子束衍射觀察結(jié)果的圖。圖4為硅化物/硅界面的平面TEM圖像。圖5為硅化物/硅界面的平面TEM圖像。圖6為表示氮離子注入劑量與硅化物層的片阻抗的關(guān)系的圖。圖7為表示硅化物層的斷面TEM圖像與透過(guò)型電子電子束衍射觀察結(jié)果的圖。圖8為表示第2實(shí)施方案的制造方法的工序斷面圖。圖9A為表示第3實(shí)施方案的制造方法的工序斷面圖。圖9B為表示第3實(shí)施方案的制造方法的工序斷面圖。圖9C為表示第3實(shí)施方案的制造方法的工序斷面圖。圖9D為表示第3實(shí)施方案的制造方法的工序斷面圖。圖9E為表示第3實(shí)施方案的制造方法的工序斷面圖。
具體實(shí)施例方式下面，采用

實(shí)施方案。在本說(shuō)明書(shū)中，所謂半導(dǎo)體基板，是指在MISFET的制造時(shí)采用的晶片等基板上，形成MISFET的最上層的半導(dǎo)體區(qū)域。例如，當(dāng)為SOI基板時(shí)， 所謂半導(dǎo)體基板，是指表示SOI層的基板。另外，所謂金屬S/D(源漏)MISFET，是指源漏與半導(dǎo)體基板的接合采用肖特基勢(shì)接合(Schottky barrier junction)的MISFET。本發(fā)明人等發(fā)現(xiàn)，從柵電極的側(cè)面，把N(氮)向半導(dǎo)體基板中傾斜注入時(shí)，如選擇適當(dāng)?shù)臈l件，則成為源漏擴(kuò)展區(qū)的金屬半導(dǎo)體化合物層的膜厚及橫向成長(zhǎng)可穩(wěn)定地控制。 另外，還發(fā)現(xiàn)，按照上述適當(dāng)?shù)臈l件，源漏擴(kuò)展區(qū)端部的側(cè)面形狀，從半導(dǎo)體基板表面向深度方向，在遠(yuǎn)離溝道區(qū)域的方向上形成具有傾斜的平面形狀。下面采用

實(shí)施方案。(第1實(shí)施方案)本實(shí)施方案的半導(dǎo)體裝置的制造方法是具備MISFET的半導(dǎo)體裝置的制造方法， 半導(dǎo)體基板上形成柵絕緣膜，柵絕緣膜上形成柵電極，對(duì)柵電極的各側(cè)面，在從外側(cè)向內(nèi)側(cè)的方向上，采用傾斜離子注入，向半導(dǎo)體基板中注入5. 0el4atoms/cm2以上1. kl5atoms/ cm2以下的氮，在柵電極的兩側(cè)的半導(dǎo)體基板上沉積含鎳的金屬膜，進(jìn)行第1熱處理，使金屬膜與半導(dǎo)體基板反應(yīng)，形成成為源漏擴(kuò)展區(qū)的金屬半導(dǎo)體化合物層。另外，本實(shí)施方案的 MISFET為金屬S/D MISFET，是平面型的大塊MISEFET。圖1為本實(shí)施方案制造方法的工序斷面圖。圖1為垂直于MISFET的柵寬度方向的斷面圖。首先，如圖1(a)所示，在大塊硅基板(下面又簡(jiǎn)稱(chēng)硅基板)10上，采用公知的方法，形成由STI (表面管溝絕緣，aiallow Trench Isolation)所致的分離層12。接著，在硅基板10上形成柵絕緣膜14。作為柵絕緣膜14，例如，可以采用Si02、SiON, HfO2, A1203、 HfAlxOy, HfLaO, LaxOy等膜、或這些膜的任意一種組合的層壓膜等。其次，柵絕緣膜14上形成柵電極16。柵電極16，例如采用聚硅、金屬、或聚硅與金屬，或金屬彼此的層壓結(jié)構(gòu)來(lái)構(gòu)成。作為金屬，例如可以采用TiN、TaN、NiSi、NiSi2、Mo、W。 另外，柵電極不限于采用RIE(活性離子蝕刻法，Reactive Ion Etching)法形成，例如，也可采用夕'ι >法，以TiN、Al、W等作為材料來(lái)形成。在這里，以聚硅的上部采用硅化物化的電極，作為柵電極為例加以說(shuō)明。柵長(zhǎng)，例如20歷，但優(yōu)選5nm以上30nm以下。其次，在柵電極14的兩側(cè)面上，例如采用CVD (化學(xué)蒸氣淀積法，Chemical Vapor Deposition)法進(jìn)行膜沉積、以及采用RIE法進(jìn)行蝕刻，形成柵側(cè)壁18。柵側(cè)壁18，例如，由硅氧化膜、硅氮化膜、或這些膜的層壓膜形成。柵側(cè)壁18的膜厚，例如5nm，優(yōu)選2nm以上 12nm以下。在柵側(cè)壁18形成后，也可以進(jìn)行使短溝道效應(yīng)耐性提高的鹵離子注入。當(dāng)為 nMISFET時(shí)，例如，B、8&、或h等雜質(zhì)，采用傾斜離子注入進(jìn)行注入。當(dāng)為pMISFET時(shí)，例如，P、As或Sb等雜質(zhì)，采用傾斜離子注入進(jìn)行注入。離子注入時(shí)的雜質(zhì)劑量，例如，處于 1. 0el2atoms/cm2 以上 5. 0el4atoms/cm2 以下的范圍。其次，如圖1 (b)所示，采用傾斜離子注入，在硅基板10中，以5. 0el4atoms/cm2以上1. 5el5atoms/cm2以下的劑量，注入氮(N)。傾斜離子注入，是在柵電極16的各側(cè)面，即對(duì)圖1中的左右兩個(gè)側(cè)面，在從外側(cè)向內(nèi)側(cè)的方向，使離子束傾斜來(lái)進(jìn)行。以后，如圖1(b) 所示，把對(duì)柵電極側(cè)面進(jìn)行離子注入的傾斜角度作為傾斜角θ。通過(guò)該傾斜離子注入，以后控制成為源漏擴(kuò)展區(qū)的金屬半導(dǎo)體化合物層形成的高濃度氮層20，在柵電極16兩側(cè)的硅基板10中形成。在這里，例如，柵電極在具有與晶片的缺口方向成直交及平行方向的柵長(zhǎng)度的晶片表面形成。離子注入，例如，用上述范圍的劑量，以?xún)A斜角45°、低壓角23°、113°、 203° ,293°分4檔進(jìn)行。還有，所謂傾斜角，是指對(duì)晶片表面的法線(xiàn)向量進(jìn)行離子注入時(shí)的傾斜角，低壓角表示缺口方向?yàn)?°的離子注入時(shí)的旋轉(zhuǎn)角的角度。另外，例如，也可把上述范圍的劑量，以?xún)A斜角45°旋轉(zhuǎn)，通過(guò)離子注入進(jìn)行注入。另外，傾斜角或加速能，最好在MISFET設(shè)計(jì)時(shí)，考慮要求的硅化物膜厚及重疊長(zhǎng)度設(shè)定適當(dāng)?shù)闹?。例如，?dāng)硅化物膜厚定為30nm時(shí)，離子注入的Rp (注入范圍，Projected Range)為27nm，最好是與大致目標(biāo)的硅化物膜厚同等的lOkev、傾斜角30°。另外，例如， 當(dāng)硅化物膜厚為15nm時(shí)，離子注入的Rp (注入范圍，Projected Range)最好是成為15nm的 5kev、傾斜角為30°。在這里，傾斜角θ從柵電極的幾何學(xué)配置、傾斜角及旋轉(zhuǎn)角的含義來(lái)決定。傾斜角θ，從控制橫向的擴(kuò)散、提高短溝道效應(yīng)耐性的觀點(diǎn)考慮，優(yōu)選15°以上75°以下、更優(yōu)選30°以上60°以下。其次，如圖1(c)所示，在柵電極16的兩側(cè)的硅基板上，作為含鎳(Ni)的金屬膜， 例如，鎳膜22，例如用濺射法沉積。鎳膜22的膜厚，例如30nm。
其次，作為第1熱處理的RTA (快速熱退火，Rapid ThermalAnnealing)，例如，在氮?dú)鈿夥栈驓鍤鈿夥盏确茄趸詺夥罩?，例如，?25°C進(jìn)行1分鐘。然后，如圖1(d)所示，采用公知的藥液處理，除去未反應(yīng)的鎳膜22。然后，在比第1熱處理高的溫度，進(jìn)行第2熱處理。作為第2熱處理的RTA(快速熱退火，Rapid Thermal Annealing)，例如，在氮?dú)鈿夥栈驓鍤鈿夥盏确茄趸詺夥罩?，例如，?50°C進(jìn)行1分鐘。通過(guò)這些熱處理，使鎳膜22與硅基板10反應(yīng)，形成作為源漏擴(kuò)展區(qū)的鎳硅化物層 24a0此時(shí)，聚硅的柵電極16也與鎳膜22反應(yīng)，也在柵電極16上形成鎳硅化物層Mb。第1熱處理，使鎳膜22與硅基板10發(fā)生反應(yīng)，形成鎳硅化物層Ma。第2熱處理， 把形成的鎳硅化物層Ma，例如，從Ni2Si相轉(zhuǎn)移至NiSi相而達(dá)到低阻抗化。第1熱處理的溫度優(yōu)選275°C以上350°C以下。當(dāng)?shù)陀?75°C時(shí)，鎳膜22與硅基板 10的反應(yīng)不充分，最終的鎳硅化物層Ma的片阻抗有可能達(dá)不到充分的低阻抗的擔(dān)心。另夕卜，當(dāng)超過(guò)350°C時(shí)，高濃度氮層20有使硅化物成長(zhǎng)控制變得不穩(wěn)定的擔(dān)心。第2熱處理的溫度只要比第1熱處理的溫度高即可，未作特別限定，但優(yōu)選400°C 以上450°C以下。鎳硅化物層2 變成源漏擴(kuò)展區(qū)。如下詳述，通過(guò)高濃度氮層20的存在，鎳硅化物層24b的膜厚及橫向成長(zhǎng)被適當(dāng)控制。即，由于高濃度氮層20的存在，鎳硅化物的成長(zhǎng)達(dá)到半極限，同時(shí)，鎳硅化物的異常成長(zhǎng)被抑制，膜厚及橫向成長(zhǎng)達(dá)到均勻。另外，由于高濃度氮層20的存在，鎳硅化物層2 的側(cè)面形狀，從硅基板10表面向深度方向，在遠(yuǎn)離溝道區(qū)域的方向，形成具有傾斜的平面形狀。即，如圖1(d)所示，只看斷面，溝道區(qū)域與鎳硅化物層Ma的接合部形成直線(xiàn)的傾斜形狀?？梢哉J(rèn)為該形狀反映通過(guò)傾斜離子注入氮，形成的高濃度氮層的氮濃度分布圖或鎳硅化物層Ma的結(jié)晶信息。其次，如圖1(e)所示，在形成的鎳硅化物層Ma上進(jìn)行源漏雜質(zhì)離子注入。該離子注入，使硅基板10與鎳硅化物2 的肖特基勢(shì)接合阻抗達(dá)到低阻抗化。當(dāng)為nMISFET時(shí)， 作為雜質(zhì)，例如，注入P或As。當(dāng)為pMISFET時(shí)，作為雜質(zhì)，例如，注入B或BF2。雜質(zhì)的劑量，例如，處于1. 0el5atoms/cm2以上1. 0el6atoms/cm2以下的范圍。然后，在約600°C的溫度，進(jìn)行活化退火，使雜質(zhì)在硅化物中擴(kuò)散，使硅化物/硅界面發(fā)生活化。在源漏雜質(zhì)注入時(shí)，為了控制硅化物/硅界面上形成肖特基勢(shì)接合的肖特基勢(shì)障壁高度，同時(shí)注入具有改變肖特基勢(shì)障壁高度效果的元素，例如，S、％、A1等共注也可。采用上述方法制造的半導(dǎo)體裝置的MISFET，通過(guò)高濃度氮層，源漏擴(kuò)展區(qū)的硅化物的成長(zhǎng)成為半極限。另外，同時(shí)也可抑制異常成長(zhǎng)。由此，可大幅抑制向柵電極下部的源漏擴(kuò)展區(qū)的重疊量Lov設(shè)計(jì)值的偏差及在柵寬度方向看到的偏差。Lov的偏差，由于成為溝道長(zhǎng)的偏差，故直接成為MISFET的閾值偏差。然而，采用該制造方法，可大幅降低MISFET 的閾值偏差。另外，由于溝道區(qū)域與鎳硅化物層Ma的接合部形成直線(xiàn)的傾斜形狀，故溝道區(qū)域深部的源擴(kuò)展區(qū)與漏擴(kuò)展區(qū)的距離，與原來(lái)的相比，實(shí)質(zhì)上可長(zhǎng)期確保。然而，由于溝道深部的擊穿被抑制，故短溝道效應(yīng)耐性更加提高。另外，即使對(duì)膜厚方向，通過(guò)高濃度氮層的作用，硅化物的成長(zhǎng)成為半極限，并且， 異常成長(zhǎng)被抑制。因此，源漏擴(kuò)展區(qū)的片阻也達(dá)到穩(wěn)定，同時(shí)，接合漏損被降低。其次，對(duì)本實(shí)施方案的作用及效果，按照實(shí)驗(yàn)結(jié)果等加以說(shuō)明。圖2為源漏擴(kuò)展區(qū)
6的斷面TEM圖像。圖2(a)為進(jìn)行氮的傾斜離子注入時(shí)、圖2(b)為不進(jìn)行氮的傾斜離子注入時(shí)的圖像。圖2中所示的試樣的制造條件如下所示。半導(dǎo)體基板(100)硅氮的傾斜離子注入劑量1.0el5atoms/cm2、10keV、傾斜角45°、低壓角23°、 113° ,203° ,293° 的 4 檔。鎳膜膜厚30nm、濺射法。第1 熱處理RTA、325°C、1 分鐘第2 熱處理RTA、450°C、1 分鐘從圖2可知，通過(guò)進(jìn)行氮的傾斜離子注入，鎳在硅中的擴(kuò)散被控制，鎳硅化物層底面的異常成長(zhǎng)被抑制，形成均勻膜厚的鎳硅化物層。另外，橫向的鎳硅化物層的成長(zhǎng)也被控制，特別是在與鎳硅化物層的溝道區(qū)域的接合部，從硅基板表面向傾斜下方，形成以大致一定的角度傾斜的鑲嵌(facet)面。圖3為表示圖2(a)的硅化物層的透過(guò)型電子束衍射觀察結(jié)果的圖。從透過(guò)型電子束衍射圖像的解析結(jié)果可以確認(rèn)，形成的硅化物為測(cè)點(diǎn)1、測(cè)點(diǎn)2、測(cè)點(diǎn)3的任意一點(diǎn)，為 NiSi (鎳單硅化物)相。因此，已知采用上述制造方法形成的硅化物層是阻抗比NiSi2相低的NiSi相。已確認(rèn)NiSi相與溝道區(qū)域的硅未進(jìn)行晶格整合。圖4為源漏擴(kuò)展區(qū)的硅化物/硅界面的平面TEM圖像。圖2(a)為進(jìn)行氮的傾斜離子注入時(shí)，圖2(b)為未進(jìn)行氮的傾斜離子注入時(shí)的圖像。試樣的制造條件與圖2的場(chǎng)合同樣。另外，為進(jìn)行界面形狀觀察，用HF處理，把表面的絕緣膜或硅化物層剝離。從圖4可知，硅化物/硅界面的粗糙度，通過(guò)進(jìn)行氮的傾斜離子注入可大大改善。 圖4(b)為未進(jìn)行氮的離子注入時(shí)的邊緣粗糙度σ為14.511!11，而圖4(幻為進(jìn)行氮離子注入時(shí)的σ改善為5. 5nm。圖5為源漏擴(kuò)展區(qū)的硅化物/硅界面的平面TEM圖像。圖5(a)為進(jìn)行氮的傾斜離子注入的場(chǎng)合，圖5(b)為未進(jìn)行氮?dú)鈨A斜離子注入的場(chǎng)合。試樣的制造條件與圖2、圖4 的場(chǎng)合同樣。還有，未進(jìn)行圖4那樣的HF處理。圖5(b)為未進(jìn)行氮離子注入時(shí)的鎳硅化物的粒徑大，形成空隙。反之，圖5(a)為進(jìn)行氮離子注入時(shí)鎳硅化物的粒徑變小，空隙的形成也被抑制。因此，通過(guò)氮的離子注入， 可形成不生成空隙或凝集的穩(wěn)定的硅化物層。圖6為表示氮離子注入劑量與硅化物層的片阻關(guān)系的圖。試樣的制造條件是使氮離子注入的劑量發(fā)生變化、傾斜角為7°不加以分檔、第1熱處理溫度為325°C、350°C、 400°C而變化，此外，與圖2、圖4、圖5的場(chǎng)合同樣。在這里，片阻值與形成的硅化物層的膜厚成反比。在氮原子作用下，由于硅中的鎳原子的擴(kuò)散阻礙效果，使形成的鎳硅化物層的膜厚，隨著氮的離子注入劑量的增加而減少。圖6示出通過(guò)氮離子注入，通過(guò)形成適當(dāng)?shù)牡獫舛确植紙D，形成的鎳硅化物的成長(zhǎng)達(dá)到半極限，可以控制膜厚及橫向成長(zhǎng)量。當(dāng)?shù)?熱處理溫度為400°C時(shí)，片阻值對(duì)氮注入劑量依賴(lài)性變小。這表明在400°C， 硅中的鎳的擴(kuò)散速度迅速，在此溫度下，氮所致的擴(kuò)散抑制效果變小。因此，第1熱處理溫度優(yōu)選275°C以上:350°C以下。
另外，當(dāng)?shù)x子劑量低于5.0el4atOmS/Cm2時(shí)，與不注入氮離子時(shí)相比，未見(jiàn)顯著的阻抗抑制效果，采用此范圍的劑量，氮所致的擴(kuò)散抑制效果少。因此，氮?dú)怆x子劑量必需在 5. 0el4atoms/cm2 以上。而且,更優(yōu)選 1. 0el5atoms/cm2 以上。圖7為表示硅化物層的斷面TEM圖像與透過(guò)型電子束衍射觀察結(jié)果的圖。試樣的制造條件與圖6的場(chǎng)合基本同樣。因此，氮離子劑量為2. 0el5atOmS/Cm2、第1熱處理溫度為325°C。按照?qǐng)D7，采用該劑量，氮變成過(guò)剩，鎳原子的擴(kuò)散阻礙效果過(guò)大，不能形成均勻的鎳硅化物膜。從以上的結(jié)果可知，氮離子劑量必需在5. 0el4atoms/cm2以上1. 5el5atoms/cm2以下，優(yōu)選 1. 0el5atoms/cm2 以上 L 5el5atoms/cm2 以下。(第1實(shí)施方案的變形例)本變形例，除把第1實(shí)施方案中硅化物層形成后離子注入源漏雜質(zhì)，變成在硅化物層形成前注入離子以外，與第1實(shí)施方案同樣。通過(guò)半導(dǎo)體基板、半導(dǎo)體化合物的種類(lèi)或工藝條件、MISFET的設(shè)計(jì)，也可適當(dāng)選擇最佳的離子注入源漏雜質(zhì)的時(shí)機(jī)。另外，也可選擇不注入源漏雜質(zhì)。(第2實(shí)施方案)本實(shí)施方案的半導(dǎo)體裝置的制造方法，除MISFET為SOI (絕緣體上的硅，Silicon On Insulator)MISFET以外，與第1實(shí)施方案及其變形例同樣。但是，與第1實(shí)施方案及其變形例重復(fù)的內(nèi)容，省略記載。圖8為表示本實(shí)施方案制造方法的工序斷面圖。與第1實(shí)施方案不同，如圖8 (a)所示，例如，在硅的支持基板30上，通過(guò)BOX層32， 設(shè)置SOI層34的所謂在SOI基板上形成MISFET。在這里，SOI層的膜厚，例如，達(dá)到20nm 以上50nm以下的范圍的極薄膜。首先，在SOI層34上采用公知的方法，形成通過(guò)STI (表面管溝絕緣，Shallow Trench Isolation)所致的元件分離層12。接著，在SOI層34上形成柵絕緣膜14。其后的制造方法，基本上與第1實(shí)施方案同樣。特別是，圖8(b)中在離子注入時(shí)， 優(yōu)選設(shè)定氮的傾斜離子注入時(shí)的加速能等條件，使圖8 (d)中形成的硅化物層2 的下面不到達(dá)BOX層32的上面。在薄膜SOI基板上形成MISFET時(shí)，源漏擴(kuò)展區(qū)的硅化物層，通過(guò)硅化物化達(dá)到BOX 層32的上面，成為寄生阻增大的問(wèn)題。當(dāng)源漏擴(kuò)展區(qū)的硅化物層被硅化物化達(dá)到BOX層32 的上面時(shí)，漏區(qū)域的硅化物/硅界面的接合面積減少。因此，接合部的阻抗增大，漏端部的寄生阻抗增大。按照本實(shí)施方案的半導(dǎo)體裝置的制造方法，于硅化物化前設(shè)置氮高濃度層，控制硅化物層底面的深度方向位置，使硅化物層不與BOX層上面接觸。然而，使寄生阻抗減少的具有高驅(qū)動(dòng)力的SOI MISFET的半導(dǎo)體裝置，可容易地實(shí)現(xiàn)。另外，與第1實(shí)施方案同樣，可以實(shí)現(xiàn)閾值穩(wěn)定且接合漏損少的SOI MISFET。如上所述，特別是極薄SOI上的MISFET，成為促進(jìn)硅的細(xì)線(xiàn)部的鎳硅化物化、異常成長(zhǎng)的問(wèn)題。 然而，按照本實(shí)施方案，通過(guò)控制硅化物化，也可抑制因異常成長(zhǎng)，硅化物向溝道部的伸展。 因此，可控制重疊長(zhǎng)度Lov。另外，與第1實(shí)施方案同樣，變更為硅化物層形成后離子注入源漏雜質(zhì)，但也可采用硅化物層形成前離子注入的制造方法。(第3實(shí)施方案)本實(shí)施方案的半導(dǎo)體裝置的制造方法，除MISFET變?yōu)镕inFET以外，與第2實(shí)施方案同樣。因此，與第2實(shí)施方案及其變形例重復(fù)的內(nèi)容，省略記載。還有，所謂FinFET，是指板狀(Fin形狀)的半導(dǎo)體基板，從兩側(cè)面夾持地設(shè)置柵電極的MISFET。由于提高了柵的支配力，故可容易地實(shí)現(xiàn)柵長(zhǎng)短的細(xì)微MISFET。圖9A 圖9E為表示本實(shí)施方案制造方法的工序斷面圖。另外，在圖9A E中， 左圖為平行于FinFET的溝道長(zhǎng)度方向的斷面圖。而右圖為左圖的A-A斷面圖。與第2實(shí)施方案不同，在BOX層32上的SOI層上，例如，形成氮化膜或氧化膜的硬掩模層。其后，采用公知的蝕刻法技術(shù)及RIE，把Fin圖像轉(zhuǎn)印至硬掩模層。通過(guò)形成的硬掩模層，掩膜上的SOI層圖像被蝕刻至BOX層32的上面，如圖9A所示，形成硅的Fin結(jié)構(gòu) 40。接著，F(xiàn)in結(jié)構(gòu)40上形成柵絕緣膜14及柵電極16。在這里未作圖示，但在Fin結(jié)構(gòu)40的兩側(cè)面上也形成柵絕緣膜14及柵電極16。其后的制造方法，基本上與第2實(shí)施方案同樣。特別是，如圖9B所示，在離子注入時(shí)，對(duì)源漏區(qū)域的Fin結(jié)構(gòu)40的兩側(cè)面的源漏區(qū)域，也充分注入氮，達(dá)到可形成高濃度氮層 20的離子注入條件是必需的。另外，未加以圖示，也對(duì)Fin結(jié)構(gòu)40的兩側(cè)面上形成的柵電極，也對(duì)各柵電極的側(cè)面，從外側(cè)至內(nèi)側(cè)的方向上，達(dá)到具有所定的傾斜角的離子注入的條件是必要的。一般情況下，在FinFET中，通過(guò)使源漏區(qū)域的Fin結(jié)構(gòu)40完全地硅化物化，則寄生阻抗增大成為問(wèn)題。當(dāng)源漏區(qū)域的Fin結(jié)構(gòu)40被完全地硅化物化時(shí)，由于漏區(qū)域的硅化物/硅界面的接合面積減少，接合部的阻抗增大。因此，漏端部的寄生阻抗增大。按照本實(shí)施方案半導(dǎo)體裝置的制造方法，通過(guò)在硅化物化前設(shè)置氮高濃度層20， 如圖9D所示，可以抑制源漏區(qū)域的Fin結(jié)構(gòu)40被完全硅化物化。因此，使寄生阻抗降低的具有高驅(qū)動(dòng)力的FinFET的半導(dǎo)體裝置，可容易實(shí)現(xiàn)。如此，由于可以抑制源漏區(qū)域的Fin結(jié)構(gòu)40被完全硅化物化，故也可以不采用避免此前該問(wèn)題的高架源漏結(jié)構(gòu)，謀求使工序簡(jiǎn)化。另外，由于不采用高架源漏結(jié)構(gòu)，寄生容量也降低，可實(shí)視MISFET的高速化。另外，由于不采用高架源漏結(jié)構(gòu)，可使源漏區(qū)域的Fin 結(jié)構(gòu)40單純化，在源漏接觸中也容易使用棒型接觸插頭。另外，通過(guò)與第1及第2實(shí)施方案同樣的作用，可以實(shí)現(xiàn)閾值穩(wěn)定且接合漏損少的 FinFET0如上所述，特別是采用極FinFET時(shí)，可促進(jìn)硅的細(xì)線(xiàn)部的鎳硅化物化，異常成長(zhǎng)的所謂細(xì)線(xiàn)效果成為問(wèn)題。然而，按照本實(shí)施方案，通過(guò)控制硅化物化，由于細(xì)線(xiàn)效果，硅化物伸向溝道部的異常成長(zhǎng)也可被抑制。然而，重疊長(zhǎng)度Lov的控制成為可能。另外，與第1及第2實(shí)施方案同樣變更為在硅化物層形成后，離子注入源漏雜質(zhì)， 但在硅化物層形成前進(jìn)行離子注入的制造方法也無(wú)妨。上面邊參照具體例邊對(duì)本發(fā)明實(shí)施方案加以說(shuō)明。但上述實(shí)施方案始終僅作為具體例子舉出，而并非限定本發(fā)明。另外，實(shí)施方案的說(shuō)明中，在半導(dǎo)體裝置的制造方法等中， 對(duì)本發(fā)明的說(shuō)明不直接必要的部分等，省略記載，必要的半導(dǎo)體裝置的制造方法等涉及的要素可加以適當(dāng)選擇使用。
例如，作為形成MISFET的半導(dǎo)體基板，以硅為例進(jìn)行說(shuō)明，在硅以夕卜，鍺(Ge)基板或硅鍺(SixGei_x (0 < χ < 1))基板也可以使用。另外，作為含鎳的金屬膜，以鎳膜為例加以說(shuō)明，例如，鎳中含鉬(Pt)的膜、或鎳中含鈀(Pd)的膜也可以使用。金屬膜中含鎳，通過(guò)高濃度氮層，可以期待金屬半導(dǎo)體化合物成長(zhǎng)的抑制效果。另外，對(duì)金屬半導(dǎo)體化合物層，也不限于鎳硅化物，例如，也可以使用鎳鉬硅化物或鎳鈀硅化物。另外，作為立體結(jié)構(gòu)元件，在實(shí)施方案中，以三柵(Tri-gate)的FinFET為例進(jìn)行說(shuō)明，但又不限于此結(jié)構(gòu)，例如，也可以使用雙柵(Double-gate)的FinFET或納米金屬線(xiàn) (Nano-wire)MISFET。另外，具有本發(fā)明的要素，本領(lǐng)域技術(shù)人員加以適當(dāng)設(shè)計(jì)變更的全部半導(dǎo)體裝置的制造方法，均包含在本發(fā)明的范圍內(nèi)。本發(fā)明的范圍，通過(guò)權(quán)利要求的范圍及其同等物的范圍加以定義。符號(hào)的說(shuō)明10整體硅基板12元件分離層14柵絕緣膜16柵電極18 門(mén)極側(cè)壁20 高濃度氮層22 鎳膜24a鎳硅化物層24b鎳硅化物層30支持基板32 BOX 層34 SOI 層40 Fin 結(jié)構(gòu)
10
權(quán)利要求
1.半導(dǎo)體裝置的制造方法，其是具備MISFET的半導(dǎo)體裝置的制造方法，其特征在于，在半導(dǎo)體基板上形成柵絕緣膜；在上述柵絕緣膜上形成柵電極；對(duì)上述柵電極的各個(gè)側(cè)面，在從外側(cè)向內(nèi)側(cè)的方向上，通過(guò)傾斜離子注入，在上述半導(dǎo)體基板中注入5. 0el4atoms/cm2以上1. 5el5atoms/cm2以下的氮；上述柵電極的兩側(cè)的上述半導(dǎo)體基板上沉積含鎳的金屬膜；進(jìn)行第1熱處理，使上述金屬膜與上述半導(dǎo)體基板反應(yīng)，形成金屬半導(dǎo)體化合物層。
2.按照權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其特征在于，上述第1熱處理的溫度為275°C以上350°C以下。
3.按照權(quán)利要求2所述的半導(dǎo)體裝置的制造方法，其特征在于，上述第1熱處理后，通過(guò)藥液處理除去未反應(yīng)的上述金屬膜，以比上述第1熱處理的溫度高的溫度進(jìn)行第2熱處理。
4.按照權(quán)利要求3所述的半導(dǎo)體裝置的制造方法，其特征在于，上述第2熱處理后的上述金屬半導(dǎo)體化合物層由NiSi (鎳單硅化物)相形成，在與溝道區(qū)域的接合部形成鑲嵌面。
5.按照權(quán)利要求4所述的半導(dǎo)體裝置的制造方法，其特征在于，上述MISFET為FinFET 或 SOI MISFET。
全文摘要
本發(fā)明提供半導(dǎo)體裝置的制造方法，具體是把成為源漏擴(kuò)展區(qū)的金屬半導(dǎo)體化合物層的成長(zhǎng)加以控制，具有高的電流驅(qū)動(dòng)力及短溝道效應(yīng)耐性的MISEFET的半導(dǎo)體裝置的制造方法。具備MISFET的半導(dǎo)體裝置的制造方法，其特征在于，在半導(dǎo)體基板上形成柵絕緣膜、在柵絕緣膜上形成柵電極、對(duì)柵電極的各個(gè)側(cè)面從外側(cè)向內(nèi)側(cè)的方向通過(guò)傾斜離子注入，在上述半導(dǎo)體基板中注入5.0e14atoms/cm2以上1.5e15atoms/cm2以下的氮，在柵電極兩側(cè)的上述半導(dǎo)體基板上沉積含鎳的金屬膜，進(jìn)行使金屬膜與半導(dǎo)體基板反應(yīng)而形成金屬半導(dǎo)體化合物層的第1熱處理。
文檔編號(hào)H01L29/417GK102460660SQ20098016007
公開(kāi)日2012年5月16日 申請(qǐng)日期2009年6月26日 優(yōu)先權(quán)日2009年6月26日
發(fā)明者池田圭司 申請(qǐng)人:株式會(huì)社東芝