專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一種半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
在最近幾十年來，使用硅基材的互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)技術(shù)在例如 微處理器的數(shù)字電路中已占有主要地位。然而，當(dāng)臨界特征尺寸接近22納米或更小時(shí)， 更進(jìn)一步的尺寸微縮化所造成的效能優(yōu)勢(shì)，似乎會(huì)受限于硅通道而被縮減。為了持續(xù)地 提高效能，是使用例如砷化銦鎵(indiumgallium arsenide ； InGaAs)、銻砷化銦(indium arsenide antimonide ； InAsSb)與鍺(germanium; Ge)的遷移率高的材料，取代硅作為通 道材料。然而，這樣遷移率高的材料其結(jié)晶結(jié)構(gòu)、晶格常數(shù)、熱膨脹系數(shù)與其他參數(shù)并 不相容于硅。此不相容性會(huì)造成降低材料特性、裝置效能與電路合格率的缺陷。這里說明兩種不同公知的在晶格失配(Iatticemismatch)系統(tǒng)的異質(zhì)外延中減少 缺陷密度的方法。一種方法是使用一般為三元或四元半導(dǎo)體的覆蓋薄膜或緩沖層。缺陷 (特別是穿透位錯(cuò)(threading dislocation))會(huì)被捕捉或終止在緩沖層中的某些區(qū)域。另一 種方法是捕捉或終止圖案化掩模側(cè)壁上晶格失配所造成的缺陷，上述掩模一般包含電介 質(zhì)。在此方法中，外延晶格失配的材料是生長(zhǎng)至一厚度，而橫向地延伸在掩模上。一般 而言，在上述兩種方法中，穿透位錯(cuò)的密度會(huì)隨著離基底表面的距離愈遠(yuǎn)而愈低。這種 現(xiàn)有技術(shù)的缺點(diǎn)包括需要相當(dāng)厚的緩沖層，而厚度一般是超過0.5 μ m至1 μ m，或者會(huì)在 靠近表面的位置或當(dāng)中留下密度相當(dāng)高的穿透位錯(cuò)，而上述缺陷密度一般是介于IO5個(gè)/ cm2至IO6個(gè)/cm2，或更高。此厚度的緩沖層不相容于CMOS的平坦度與工藝需求，且 更不益于熱能的移除，特別是一般的CMOS微處理器需要消散超過100瓦特至300瓦特的 熱能。此三元或四元材料的導(dǎo)熱系數(shù)(heat conductivity) —般比硅差一個(gè)數(shù)量級(jí)或更多?，F(xiàn)有技術(shù)還揭示在硅基底上異質(zhì)外延(heteroepitaxial)生長(zhǎng)晶格失配(lattice mismatched)、無位錯(cuò)(dislocation-free)的納米線。此納米線的高度一般介于5μιη 至ΙΟμιη。舉例來說，雖然無位錯(cuò)的InAs納米線能夠生長(zhǎng)至150nm(T.Martensson等 人，Advanced Materials 2007，19，1801-1806)，然而其一般是使用例如金或自組有機(jī) 涂物(self-assembled organic coating)的成核模板(template)，成核在未圖案化的硅基底 上，并生長(zhǎng)至50nm。已有文獻(xiàn)報(bào)導(dǎo)柵極環(huán)繞線結(jié)構(gòu)的納米線金屬氧化物半導(dǎo)體場(chǎng)效 應(yīng)晶體管(nanowireMOSFET) (Q.T.Do 等人，“High Transconductance MISFET with a SingleInAs Nanowire Channel, ” Electron Device Letters, Vol.28, No.8, p.682(2007), 以及 C.Thelander 等人"Vertical Enhancement-Mode InAs NanowireField-Effect Transistor with 50nm Wrap Gate, ” Electron Device Letters, Vol.29, No.3, p.206 (2008))。而納米 線MOSFET的缺點(diǎn)是，其非平面的結(jié)構(gòu)并不相容于標(biāo)準(zhǔn)的CMOS技術(shù)?，F(xiàn)有技術(shù)也揭示淺溝槽隔離(shallow trench isolation ； STI)工藝，其是在半導(dǎo)體 裝置工藝的前段、在形成晶體管之前進(jìn)行。淺溝槽隔離工藝的主要步驟包括在硅基材中 蝕刻溝槽圖案；沉積例如二氧化硅的一或多個(gè)介電材料以填充溝槽；及使用例如化學(xué)機(jī)械研磨的技術(shù)移除多余的電介質(zhì)。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供一種半導(dǎo)體裝置的制造方 法，包括在一硅基底上定義一掩模，該掩模包括多個(gè)穿過其中的納米尺寸開口；在定 義該掩模之后，在該硅基底穿過所述多個(gè)掩模開口而露出的表面部分建造實(shí)質(zhì)上無缺陷 的非硅半導(dǎo)體納米島；在建造所述多個(gè)納米島之后，在所述多個(gè)納米島上沉積高介電常 數(shù)柵極電介質(zhì)；以及在沉積該高介電常數(shù)柵極電介質(zhì)之后，在所述多個(gè)納米島上架構(gòu)晶 體管。本發(fā)明也提供一種半導(dǎo)體裝置，包括一硅基底；一掩模，設(shè)置在該硅基底的 頂表面上，并包括多個(gè)穿過其中的納米尺寸開口；實(shí)質(zhì)上無缺陷的非硅半導(dǎo)體納米島， 生長(zhǎng)在該硅基底穿過所述多個(gè)掩模開口而露出的頂表面部分；高介電常數(shù)柵極電介質(zhì)， 設(shè)置在所述多個(gè)納米島上；以及晶體管，形成在所述多個(gè)納米島上。本發(fā)明還提供一種半導(dǎo)體裝置的制造方法，包括在一硅基底上定義一掩模， 該掩模包括多個(gè)穿過其中的納米尺寸開口；使用金屬有機(jī)化學(xué)氣相沉積法與氣相源分子 束外延法中的至少一個(gè)方法，在該硅基底穿過所述多個(gè)掩模開口而露出的表面進(jìn)行實(shí)質(zhì) 上無缺陷的非硅半導(dǎo)體納米島的選擇性的異質(zhì)外延生長(zhǎng)；在建造所述多個(gè)納米島之后， 借由金屬有機(jī)化學(xué)氣相沉積法、原子層沉積法與分子束外延法中的至少一個(gè)方法，在所 述多個(gè)納米島上沉積高介電常數(shù)柵極電介質(zhì)；以及在沉積該高介電常數(shù)柵極電介質(zhì)之 后，在所述多個(gè)納米島上架構(gòu)晶體管。本發(fā)明的結(jié)構(gòu)有益于熱能的移除并有良好的平坦度，且相容于目前22納米節(jié)點(diǎn) 或低于22納米節(jié)點(diǎn)的CMOS制造需求。


圖1顯示一實(shí)施例設(shè)置在硅基底上的硬掩模與形成于硬掩模中的納米島；圖2顯示一實(shí)施例用來形成η型溝道MOSFET的納米島的外延層結(jié)構(gòu)；圖3Α顯示一實(shí)施例形成在納米島上的晶體管；圖3Β顯示現(xiàn)有技術(shù)形成在一般材料上的晶體管；圖4顯示一實(shí)施例在基底上形成無位錯(cuò)、薄的異質(zhì)外延、單晶的納米島的方法 流程圖；圖5顯示各種邏輯柵極單元的歷史與預(yù)計(jì)尺寸的曲線圖。主要元件符號(hào)說明100 掩模；102 納米島；200 硅基底；202 柵極氧化層；204 小能隙 通道層；206 未摻雜的大能隙層；208 ρ+型大能隙層；300 晶體管；300' 晶體 管；302 納米島；302' 一般的硅材料；304 區(qū)域；304' 區(qū)域；306 柵極； 306' 柵極；308 歐姆接觸；308' 歐姆接觸。
具體實(shí)施例方式
以下是通過

本發(fā)明的概念。要強(qiáng)調(diào)的是，圖中的各種元件并未畫成與工業(yè)標(biāo)準(zhǔn)規(guī)范相符的比例。實(shí)際上，為了清楚地描述本發(fā)明，各種元件的尺寸可任意地 放大或縮小。在此說明的實(shí)施例提供一種相容于CMOS需求的少缺陷(low-defect)或無缺 陷(defect-free)的異質(zhì)外延方法，其形成的結(jié)構(gòu)包括、但不限于，有益于熱能的移除 并有良好的平坦度，且相容于目前22納米節(jié)點(diǎn)或低于22納米節(jié)點(diǎn)的CMOS制造需 求。詳細(xì)地說，在此說明的實(shí)施例是在硅基底上提供單晶材料的無位錯(cuò)異質(zhì)外延納米島 (dislocation-free heteroepitaxialnano-island)。架構(gòu)在納米島上的晶體管相容于CMOS制造 需求；詳細(xì)地說，上述結(jié)構(gòu)是平坦的，薄的裝置層能益于熱能的移除，且需求的面積相 同于如國際半導(dǎo)體技術(shù)藍(lán)圖(International Technology Roadmap for Semiconductors ； ITRS) 中所述的標(biāo)準(zhǔn)硅CMOS。此外，用來在硅基底上建造納米島的掩模也同時(shí)用來電性隔離 各個(gè)裝置。請(qǐng)參考圖1，可包括例如電介質(zhì)的硬掩模100是用來在硅基底200 (參考圖2)上 建造無位錯(cuò)、薄的異質(zhì)外延、單晶的納米島102，如參照?qǐng)D4的說明。納米島102可解 釋為只包含裝置功能需要的薄層厚度的終止納米線。在一實(shí)施例中，納米島102的總厚 度不超過50nm。如圖2中所示，納米島102可根據(jù)裝置的需求而包括一些異質(zhì)外延層。 詳細(xì)地說，圖2顯示單一個(gè)納米島102的η型溝道MOSFET層結(jié)構(gòu)，其包括柵極氧化層 202、小能隙通道層204、未摻雜的大能隙層206與ρ+型大能隙層208。每個(gè)納米島102上 可制得一或更多個(gè)晶體管，或者可將納米島合并以形成較大的晶體管。納米島102的尺 寸相似于一般納米線的剖面尺寸，且納米島102尺寸的上限取決于無位錯(cuò)生長(zhǎng)的限制。由于納米線一般是以橫剖面為六角形(hexagonal)的結(jié)構(gòu)生長(zhǎng)，因此在一實(shí)施例 中，用來促進(jìn)無位錯(cuò)的生長(zhǎng)的硬掩模100包括六角形的開口(hexagonally-shaped opening) (因此也可稱之為“蜂巢孔(honeycomb)，，)。硅基底200可更具有(111)表面方向，以 促進(jìn)無位錯(cuò)的生長(zhǎng)?？稍O(shè)計(jì)硬掩模100，讓使用納米島架構(gòu)的晶體管所需要的面積等于一 特定節(jié)點(diǎn)的標(biāo)準(zhǔn)CMOS硅晶體管，如圖3A與圖3B所示。詳細(xì)地說，圖3A顯示一實(shí)施 例架構(gòu)在納米島302上的晶體管300。圖3B顯示現(xiàn)有技術(shù)架構(gòu)在一般的材料上，在此例 子中，是形成在硅材料302'上的晶體管300'。在圖3A中，區(qū)域304表示硬掩模與隔 離物。在圖3B中，區(qū)域304'表示淺溝槽隔離結(jié)構(gòu)與隔離物。每個(gè)晶體管300、300' 分別包括柵極306、306'與歐姆接觸308、308'。從圖3A與圖3B的比較可發(fā)現(xiàn)，如 上所述，晶體管300的面積實(shí)質(zhì)上等于晶體管300'的面積。

圖4顯示一實(shí)施例在基底上建造無位錯(cuò)、薄的異質(zhì)外延、單晶的納米島的方法 流程圖。請(qǐng)參考圖4，在步驟400中，掩模是借由例如熱氧化法、氧化沉積法及/或微影 法定義在硅基底上。如參照?qǐng)D1所述的內(nèi)容，在步驟400中定義的掩模為硬掩模。在步 驟402中，借由例如金屬有機(jī)化學(xué)氣相沉積法及/或氣相源分子束外延法，在露出的硅表 面進(jìn)行非硅半導(dǎo)體納米島的選擇性的異質(zhì)外延生長(zhǎng)。在步驟404中，高介電常數(shù)柵極電 介質(zhì)是借由例如金屬有機(jī)化學(xué)氣相沉積法、原子層沉積法及/或分子束外延法沉積。最 后，在步驟406中，在納米島上架構(gòu)晶體管的柵極、側(cè)壁與歐姆接觸。非硅通道材料，例如III-V族半導(dǎo)體與鍺(Ge)，可應(yīng)用于超過22納米世代的 CMOS。一般此技術(shù)的晶體管面積是小于20,OOOnm2。圖5顯示嵌入式微處理器(MPU)柵 極尺寸(四個(gè)晶體管(40)的歷史與預(yù)計(jì)的尺寸曲線圖。舉例來說，包括隔離結(jié)構(gòu)的單一個(gè)晶體管，在16納米節(jié)點(diǎn)與11納米節(jié)點(diǎn)(節(jié)點(diǎn)在此是以嵌入式微處理器/專用集成電路 第一層金屬1/2間距(MPU/ASIC metal 1 (Ml) l/2pitch)定義)的預(yù)計(jì)尺寸為約20,OOOnm2 與約ΙΟ,ΟΟΟηιη2，分別如圖中的點(diǎn)500與點(diǎn)501所示。此說明是假設(shè)晶體管單元包括隔離 結(jié)構(gòu)且占有正方形面積時(shí)，晶體管單元的邊緣長(zhǎng)度為140nm與lOOnm。要注意由于異質(zhì) 外延材料的納米島是建造在隔離掩模圖案中，因此上述納米島仍是非常小的。目前已證 實(shí)能在此尺寸的硅基底上形成無位錯(cuò)的InAs納米線。
雖然本發(fā)明已以較佳實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何本領(lǐng) 域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許改變與潤飾。舉例來 說，所述方法的各種步驟可以不同的順序或連續(xù)地執(zhí)行，或與其他步驟合并、甚至分割 成其他步驟或以其他步驟取代，或全部移除。另外，在說明書中的方法或其他部分所述 的各種功能，可合并提供額外及/或其他的功能。因此，本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視隨附 的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種方法，包括在一硅基底上定義一掩模，該掩模包括多個(gè)穿過其中的納米尺寸開口；在定義該掩 模之后，在該硅基底穿過所述多個(gè)掩模開口而露出的表面部分建造實(shí)質(zhì)上無缺陷的非硅 半導(dǎo)體納米島；在建造所述多個(gè)納米島之后，在所述多個(gè)納米島上沉積高介電常數(shù)柵極電介質(zhì)；以及在沉積該高介電常數(shù)柵極電介質(zhì)之后，在所述多個(gè)納米島上架構(gòu)晶體管。
2.如權(quán)利要求1所述的方法，其中建造所述多個(gè)納米島包括借由金屬有機(jī)化學(xué)氣相沉 積法進(jìn)行所述多個(gè)非硅半導(dǎo)體納米島的選擇性的異質(zhì)外延生長(zhǎng)。
3.如權(quán)利要求1所述的方法，其中建造所述多個(gè)納米島包括借由氣相源分子束外延法 進(jìn)行所述多個(gè)非硅半導(dǎo)體納米島的選擇性的異質(zhì)外延生長(zhǎng)。
4.如權(quán)利要求1所述的方法，其中沉積該高介電常數(shù)柵極電介質(zhì)是借由金屬有機(jī)化學(xué) 氣相沉積法進(jìn)行。
5.如權(quán)利要求1所述的方法，其中沉積該高介電常數(shù)柵極電介質(zhì)是借由原子層沉積法 進(jìn)行。
6.如權(quán)利要求1所述的方法，其中沉積該高介電常數(shù)柵極電介質(zhì)是借由分子束外延法 進(jìn)行。
7.如權(quán)利要求1項(xiàng)所述的方法，其中所述多個(gè)開口中的每一個(gè)是六角形。
8.—種半導(dǎo)體裝置，包括一硅基底；一掩模，設(shè)置在該硅基底的頂表面上，并包括多個(gè)穿過其中的納米尺寸開口；實(shí)質(zhì)上無缺陷的非硅半導(dǎo)體納米島，生長(zhǎng)在該硅基底穿過所述多個(gè)掩模開口而露出 的頂表面部分；高介電常數(shù)柵極電介質(zhì)，設(shè)置在所述多個(gè)納米島上；以及晶體管，形成在所述多個(gè) 納米島上。
9.如權(quán)利要求8所述的半導(dǎo)體裝置，其中所述多個(gè)開口中的每一個(gè)是六角形。
10.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該納米島的厚度小于或等于50nm。
11.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該硅基底具有(111)表面方向。
12.如權(quán)利要求8所述的半導(dǎo)體裝置，其中該掩模包括一硬掩模。
13.—種方法，包括在一硅基底上定義一掩模，該掩模包括多個(gè)穿過其中的納米尺寸開口 ；使用金屬有機(jī)化學(xué)氣相沉積法與氣相源分子束外延法中的至少一個(gè)方法，在該硅基 底穿過所述多個(gè)掩模開口而露出的表面進(jìn)行實(shí)質(zhì)上無缺陷的非硅半導(dǎo)體納米島的選擇性 的異質(zhì)外延生長(zhǎng)；在建造所述多個(gè)納米島之后，借由金屬有機(jī)化學(xué)氣相沉積法、原子層沉積法與分子 束外延法中的至少一個(gè)方法，在所述多個(gè)納米島上沉積高介電常數(shù)柵極電介質(zhì)；以及在沉積該高介電常數(shù)柵極電介質(zhì)之后，在所述多個(gè)納米島上架構(gòu)晶體管。
14.如權(quán)利要求13所述的方法，其中架構(gòu)所述多個(gè)晶體管包括設(shè)置柵極、側(cè)壁與歐姆 接觸。
15.如權(quán)利要求13所述的方法，其中所述多個(gè)開口中的每一個(gè)是六角形。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置的制造方法，包括在一硅基底上定義一掩模，該掩模包括多個(gè)穿過其中的納米尺寸開口；在定義該掩模之后，在該硅基底穿過所述多個(gè)掩模開口而露出的表面部分建造實(shí)質(zhì)上無缺陷的非硅半導(dǎo)體納米島；在建造所述多個(gè)納米島之后，在所述多個(gè)納米島上沉積高介電常數(shù)柵極電介質(zhì)；以及在沉積該高介電常數(shù)柵極電介質(zhì)之后，在所述多個(gè)納米島上架構(gòu)晶體管。本發(fā)明的結(jié)構(gòu)有益于熱能的移除并有良好的平坦度，且相容于目前22納米節(jié)點(diǎn)或低于22納米節(jié)點(diǎn)的CMOS制造需求。
文檔編號(hào)H01L21/8234GK102024759SQ20101000465
公開日2011年4月20日 申請(qǐng)日期2010年1月20日 優(yōu)先權(quán)日2009年9月18日
發(fā)明者麥西亞斯·派斯雷克 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司