專利名稱：半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造及設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體結(jié)構(gòu)及其形成方 法，該半導(dǎo)體結(jié)構(gòu)可以有效地減小STI (硅溝槽隔離)和器件區(qū)之間存在的缺角(divot)。
背景技術(shù)：
集成電路制造工藝的快速發(fā)展，使得半導(dǎo)體產(chǎn)品日益集成化與小型化。然而，隨著 產(chǎn)品的集成化，半導(dǎo)體組件的尺寸與隔離半導(dǎo)體組件的隔離結(jié)構(gòu)大小也隨之縮減。因此，在 半導(dǎo)體制造工藝中，如何形成良好的隔離結(jié)構(gòu)則更加困難?，F(xiàn)有的一種形成隔離結(jié)構(gòu)的方 法仍然是借助局部氧化形成的氧化層，然而此種方式對于集成度高的半導(dǎo)體器件而言并不 適用，容易產(chǎn)生鳥嘴侵蝕的問題。因此，目前以STI (硅溝槽隔離)工藝為主流，特別適合于 次微米以下的集成電路的制造。然而在STI工藝的化學(xué)機(jī)械拋光處理中，沿著Si02/Si界面出現(xiàn)的機(jī)械應(yīng)力通常 會導(dǎo)致在STI區(qū)與器件區(qū)(有源硅)之間產(chǎn)生缺角，如圖1所示，缺角將引起器件的電流泄 漏和其他問題，從而會降低器件的性能。特別是隨著器件尺寸的不斷減小，這個問題將會越
來越嚴(yán)重。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)缺陷之一，特別是解決現(xiàn)有技術(shù)中由于STI 結(jié)構(gòu)與器件區(qū)之間的缺角弓丨起的器件性能下降的問題。為達(dá)到上述目的，本發(fā)明一方面提出一種半導(dǎo)體結(jié)構(gòu)，包括硅襯底；形成在所述 硅襯底中的器件區(qū)和STI區(qū)，其中，所述STI區(qū)從所述硅襯底的底部刻蝕并填充形成以避免 出現(xiàn)缺角，且所述STI區(qū)中填充有介質(zhì)材料；形成在所述硅襯底中且位于所述器件區(qū)和STI 區(qū)之下的介質(zhì)層，其中，所述介質(zhì)層之下還形成有硅襯底。本發(fā)明實(shí)施例還提出了一種形成半導(dǎo)體硅襯底的方法，包括以下步驟提供硅襯 底；從所述硅襯底的底部刻蝕形成STI區(qū)和器件區(qū)以避免出現(xiàn)缺角；采用介質(zhì)材料填充所 述STI區(qū)并形成在所述硅襯底中且位于所述器件區(qū)和STI區(qū)之下的介質(zhì)層；在所述介質(zhì)層 之下粘合其他硅襯底；去除所述STI區(qū)和器件區(qū)之上的硅襯底以形成STI結(jié)構(gòu)。本發(fā)明通過從襯底的底部刻蝕并填充STI區(qū)，使得形成的STI區(qū)和器件區(qū)之間沒 有缺角，從而顯著提高器件的性能。本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變 得明顯，或通過本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對實(shí)施例的描述中將變 得明顯和容易理解，其中圖1為現(xiàn)有技術(shù)中在STI區(qū)與器件區(qū)之間產(chǎn)生的缺角的示意圖2為本發(fā)明實(shí)施例的不具有缺角的半導(dǎo)體結(jié)構(gòu)的示意圖；圖3-9為本發(fā)明實(shí)施例的形成上述半導(dǎo)體結(jié)構(gòu)方法的中間過程的剖面圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終 相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附 圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡 化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且 目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重 復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此 外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到 其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形 成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。本發(fā)明主要在于通過從襯底的底部刻蝕并填充STI區(qū)，使得形成的STI區(qū)和器件 區(qū)之間沒有缺角，從而顯著提高器件的性能。如圖2所示，為本發(fā)明實(shí)施例的不具有缺角的半導(dǎo)體結(jié)構(gòu)的示意圖。該半導(dǎo)體結(jié) 構(gòu)包括硅襯底100，形成在硅襯底100中的器件區(qū)120和STI區(qū)110，其中，在本發(fā)明實(shí)施例 中，STI區(qū)110從硅襯底100的底部刻蝕并填充形成以避免出現(xiàn)缺角，且所述STI區(qū)110中 填充有介質(zhì)材料，例如具有各種應(yīng)力的各種介電絕緣物質(zhì)諸如SiO2, Si3N4，Ta2O5或所述多 種介電材料的組合，還包括形成在硅襯底100中且位于器件區(qū)120和STI區(qū)110之下的介 質(zhì)層130，其中，介質(zhì)層130之下還形成有硅襯底，從而可形成SOI (絕緣體上硅)的襯底結(jié) 構(gòu)。在本發(fā)明的一個實(shí)施例中，優(yōu)選地，介質(zhì)層130中的介質(zhì)材料與STI區(qū)110中填充的介 質(zhì)材料相同，例如都為Si02。另外，可采用粘合其他硅襯底的方式在介質(zhì)層130之下形成硅 襯底。在本發(fā)明的實(shí)施例中，可在器件區(qū)120中形成MOSFET器件和/或非FET器件140。在本發(fā)明的一個實(shí)施例中，STI區(qū)110的側(cè)壁可以是垂直的，也可以是傾斜的，或 者任何可能的其他形狀也應(yīng)該在奔發(fā)明的保護(hù)范圍之內(nèi)。可選地，在本發(fā)明的其他實(shí)施例中，在器件區(qū)110和STI區(qū)120，以及器件區(qū)110和 介質(zhì)層130之間還具有一層或多層襯里層(圖中未示出)，該襯里層可包括具有各種應(yīng)力的 各種介電絕緣物質(zhì)諸如SiO2, Si3N4，Ta2O5或所述多種介電材料的組合。為了更清楚的理解本發(fā)明提出的上述半導(dǎo)體結(jié)構(gòu)，本發(fā)明還提出了形成上述半導(dǎo) 體結(jié)構(gòu)的方法的實(shí)施例，需要注意的是，本領(lǐng)域技術(shù)人員能夠根據(jù)上述半導(dǎo)體結(jié)構(gòu)選擇多 種工藝進(jìn)行制造，例如不同類型的產(chǎn)品線，不同的工藝流程等等，但是這些工藝制造的半導(dǎo) 體結(jié)構(gòu)如果采用與本發(fā)明上述結(jié)構(gòu)基本相同的結(jié)構(gòu)，達(dá)到基本相同的效果，那么也應(yīng)包含 在本發(fā)明的保護(hù)范圍之內(nèi)。為了能夠更清楚的理解本發(fā)明，以下將具體描述形成本發(fā)明上 述結(jié)構(gòu)的方法及工藝，還需要說明的是，以下步驟僅是示意性的，并不是對本發(fā)明的限制， 本領(lǐng)域技術(shù)人員還可通過其他工藝實(shí)現(xiàn)。如圖3-9所示，為本發(fā)明實(shí)施例的形成上述半導(dǎo)體結(jié)構(gòu)方法的中間過程的剖面圖，該方法包括以下步驟步驟1，提供硅襯底100。步驟2，從硅襯底100的底部刻蝕形成STI區(qū)110和器件區(qū)120，如圖3所示。在本 發(fā)明的該實(shí)施例中，STI區(qū)110的側(cè)壁可以是垂直的(如圖3所示)，也可以是傾斜的(如 圖4所示)，當(dāng)然其他任何適合的形狀也可應(yīng)用在本發(fā)明中。步驟3，從硅襯底100的底部填充STI區(qū)110，在一個實(shí)施例中，可采用氧化物填 充，如SiO2、高介質(zhì)常數(shù)材料、具有各種應(yīng)力的Si3N4、Ta2O5或其組合，如圖5所示。在本發(fā) 明的一個實(shí)施例中，對STI區(qū)110進(jìn)行填充時(shí)，填充的介質(zhì)材料可超出STI區(qū)110，在STI區(qū) 110和器件區(qū)120之下形成一層介質(zhì)層。步驟4，對STI區(qū)110和器件區(qū)120之下形成的介質(zhì)層進(jìn)行化學(xué)機(jī)械拋光CMP處理 以對介質(zhì)層的表面進(jìn)行平坦化?？蛇x地，在本發(fā)明實(shí)施例中，在向STI區(qū)110填充介質(zhì)材料之前，還可先淀積一層 或多層襯里層150，如圖6所示，襯里層150可包括SiO2、具有各種應(yīng)力的Si3N4、Ta2O5或者 所述介電材料的組合等。如果淀積了襯里層150，則在之后一層一層地淀積體介質(zhì)薄膜從而 填充STI區(qū)110，并進(jìn)行CMP。步驟5，在本發(fā)明實(shí)施例中，可選地，如果填充STI區(qū)110形成的介質(zhì)層厚度不滿足 SOI襯底要求的話，還需要淀積一層介質(zhì)層130，如圖7所示。步驟6，在介質(zhì)層130之下粘合其他硅襯底，從而形成SOI襯底，如圖8所示。步驟7，去除STI區(qū)110和器件區(qū)120之上的硅襯底100以形成最終的STI結(jié)構(gòu)， 如圖9所示，通過該方式不會產(chǎn)生STI區(qū)110和器件區(qū)120之間的缺角?？刹捎枚喾N方 式去除STI區(qū)110和器件區(qū)120之上的硅襯底100，例如CMP方式直到停止在填充的介質(zhì) 上。另外，還可以采用其他方式去除STI區(qū)110和器件區(qū)120之上的硅襯底100，例如氧化 (Oxidation)方式，氧化(Oxidation)方式是將上面的硅晶體材料氧化后，然后用HF酸將氧 化物腐蝕掉硅襯底100。步驟8，利用傳統(tǒng)工藝，可在器件區(qū)120中形成MOSFET器件和/或非FET器件140， 如圖2所示，本視圖僅是示意性的，當(dāng)然本領(lǐng)域技術(shù)人員還可形成其他器件。本發(fā)明通過從襯底的底部刻蝕并填充STI區(qū)，使得形成的STI區(qū)和器件區(qū)之間沒 有缺角，從而顯著提高器件的性能。盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對于本領(lǐng)域的普通技術(shù)人員而言，可以 理解在不脫離本發(fā)明的原理和精神的情況下可以對這些實(shí)施例進(jìn)行多種變化、修改、替換 和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括 硅襯底；形成在所述硅襯底中的器件區(qū)和硅溝槽隔離STI區(qū)，其中，所述STI區(qū)從所述硅襯底的 底部刻蝕并填充形成以避免出現(xiàn)缺角，且所述STI區(qū)中填充有介質(zhì)材料；形成在所述硅襯底中且位于所述器件區(qū)和STI區(qū)之下的介質(zhì)層，其中，所述介質(zhì)層之 下還形成有硅襯底。
2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，在所述器件區(qū)和所述STI區(qū)，以及所 述器件區(qū)和所述介質(zhì)層之間具有一層或多層襯里層。
3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述襯里層包括具有各種應(yīng)力介電 絕緣物質(zhì)。
4.如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述介電絕緣物質(zhì)包括SiO2,Si3N4， Ta2O5或所述其組合。
5.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述STI區(qū)的側(cè)壁為垂直的或傾斜的。
6.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，在所述器件區(qū)中形成的MOSFET器件 和/或非FET器件。
7.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述STI區(qū)中填充的介質(zhì)材料和所述 介質(zhì)層中的介質(zhì)材料包括具有各種應(yīng)力的介電絕緣物質(zhì)。
8.如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所介電絕緣物質(zhì)包括SiO2,Si3N4， Ta2O5或其組合。
9.一種形成半導(dǎo)體硅襯底的方法，其特征在于，包括以下步驟 提供硅襯底；從所述硅襯底的底部刻蝕形成STI區(qū)和器件區(qū)以避免出現(xiàn)缺角； 采用介質(zhì)材料填充所述STI區(qū)并形成在所述硅襯底中且位于所述器件區(qū)和STI區(qū)之下 的介質(zhì)層；在所述介質(zhì)層之下粘合其他硅襯底； 去除所述STI區(qū)和器件區(qū)之上的硅襯底以形成STI結(jié)構(gòu)。
10.如權(quán)利要求9所述的形成半導(dǎo)體硅襯底的方法，其特征在于，還包括 在所述器件區(qū)中形成MOSFET器件和/或非FET器件。
11.如權(quán)利要求9所述的形成半導(dǎo)體硅襯底的方法，其特征在于，在形成所述介質(zhì)層之 前,還包括在所述器件區(qū)和所述介質(zhì)層之間形成一層或多層襯里層。
12.如權(quán)利要求11所述的形成半導(dǎo)體硅襯底的方法，其特征在于，所述襯里層包括具 有各種應(yīng)力的介電絕緣物質(zhì)。
13.如權(quán)利要求12所述的形成半導(dǎo)體硅襯底的方法，其特征在于，所述介電絕緣物質(zhì) 包括SiO2, Si3N4, Ta2O5或其組合。
14.如權(quán)利要求9所述的形成半導(dǎo)體硅襯底的方法，其特征在于，所述STI區(qū)的側(cè)壁為 垂直的或傾斜的。
15.如權(quán)利要求9所述的形成半導(dǎo)體硅襯底的方法，其特征在于，所述STI區(qū)中填充的介質(zhì)材料和所述介質(zhì)層中的介質(zhì)材料包括具有各種應(yīng)力的介電絕緣物質(zhì)。
16.如權(quán)利要求15所述的形成半導(dǎo)體硅襯底的方法，其特征在于，所述介電絕緣物質(zhì) 包括SiO2, Si3N4, Ta2O5或其組合。
全文摘要
本發(fā)明提出一種半導(dǎo)體結(jié)構(gòu)，包括硅襯底；形成在所述硅襯底中的器件區(qū)和STI區(qū)，其中，所述STI區(qū)從所述硅襯底的底部刻蝕并填充形成以避免出現(xiàn)缺角，且所述STI區(qū)中填充有介質(zhì)材料；形成在所述硅襯底中且位于所述器件區(qū)和STI區(qū)之下的介質(zhì)層，其中，所述介質(zhì)層之下還形成有硅襯底。本發(fā)明通過從襯底的底部刻蝕并填充STI區(qū)，使得形成的STI區(qū)和器件區(qū)之間沒有缺角，從而顯著提高器件的性能。
文檔編號H01L21/762GK102122658SQ20101003387
公開日2011年7月13日 申請日期2010年1月11日 優(yōu)先權(quán)日2010年1月11日
發(fā)明者梁擎擎, 鐘匯才 申請人:中國科學(xué)院微電子研究所