專利名稱：用于FinFET的ESD保護(hù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及一種用于靜電放電(ESD)保護(hù)的電路，尤其涉及一種用于 在充電器件模式(CDM)放電期間半導(dǎo)體芯片中的鰭狀場效應(yīng)晶體管(FinFET)的跨域 (cross-domain)保護(hù)的電路。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)尺寸的降低，鰭狀場效應(yīng)晶體管(FinFET)更加頻繁地用于半導(dǎo) 體技術(shù)。不幸的是，由于FinFET的信道寬度相對較小，F(xiàn)inFET通常更加容易經(jīng)受由靜電放 電(ESD)事件所導(dǎo)致的設(shè)備故障。從而，需要一種解決該問題的解決方案。由于其物理結(jié)構(gòu)，F(xiàn)inFET被認(rèn)為是三維晶體管。FinFET的有源區(qū)(漏極、溝道和 源極)從FinFET所在的半導(dǎo)體襯底的表面伸出，非常像矩形盒。此外，柵極結(jié)構(gòu)通常在三 個(gè)側(cè)面但有時(shí)在兩個(gè)側(cè)面上圍繞溝道。由于當(dāng)與類似尺寸的器件相比時(shí)FinFET具有相對更高的驅(qū)動電流以及由于 FinFET防止短溝道效應(yīng)的普通能力，F(xiàn)inFET在更小的技術(shù)中具有優(yōu)勢。由于柵極圍繞溝 道使得增加了溝道的有效寬度，所以FinFET通常具有增加的驅(qū)動電流。增加的溝道寬度允 許更大的驅(qū)動電流。此外，通過使柵極圍繞溝道，柵極可以更容易地抑制通過溝道的泄漏電 流，由此降低短溝道效應(yīng)。FinFET的優(yōu)勢使其被用于更小的技術(shù)，尤其是32nm以下，但用于更小尺寸的折中 已經(jīng)導(dǎo)致在ESD事件期間對FinFET的故障增加的敏感性。FinFET的有源區(qū)寬度遠(yuǎn)遠(yuǎn)小于 對應(yīng)技術(shù)尺寸的另一器件。當(dāng)ESD事件發(fā)生時(shí)，更小的寬度導(dǎo)致FinFET中電流密度的增加。 例如，與平面體MOSFET的約2mA/ μ m或平面SOI MOSFET的約1. 4mA/ μ m相比，F(xiàn)inFET在 器件故障發(fā)生之前通常具有0. ImA/μ m的最大值。電流密度的增加會導(dǎo)致電介質(zhì)柵極氧化 物在有源區(qū)和柵極之間出現(xiàn)擊穿，導(dǎo)致柵極和有源區(qū)之間的短路。從而，F(xiàn)inFET可能會完 全故障。ESD事件通常被劃分為三種不同的模式人體模式(HBM)、機(jī)器模式(MM)和充電器 件模式(CDM)。在HBM下，通常人將使電荷存儲在他和她身上。然后，人將觸摸半導(dǎo)體封裝 上的管腳，使得所存儲的電荷釋放到半導(dǎo)體芯片。理想地，芯片中的電路將引導(dǎo)電流遠(yuǎn)離芯 片上的內(nèi)部器件并且使電流泄漏至地。HBM通常為三種模式中的最小電壓幅度，但是通常持 續(xù)時(shí)間最長。類似于HBM，在MM下，通常被認(rèn)為是金屬機(jī)器的機(jī)器將使電荷存儲在其上。機(jī) 器將與半導(dǎo)體封裝的管腳接觸來釋放存儲的電荷。再次，內(nèi)部電路應(yīng)該引導(dǎo)電流遠(yuǎn)離芯片 中的組件并使其引導(dǎo)至地。匪的電壓幅度和持續(xù)時(shí)間通常在HBM和CDM之間。在CDM下， 電荷將積累在芯片本身上。芯片的內(nèi)部電路嘗試使電流引導(dǎo)至一些電源總線，使得電流隨 后被引導(dǎo)遠(yuǎn)離芯片的其他內(nèi)部器件并流出到封裝上的管腳。CDM通常具有最高的電壓幅度 以及最短的放電持續(xù)時(shí)間。在此期間，當(dāng)由于在ESD事件期間的高電壓幅度放電而導(dǎo)致FinFET易于器件故障 時(shí)，CDM放電。從而，在現(xiàn)有技術(shù)中需要一種在CDM ESD事件期間保護(hù)FinFET的器件。

發(fā)明內(nèi)容
通過本發(fā)明的實(shí)施例，通常解決或避免了這些和其他問題，并且通常實(shí)現(xiàn)了技術(shù)優(yōu)點(diǎn)。根據(jù)本發(fā)明的一個(gè)實(shí)施例，半導(dǎo)體器件包括收發(fā)器電路，包括鰭狀場效應(yīng)晶體管 (FinFET)和第一接地總線；接收器電路，包括FinFET和第二接地總線；以及傳輸總線，電連 接接收器電路和收發(fā)器電路。接收器電路和收發(fā)器電路均進(jìn)一步包括靜電放電(ESD)保護(hù) 電路，靜電放電保護(hù)電路包括電連接至傳輸總線的平面晶體管。根據(jù)本發(fā)明的另一實(shí)施例，半導(dǎo)體器件包括傳輸總線、收發(fā)器、和接收器。收發(fā)器 包括第一電源總線、第一接地總線、包括電連接至傳輸總線的FinFET的收發(fā)器運(yùn)算電路以 及包括平面晶體管的收發(fā)器ESD保護(hù)電路，其中，第一平面晶體管電連接傳輸總線和第一 電源總線，以及第二平面晶體管電連接傳輸總線電連接和第一接地總線。接收器包括第二 電源總線、第二接地總線、包括電連接至傳輸總線的FinFET的接收器運(yùn)算電路以及包括平 面晶體管的接收器ESD保護(hù)電路，其中，第三平面晶體管電連接傳輸總線和第二電源總線， 并且第四平面晶體管電連接傳輸總線和第二接地總線。根據(jù)本發(fā)明的另一實(shí)施例，用于形成半導(dǎo)體器件的方法包括在第一電源總線和 第一接地總線之間電連接收發(fā)器運(yùn)算電路；在第二電源總線和第二接地總線之間電連接接 收器運(yùn)算電路；在收發(fā)器運(yùn)算電路和接收器運(yùn)算電路之間電連接傳輸總線；提供第一靜電 放電(ESD)保護(hù)電路；提供第二 ESD保護(hù)電路；以及提供外部接觸，以釋放通過靜電放電事 件產(chǎn)生的電流。外部接觸連接至總線(第一電源總線、第一接地總線、第二電源總線或第二 接地總線)。收發(fā)器運(yùn)算電路和接收器運(yùn)算電路均包括一個(gè)或多個(gè)鰭狀場效應(yīng)晶體管。第 一 ESD保護(hù)電路電連接至第一電源總線、第一接地總線以及傳輸總線。第二 ESD保護(hù)電路 電連接至第二電源總線、第二接地總線以及傳輸總線。第一 ESD保護(hù)電路和第二 ESD保護(hù) 電路均包括一個(gè)或多個(gè)平面晶體管。本發(fā)明實(shí)施例的優(yōu)點(diǎn)在于與FinFET的有源區(qū)相比，平面晶體管的有源區(qū)的魯棒 性使得更大的電流繞過半導(dǎo)體芯片上的FinFET。從而，減少較小技術(shù)中使用的FinFET由于 ESD事件而故障的可能性。


為了更好地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在結(jié)合附圖進(jìn)行以下描述作為參考，其中圖1是根據(jù)本發(fā)明實(shí)施例的具有跨域ESD保護(hù)的收發(fā)器和接收器電路。
具體實(shí)施例方式以下將詳細(xì)描述本發(fā)明的制造和使用。然而，應(yīng)該想到，本發(fā)明提供了可以在多種 特定環(huán)境中具體化的多種可應(yīng)用發(fā)明思想。所述的特定實(shí)施例僅是制造和使用本發(fā)明的特 定方式，不限制本發(fā)明的范圍。以下將關(guān)于特定環(huán)境中的實(shí)施例描述本發(fā)明，即，用于CDM ESD事件中FinFET的 跨域保護(hù)的電路。然而，本發(fā)明還可以應(yīng)用于其他晶體管器件和其他ESD事件，而不限于 此。
在使用FinFET變得普遍之前，對半導(dǎo)體芯片上的收發(fā)器電路的ESD跨域保護(hù)被認(rèn) 為是不可能的，這是因?yàn)槠骷挠性磪^(qū)足夠抵擋由ESD事件產(chǎn)生的電流；ESD保護(hù)僅設(shè)置在 接收器電路上，以保護(hù)晶體管柵極氧化物。然而，如上所述，收發(fā)器電路中的FinFET有源區(qū) 通常不能抵擋CDM ESD事件產(chǎn)生的電流。這導(dǎo)致收發(fā)器電路中的FinFET的故障。圖1示出了根據(jù)本發(fā)明實(shí)施例的均具有跨域ESD保護(hù)的收發(fā)器電路10和接收器電路50。收發(fā)器電路10包括第一電壓源VDDl總線12和外部接觸14、第一接地VSSl總線 18和外部接觸20、以及連接于VDDl總線12和VSSl總線18之間的電源鉗位16。反相器連 接至收發(fā)器電路10內(nèi)并且在VDDl總線12和VSSl總線18之間的其他運(yùn)算電路(未示出)。 反相器包括PMOS FinFET 22和NMOS FinFET 24。PMOS FinFET 22的源極連接至VDDl總線 12，而 NMOS FinFET 24 的源極連接至 VSSl 總線 18。PMOSFinFET 22 禾口 NMOS FinFET 24 的 柵極連接至收發(fā)器電路10中的其他運(yùn)算電路(未示出)。PMOS FinFET 22和NMOS FinFET 24的漏極連接在一起并連接至傳輸總線40。收發(fā)器電路10還包括CDM保護(hù)機(jī)制，其包括 平面PM0SFET 26和平面NM0SFET 28。平面PM0SFET 26的源極連接至VDDl總線12，以及 平面PM0SFET 26的柵極通過電阻器30連接至VDDl總線12。平面NM0SFET 28的源極連接 至VSSl總線18，以及平面NM0SFET28的柵極通過電阻器32連接至VSSl總線18。接收器電路50包括第二電壓源VDD2總線52和外部接觸54、第二接地VSS2總 線58和外部接觸60、以及連接于VDD2總線52和VSS2總線58之間的電源鉗位(power clamp)。反相器連接至接收器電路50內(nèi)并且在VDD2總線52和VSS2總線58之間的其他 運(yùn)算電路(未示出)。反相器包括 PMOS FinFET 62 禾口 NMOS FinFET 64。PMOS FinFET 62 的源極連接至VDD2總線52，而NMOS FinFET 64的源極連接至VSS2總線58。PMOSFinFET 62和匪OS FinFET 64的柵極連接至與傳輸總線40連接的電阻器74。PMOS FinFET 62禾口 NMOS FinFET 64的漏極連接在一起并連接至接收器電路50中的其他運(yùn)算電路(未示出)。 接收器電路50還包括CDM保護(hù)機(jī)制，其包括平面PM0SFET 66和平面NM0SFET 68。平面 PM0SFET 66的源極連接至VDD2總線52，以及平面PM0SFET 66的柵極通過電阻器70連接 至VDD2總線52。平面NM0SFET 58的源極連接至VSS2總線58，以及平面NM0SFET 58的柵 極通過電阻器72連接至VSS2總線58。VSSl總線18和VSS2總線58通過交叉連接二極管而連接。二極管42具有連接至 VSSl總線18的陽極和連接至VSS2總線58的陰極。相反地，二極管44具有連接至VSS2總 線58的陽極和連接至VSSl總線18的陰極。本領(lǐng)域技術(shù)人員將認(rèn)識到，圖1中的電路通常設(shè)置在容納在封裝中的半導(dǎo)體管芯 上。外部接觸14、20、54和60可以表示半導(dǎo)體管芯和/或封裝的接觸焊盤，例如，觸發(fā)器組 件中的凸點(diǎn)焊盤或絲焊組件中的絲焊焊盤。這些外部接觸14、20、54和60通常通過不同的 互連結(jié)構(gòu)電連接至封裝上的多種外部封裝管腳。芯片可以被設(shè)計(jì)為使得在ESD事件期間放電的電荷通過芯片封裝上的任何管腳 而釋放，但是關(guān)于圖1，VDDl外部接觸14被假設(shè)連接至使ESD電荷泄漏的封裝管腳。在其 他實(shí)施例中，其他外部接觸20、54和60連接至封裝管腳，以使ESD電荷泄漏。在這些其他 實(shí)施例中，本領(lǐng)域技術(shù)人員將認(rèn)識到，以下將描述ESD事件期間電流和不同組件的操作的 差異。此外，雖然沒有如此限制，但是關(guān)于圖1討論的ESD保護(hù)被特別應(yīng)用于跨域保護(hù)。因 此，關(guān)于圖1，僅討論跨域保護(hù)，使得電荷被假設(shè)來自接收器電路50。
假設(shè)正CDM ESD事件源于VDD2總線52上或附近，平面PM0SFET 26和66將進(jìn)行操 作以使由ESD事件導(dǎo)致的一些電流通過VDDl總線12和外部接觸14泄漏出去。當(dāng)高正電壓 突然在VDD2總線52上放電時(shí)，平面PM0SFET 66將進(jìn)入跳回(snap-back)模式，或雪崩擊 穿，引起通過平面PM0SFET 66的近似短路。電流將從VDD2總線52穿過，通過PM0SFET66， 通過電阻器74，并到達(dá)傳輸總線40。從而，傳輸總線40將處于高電壓，使得平面PM0SFET 26在飽和模式下操作，以引導(dǎo)電流到VDDl總線12并輸出到VDDl外部接觸14。通過平面 PM0SFET 26和66以及電阻器74的電流導(dǎo)致VDDl總線12和VDD2總線52之間的壓降，VDD2 總線處于明顯更高的電壓處。由于VDD2總線52處于更高電壓，所以電源鉗位56將進(jìn)行操 作以將電流引導(dǎo)至VSS2總線58。該電流朝向二極管44偏置，以將電流引導(dǎo)至VSSl總線 18。這將導(dǎo)致VSSl總線18處于比VDDl總線12更高的電壓，并且將導(dǎo)致電源鉗位16操作 以將電流引導(dǎo)至VDDl總線12。從而，平面PM0SFET 26和66防止了由ESD事件導(dǎo)致的大多 數(shù)電流流過接收器電路50或收發(fā)器電路10中的任何FinFET。假設(shè)負(fù)CDM ESD事件源于VDD2總線52上或附近，除了電流反向流動以及平面PM0SFET 26和66操作模式被切換之外，電路類似于正CDMESD事件進(jìn)行操作。當(dāng)負(fù)ESD事 件發(fā)生時(shí)，平面PM0SFET 66飽和，并且平面PM0SFET 26處于跳回模式。電流將從VDDl外 部接觸14流到VDDl總線12，通過平面PM0SFET 26到傳輸總線40，通過電阻器74和平面 PM0SFET 66到VDD2總線52。再次，壓降發(fā)生在VDDl總線12和VDD2總線52之間，使電源 鉗位16和56操作并引導(dǎo)電流通過電源鉗位16、VSSl總線18、前向偏置的二極管42、VSS2 總線58以及電源鉗位56，至VDD2總線52上的ESD放電。再次，防止電流流過FinFET。假設(shè)正CDM ESD事件源于VSS2總線58上或附近，平面NM0SFET 68和平面PM0SFET 26將進(jìn)行操作，以使由ESD事件導(dǎo)致的一些電流通過VDDl總線12和外部接觸14泄漏出 去。當(dāng)在VSS2總線58上釋放高正電壓時(shí)，平面NM0SFET 68將在飽和模式下操作。電流將 從VSS2總線58流過平面NM0SFET 68，流過電阻器74，并且到傳輸總線40。從而，傳輸總 線40將處于高電壓，使得平面PM0SFET 26在飽和模式下操作，以將電流引導(dǎo)至VDDl總線 12并引導(dǎo)至VDD 1外部接觸14。此外，第二電流路徑將產(chǎn)生。電流還將從VSS2總線通過 前向偏置二極管44流到VSSl總線18。然后，VSSl總線18處于比VDDl總線12更高的電 壓，使得電源鉗位16進(jìn)行操作以將電流引導(dǎo)至VDDl總線12并引導(dǎo)出外部接觸14。再次， 防止電流流過FinFET。假設(shè)負(fù)CDM ESD事件源于VSS2總線58上或附近，除電流在相反方向上流動并且 平面PM0SFET 26和平面NM0SFET 68操作模式被切換之外，電路類似于正CDM ESD事件進(jìn) 行操作。當(dāng)負(fù)ESD事件發(fā)生時(shí)，平面NM0SFET 68和平面PM0SFET 26處于跳回模式。電流 從VDDl外部接觸14流到VDDl總線12，通過平面PM0SFET26到傳輸總線40，通過電阻器74 和平面NM0SFET 58到VSS2總線58。再次，第二電流路徑將產(chǎn)生。電流還從VSSl總線18 通過前向偏置二極管42流到VSS2總線。然后，VSSl總線18處于遠(yuǎn)遠(yuǎn)低于VDDl總線12的 電壓，使得電源鉗位16進(jìn)行操作以從VDDl總線12和外部接觸14引導(dǎo)電流。再次，防止電 流流過FinFET。圖1中表示的實(shí)施例簡化了如何保護(hù)半導(dǎo)體芯片上的FinFET。與FinFET的有源 區(qū)相比，平面MOSFET的有源區(qū)的魯棒性允許更多電流繞過半導(dǎo)體芯片上的FinFET。在32nm 技術(shù)和更小的技術(shù)中，該實(shí)施例特別有用。從而，減小了在這些技術(shù)中使用的FinFET由于ESD事件而故障的可能性。
雖然已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)點(diǎn)，但應(yīng)該明白，在不脫離所附權(quán)利要求限 定的本發(fā)明的精神和范圍的情況下，可作出多種改變、替換和更改。而且，本發(fā)明的范圍不 旨在限于說明書中描述的處理、機(jī)器、制造、事物、手段、方法和步驟的具體實(shí)施例。本領(lǐng)域 技術(shù)人員根據(jù)本發(fā)明的公開內(nèi)容、現(xiàn)有或后來開發(fā)的處理、機(jī)器、制造和物質(zhì)、裝置、方法或 步驟的組合想到，可根據(jù)本發(fā)明利用執(zhí)行基本與本文描述的對應(yīng)實(shí)施例相同的功能或基本 實(shí)現(xiàn)與其相同的結(jié)果。因此，所附權(quán)利要求包括在這樣的處理、機(jī)器、制造和物質(zhì)、裝置、方 法或步驟的組合的范圍內(nèi)。
權(quán)利要求
一種半導(dǎo)體器件，包括收發(fā)器電路，包括鰭狀場效應(yīng)晶體管(FinFET)和第一接地總線；接收器電路，包括FinFET和第二接地總線；以及傳輸總線，電連接所述接收器電路和所述收發(fā)器電路，其中，所述接收器電路和所述收發(fā)器電路均進(jìn)一步包括靜電放電保護(hù)電路，所述靜電放電保護(hù)電路包括電連接至所述傳輸總線的平面晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述接收器電路的所述平面晶體管包括 平面PMOS晶體管和平面NMOS晶體管。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述平面PMOS晶體管具有均電連接至第 一電源總線的源極和柵極以及電連接至所述傳輸總線的漏極，以及所述平面NMOS晶體管 具有均電連接至所述第一接地總線的源極和柵極以及電連接至所述傳輸總線的漏極。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，第一電阻器被插入在所述第一電源總線 和所述平面PMOS晶體管的柵極之間，以及第二電阻器被插入在所述第一接地總線和所述 平面NMOS晶體管的柵極之間，其中，電源鉗位電連接所述第一電源總線和所述第一接地總線。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述接收器電路的平面晶體管包括平面 PMOS晶體管和平面NMOS晶體管。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述平面PMOS晶體管具有均電連接至第 二電源總線的源極和柵極以及電連接至所述傳輸總線的漏極，以及所述平面NMOS晶體管 具有均電連接至所述第二接地總線的源極和柵極以及電連接至所述傳輸總線的漏極。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中，第一電阻器被插入在所述第二電源總線 和所述平面PMOS晶體管的柵極之間，以及第二電阻器被插入在所述第二接地總線和所述 平面NMOS晶體管的柵極之間，其中，電源鉗位電連接所述第二電源總線和所述第二接地總線。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，至少兩個(gè)二極管電交叉連接所述第一接 地總線和所述第二接地總線。
9.一種半導(dǎo)體器件，包括 傳輸總線；收發(fā)器，包括 第一電源總線； 第一接地總線；收發(fā)器運(yùn)算電路，包括電連接至所述傳輸總線的鰭狀場效應(yīng)晶體管； 收發(fā)器靜電放電保護(hù)電路，包括平面晶體管，其中，第一平面晶體管將所述傳輸總線電 連接至所述第一電源總線，以及第二平面晶體管將所述傳輸總線電連接至所述第一接地總 線. 接收器，包括 第二電源總線； 第二接地總線；接收器運(yùn)算電路，包括電連接至所述傳輸總線的鰭狀場效應(yīng)晶體管；以及接收器靜電放電保護(hù)電路，包括平面晶體管，其中，第三平面晶體管將所述傳輸總線電 連接至所述第二電源總線，以及第四平面晶體管將所述傳輸總線電連接至所述第二接地總 線。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，還包括第一電源鉗位，將所述第一電源總線電連接至所述第一接地總線；以及 第二電源鉗位，將所述第二電源總線電連接至所述第二接地總線。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中，交叉連接的二極管將所述第一接地總線 電連接至所述第二接地總線。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中，所述第一平面晶體管包括第一平面PMOS 晶體管，所述第二平面晶體管包括第二平面NMOS晶體管，所述第三平面晶體管包括第三平 面PMOS晶體管，以及所述第四平面晶體管包括第四平面NMOS晶體管，其中，所述第一平面PMOS晶體管的柵極和源極電連接至所述第一電源總線，所述第一 平面PMOS晶體管的漏極和所述第二平面PMOS晶體管的漏極電連接至所述傳輸總線，以及 所述第二平面NOMS晶體管的柵極和源極電連接至所述第一接地總線，以及其中，所述第三 平面PMOS晶體管的柵極和源極電連接至所述第二電源總線，所述第三平面PMOS晶體管的 漏極和所述第四平面NMOS晶體管的漏極電連接至所述傳輸總線，以及所述第四平面NMOS 晶體管的柵極和源極電連接至所述第二接地總線。
13.一種用于形成半導(dǎo)體器件的方法，所述方法包括在第一電源總線和第一接地總線之間電連接收發(fā)器運(yùn)算電路，其中，所述收發(fā)器運(yùn)算 電路包括一個(gè)或多個(gè)鰭狀場效應(yīng)晶體管；在第二電源總線和第二接地總線之間電連接接收器，其中，所述接收器運(yùn)算電路包括 一個(gè)或多個(gè)鰭狀場效應(yīng)晶體管；在所述收發(fā)器運(yùn)算電路和所述接收器運(yùn)算電路之間電連接傳輸總線； 提供電連接至所述第一電源總線、第一接地總線和所述傳輸總線的第一靜電放電 (ESD)保護(hù)電路，其中，所述第一 ESD保護(hù)電路包括一個(gè)或多個(gè)平面晶體管；提供電連接至所述第二電源總線、所述第二接地總線和所述傳輸總線的第二 ESD保護(hù) 電路，其中，所述第二 ESD保護(hù)電路包括一個(gè)或多個(gè)平面晶體管；以及提供外部接觸以釋放由靜電放電事件產(chǎn)生的電流，所述外部接觸電連接至總線，其中， 所述總線是所述第一電源總線、所述第一接地總線、所述第二電源總線或所述第二接地總 線。
14.根據(jù)權(quán)利要求13所述的方法，還包括在所述第一電源總線和所述第一接地總線之間電連接第一電源鉗位； 在所述第二電源總線和所述第二接地總線之間電連接第二電源鉗位；以及 在所述第一接地總線和所述第二接地總線之間電連接交叉連接的二極管。
15.根據(jù)權(quán)利要求13所述的方法，其中，所述第一ESD保護(hù)電路的所述一個(gè)或多個(gè)平面 晶體管包括將所述第一電源總線電連接至所述傳輸總線的第一平面PMOS晶體管和將所述 傳輸總線電連接至所述第一接地總線的第二平面NMOS晶體管，以及其中，所述第二 ESD保 護(hù)電路的所述一個(gè)或多個(gè)平面晶體管包括將所述第二電源總線電連接至所述傳輸總線的 第三平面PMOS晶體管和將所述傳輸總線電連接至所述第二接地總線的第四平面NMOS晶體管，其中，所述第一平面PMOS晶體管的源極和柵極電連接至所述第一電源總線，所述第一平面PMOS晶體管的漏極和所述第二平面PMOS晶體管的漏極電連接至所述傳輸總線，以及 所述第二平面NMOS晶體管的源極和柵極電連接至所述第一接地總線，以及其中，所述第三 平面PMOS晶體管的源極和柵極電連接至所述第二電源總線，所述第三平面PMOS晶體管的 漏極和所述第四平面NMOS晶體管的漏極電連接至所述傳輸總線，以及所述第四平面NMOS 晶體管的源極和柵極電連接至所述第二接地總線。
全文摘要
本發(fā)明公開了用于FinFET的ESD保護(hù)。一個(gè)實(shí)施例是半導(dǎo)體器件，包括接收器電路，包括鰭狀場效應(yīng)晶體管(FinFET)；收發(fā)器電路，包括FinFET；以及傳輸總線，電連接接收器電路和收發(fā)器電路，其中，接收器電路和收發(fā)器電路均進(jìn)一步包括靜電放電保護(hù)電路，靜電放電保護(hù)電路包括電連接至傳輸總線的平面晶體管。其他實(shí)施例可以進(jìn)一步包括電連接第一電源總線和第一接地總線的電源鉗位、電連接第二電源總線和第二接地總線的電源鉗位或者電交叉連接第一接地總線和第二接地總線的至少兩個(gè)二極管。此外，收發(fā)器電路和接收器電路的平面晶體管均可以包括平面PMOS晶體管和平面NMOS晶體管。
文檔編號H01L23/60GK101814525SQ201010106330
公開日2010年8月25日 申請日期2010年1月28日 優(yōu)先權(quán)日2009年2月19日
發(fā)明者婁經(jīng)雄, 李介文 申請人:臺灣積體電路制造股份有限公司