專利名稱：形成集成電路結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，尤其涉及一種金屬-氧化物-半導(dǎo)體(MOS)元件，還尤其涉及一種形成位于芯片上的集成電路結(jié)構(gòu)的方法，其用于降低因為施加于MOS元件上的 不同應(yīng)力而導(dǎo)致MOS元件性能的漂移。
背景技術(shù)：
眾所周知，金屬-氧化物-半導(dǎo)體(MOS)元件的驅(qū)動電流會被施加于MOS元件的 溝道區(qū)上的不同應(yīng)力影響。溝道區(qū)中的應(yīng)力可依應(yīng)力方向而增加或降低載流子遷移率。例 如對于方向(100)的硅基板上的方向<110>的溝道區(qū)而言，一般在η型MOS元件(NMOS)的 溝道區(qū)中想要導(dǎo)入拉伸應(yīng)力，而在P型MOS元件(PMOS)的溝道區(qū)中想要導(dǎo)入壓縮應(yīng)力。雖然通常在溝道區(qū)中想要導(dǎo)入有益的應(yīng)力，但是也要了解的是驅(qū)動電流增加的大 小與應(yīng)力的大小有關(guān)。另外，不正確的應(yīng)力方向，例如在橫切方向的壓縮應(yīng)力，會降低遷移 率而會使電流減到最小。在同一半導(dǎo)體芯片上，可對MOS元件施加不同大小的應(yīng)力。因此， 對不同MOS元件的驅(qū)動電流增加或降低程度可能會不同，而導(dǎo)致不均一的驅(qū)動電流，因此 驅(qū)動電流的漂移(drift)會不均一。對于半導(dǎo)體芯片中的每一個MOS元件，其對其他MOS元件的各別間距會影響MOS 元件本身的性能。上述間距會用淺溝槽隔絕物(STI)區(qū)(或場區(qū)(field region))填充。 因為絕緣材料的內(nèi)應(yīng)力(inherent stress)，所以淺溝槽隔絕物(STI)區(qū)會對鄰近的MOS元 件施加應(yīng)力，且上述間距會影響應(yīng)力的大小。間距的變異會導(dǎo)致淺溝槽隔絕物(STI)區(qū)產(chǎn) 生應(yīng)力的變異。因此，在電路模擬中難以預(yù)測和補償驅(qū)動電流的漂移。需要預(yù)測MOS元件的性能，以使在電路設(shè)計時期，模擬結(jié)果可以精確反映元件的 行為。另外，較佳于半導(dǎo)體芯片中，同導(dǎo)電類型電路的至少一些MOS元件具有均一的性能。 在驅(qū)動電流的漂移不均一的情形下，需要于電路設(shè)計的模擬期間補償驅(qū)動電流的漂移量。 MOS元件會被不同因素影響的原因會使驅(qū)動電流的漂移復(fù)雜化，其中那些因素會因不同的 布局(layout)而有不同的表現(xiàn)。然而，公知的集成電路設(shè)計，常常忽略上述問題。舉例來說，美國專利US 5，278，105提供一種增加虛設(shè)區(qū)的方法。上述方法包括取出有源層的布局(layout)，形成 包括有源層的圖案的遮蔽區(qū)，且在除了上述遮蔽區(qū)之外的區(qū)域中布局虛設(shè)圖案。上述方法 主要目的是為了改善化學(xué)機械研磨工藝(CMP)或蝕刻工藝的負(fù)載效應(yīng)的擴散區(qū)密度。上述 方法是在“遮蔽”層或“禁區(qū)”的外部隨機設(shè)置虛設(shè)擴散區(qū)圖案。然而，即使擴散區(qū)為簡單 的長方形，上述方法的淺溝槽隔絕物(STI)區(qū)仍會具有不同寬度，其原因解釋如后。圖1顯示一公知集成電路的布局，其具有有源擴散區(qū)和虛設(shè)擴散區(qū)。在圖1中顯 示的布局包括有源區(qū)2、4和6 (有源擴散區(qū))、柵極條狀物8、10和12 (多晶硅區(qū))和虛設(shè)擴 散圖案14(虛設(shè)擴散區(qū))。本領(lǐng)域普通技術(shù)人員體會柵極條狀物8、10和12可由除了多晶 硅之外的材料形成，例如金屬、金屬硅化物、金屬氮化物或上述組合。有源區(qū)2和其上的柵 極條狀物8組成MOS元件18，而有源區(qū)4和其上的柵極條狀物10組成MOS元件20。注意的是，虛設(shè)擴散圖案14中的虛設(shè)層與有源區(qū)2以一間距Sl相隔。另外，借由淺溝槽隔絕物 16施加應(yīng)力的路徑(之后視為應(yīng)力施加路徑)也具有一長度Si。類似地，虛設(shè)擴散圖案14 中的其中一個虛設(shè)層與有源區(qū)4以一間距Sl相隔。然而，沿著另一個應(yīng)力施加路徑，上述 應(yīng)力施加路徑具有長度S2或S3，兩者均不同于長度Si。上述應(yīng)力施加路徑長度的明顯差 異會導(dǎo)致淺溝槽隔絕物16的施加應(yīng)力產(chǎn)生極大的變異，因此MOS元件18和20的性能(例 如驅(qū)動電流)會產(chǎn)生明顯的變異。淺溝槽隔絕物(STI)應(yīng)力效應(yīng)會影響晶體管性能參數(shù) (例如線性區(qū)漏極電流(Id_lin)、起始電壓(Vt)、漏電流(Ileak)、飽和區(qū)漏極電流(Idsat)等)， 且飽和區(qū)漏極電流(Idsat)與集成電路的電性參數(shù)模型(Spice model)會有15 20%的偏 離。舉例來說，因為較大的應(yīng)力施加路徑S2，區(qū)域16中淺溝槽隔絕物(STI)對MOS元件20 的溝道區(qū)施加的應(yīng)力大于對MOS元件18的溝道區(qū)施加的應(yīng)力。MOS元件18和20之間的元 件驅(qū)動電流漂移量可達(dá)約百分之10至20。2008年9月16日申請的US 12/211，503申請?zhí)柮绹鴮＠敖档驮阅芷频?虛設(shè)圖案設(shè)計”描述為了遮蔽應(yīng)力施加路徑而增加虛設(shè)擴散區(qū)圖案以降低施加于MOS元件 的應(yīng)力變異。上述方法之一為增加虛設(shè)擴散區(qū)條狀物，其平行鄰接的“遮蔽層”，且增加一般 虛設(shè)圖案以符合一特定的密度目標(biāo)值。然而，雖然此方法對簡單長方形擴散區(qū)圖案而言，可 得到固定的淺溝槽隔絕物寬度，但對非長方形擴散區(qū)圖案而言，無法控制淺溝槽隔絕物的 寬度，其原因解釋如后。圖2顯示另一公知集成電路的布局，其具有虛設(shè)擴散條狀物和常見虛設(shè)擴散圖 案。在圖2中顯示的布局包括遮蔽層202、204、206和208，其中每一個遮蔽層將有源區(qū)210、 212,214和216圍繞在里面，且接著虛設(shè)擴散條狀物218和一般虛設(shè)擴散圖案14圍繞每一 個遮蔽層。對于遮蔽層202和204，有源區(qū)(200和212)和虛設(shè)擴散條狀物218之間的間距 為定值，意即沿X軸方向的間距Su以及沿Y軸方向的間距SW1。同樣地，對于遮蔽層206而 言，因為內(nèi)部的有源區(qū)214為長方形，所以對有源區(qū)214和虛設(shè)擴散條狀物218之間每一個 沿X軸方向和沿Y軸方向的間距為定值，意即分別為間距、以及間距SW2。然而，對于遮蔽 層208而言，在有源區(qū)216和虛設(shè)擴散條狀物218及/或一般虛設(shè)圖案14之間的沿X軸方 向和沿Y軸方向兩者的間距會有大量的變異，意即在沿X軸方向會有間距Su、Sl4和在 沿Y軸方向會有間距SW3、Sff4和SW5。這是因為在長方形遮蔽層208內(nèi)部的有源區(qū)216為不 規(guī)則形(非長方形)。上述應(yīng)力施加路徑長度(間距)的明顯差異會導(dǎo)致區(qū)域16中淺溝槽 隔絕物(STI)的施加應(yīng)力產(chǎn)生極大的變異，因此遮蔽層208內(nèi)部的MOS元件的性能(例如 驅(qū)動電流)會產(chǎn)生明顯的變異。

發(fā)明內(nèi)容
因此，在此技術(shù)領(lǐng)域中，有需要一種方法，以使淺溝槽隔絕物(STI)的寬度或元件 的定義氧化層(oxide definition, 0D)的間距可得到良好地控制。并且，不管擴散層的形 狀為何，上述方法可明顯降低元件性能變異。有鑒于此，本發(fā)明的一實施例提供一種位于一芯片上集成電路的制造方法。本發(fā) 明一實施例的集成電路結(jié)構(gòu)的制造方法，包括從上述集成電路結(jié)構(gòu)的一設(shè)計取出一有源 層，其中上述有源層包括具有一擴散區(qū)的一有源圖案；形成與上述有源層形狀一致的至少 一保護帶，其中上述保護帶為一虛設(shè)擴散層，上述保護帶圍繞上述有源層且不具有裂縫，且上述保護帶與上述有源層相隔沿一X軸方向的一第一固定間距以及沿一Y軸方向的一第二 固定間距；移除違反設(shè)計規(guī)則的上述保護帶的任何部分；移除上述保護帶的凸角；于上述 保護帶外側(cè)的上述芯片的一剩余空間中增加虛設(shè)擴散圖案。上述集成電路結(jié)構(gòu)的制造方法 的上述保護帶可具有一均一的寬度或特定的寬度。上述集成電路結(jié)構(gòu)的制造方法的上述虛 設(shè)擴散圖案可具有不同的粒度。上述集成電路結(jié)構(gòu)的制造方法可增加上述虛設(shè)擴散圖案以 使遍及上述芯片的擴散區(qū)密度大體上為均一。在本發(fā)明一實施例中，上述集成電路結(jié)構(gòu)的制造方法可包括于形成上述保護帶之前增加一遮蔽層，其中于上述遮蔽層里不增加上述虛設(shè)擴散圖案。在本發(fā)明另一實施例中， 可特別指定上述第一固定間距與用于上述集成電路結(jié)構(gòu)的一電性參數(shù)模型特性描述的沿 上述X軸方向的一間距相同及/或可特別指定上述第二固定間距與用于上述集成電路結(jié)構(gòu) 的一電性參數(shù)模型特性描述的沿上述Y軸方向的一間距相同。在本發(fā)明又另一實施例中， 上述集成電路結(jié)構(gòu)的制造方法可包括切斷長于一特定長度的上述保護帶，其中上述長度由 設(shè)計規(guī)則決定。在本發(fā)明一個或多個實施例中，一種形成位于一芯片上的一集成電路結(jié)構(gòu)的方 法，包括從上述集成電路結(jié)構(gòu)的一設(shè)計取出一有源層，其中上述有源層包括具有一擴散層 的一有源圖案；形成與上述有源層形狀一致的至少一保護帶，其中上述保護帶為一虛設(shè)擴 散層，上述保護帶圍繞上述有源層且不具有裂縫，且上述保護帶與上述有源層相隔沿一 X 軸方向的一第一固定間距以及沿一 Y軸方向的一第二固定間距，且為了具有一連續(xù)的保護 帶，在凸角處不需設(shè)置保護帶；于上述保護帶外側(cè)的上述芯片的一剩余空間中增加虛設(shè)擴 散圖案。本發(fā)明實施例的優(yōu)點包括淺溝槽隔絕物(STI)的寬度或元件的定義氧化層 (oxide definition, 0D)的間距可得到良好地控制。如果實際的擴散圖案在X軸和Y軸方 向的擴散區(qū)間距和電性參數(shù)模型特性描述的間距在特別指定的情形下，實際的擴散圖案會 與電性參數(shù)模型特性描述的間距在X軸和Y軸方向具有相同的擴散區(qū)間距。并且，不管擴散 層的形狀為何，本發(fā)明實施例不但可明顯降低因為淺溝槽隔絕區(qū)應(yīng)力變異造成的元件性能 變異，而且可以明顯降低布局后(post-layout)和布局前(pre-layout)模擬結(jié)果的差距， 以及最大化真實硅層相對于模擬結(jié)果的相關(guān)性。


圖1顯示一公知集成電路的布局，其具有有源擴散區(qū)和虛設(shè)擴散區(qū)。圖2顯示另一公知集成電路的布局，其具有虛設(shè)擴散條狀物和常見虛設(shè)擴散圖案。圖3為本發(fā)明實施例的布局，其具有與有源層形狀一致的保護帶。圖4至圖6為本發(fā)明實施例的增加虛設(shè)擴散圖案的方法的中間步驟的俯視圖，其 中保護帶與有源層形狀一致，且遮蔽層用于使虛設(shè)擴散圖案對有源層保持在特定間距的外 側(cè)。其中，附圖標(biāo)記說明如下2、4、6 有源區(qū)；8、10、12 柵極條狀物；
14 虛設(shè)擴散圖案；16 淺溝槽隔絕物；18、20 MOS 元件；202、204、206、208、402、404、406、408 遮蔽層；210、212、214、216 有源擴散區(qū)；218 虛設(shè)擴散條狀物；
303 區(qū)域；302 保護帶；304 保護帶凸角區(qū)；306 保護帶切斷區(qū)；Sli、Swi、λ S^、S^^Λ S^Λ S^^Λ S^Λ S^^Λ S^Λ Si、S2、S3、S^、S^ ^wI司足巨。
具體實施例方式以下以各實施例詳細(xì)說明并伴隨著

的范例，作為本發(fā)明的參考依據(jù)。且 在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標(biāo)示。另外，附圖中各元件的 部分將以分別描述說明，值得注意的是，圖中未示出或描述的元件，為本領(lǐng)域普通技術(shù)人員 所知的形式，另外，特定的實施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā) 明。本發(fā)明實施例提供一種于集成電路布局(layout)中插入虛設(shè)圖案的方法。說明 書描述提供本發(fā)明實施例和其他實施例的方法的中間步驟。在附圖或說明書描述中，相似 或相同的部分均使用相同的附圖標(biāo)記。圖3為本發(fā)明實施例的布局，其具有與有源層形狀一致的保護帶(gimrdband)。上 述保護帶為圍繞有源層(active layer)的虛設(shè)擴散層(dummy diffusionlayer)。在圖3 中，有源層包括有源擴散區(qū)(active diffusion region) 210、212、214和216 (從集成電路 結(jié)構(gòu)的設(shè)計取出)，其被與有源層形狀一致的保護帶302圍繞。圍繞有源擴散區(qū)的上述保護 帶302不具有裂縫，且保護帶302與有源擴散區(qū)相隔沿X軸方向的一間距&以及沿Y軸方 向的一間距Sw。保護帶302可具有與一電性參數(shù)模型(Spice model)相關(guān)的均一寬度?；蛘撸瑸?了元件匹配(device matching)，保護帶302可具有不同的寬度。舉例來說，區(qū)域303為保 護帶302的一部分，如果區(qū)域303違反設(shè)計規(guī)則(design rule,DR)時，可以移除區(qū)域303。 如圖3所示，有源擴散區(qū)(210、212、214和216)和保護帶(302)之間的間距在各方向為固 定值，意即沿X軸方向的間距&以及沿Y軸方向的間距Sw。因此，不管有源區(qū)的形狀為何， 意即不管有源區(qū)是否為長方形，保護帶設(shè)置于與有源區(qū)相隔特定間距之處。在本發(fā)明一實施例中，沿X軸方向的間距&可明確指定與用于集成電路結(jié)構(gòu)的電 性參數(shù)模型特性描述的沿X軸方向的間距相同。類似地，沿Y軸方向的間距Sw可明確指定 與用于集成電路結(jié)構(gòu)的電性參數(shù)模型特性描述的沿Y軸方向的間距相同。本發(fā)明實施例的 優(yōu)點為實際的擴散圖案會與電性參數(shù)模型特性描述的間距具有相同的沿X軸和Y軸方向 的間距，因而協(xié)助使集成電路的模擬(simulation)和制造的匹配更精準(zhǔn)，而且可以明顯降 低布局后(post-layout)和布局前(pre-layout)模擬結(jié)果的差距。
圖4至圖6為本發(fā)明實施例的增加虛設(shè)擴散圖案的方法的中間步驟的俯視圖，其 中保護帶與有源層形狀一致，且遮蔽層用于使虛設(shè)擴散層對有源層保持在特定間距的外 側(cè)。除了用于使虛設(shè)擴散層對有源層保持在特定間距的外側(cè)的遮蔽層402、404、406 和408 (虛線)的外側(cè)，圖4顯示與圖3相同的布局。如圖4所示的本發(fā)明一實施例可使用 遮蔽層(402、404、406和408)，或者，如圖3所示的本發(fā)明另一實施例可設(shè)置保護帶302而 不使用遮蔽層。于形成保護帶302之前增加遮蔽層(402、404、406和408)，且遮蔽層內(nèi)不增 加虛設(shè)擴散圖案。圖5顯示從圖4的布局中移除保護帶凸角的步驟和切斷長于一特定長度的保護帶 的步驟。保護帶凸角區(qū)304顯示如原圖4所示的保護帶302的凸角。移除保護帶凸角區(qū) 304以避免擴散區(qū)圓角化而影響間距，且可避免擴散區(qū)長度過長而違反設(shè)計規(guī)則。上述切 斷步驟不會影響間距。因為保護帶的長度大于設(shè)計規(guī)則決定的特定長度，所以保護帶切斷 區(qū)306顯示如原圖4所示保護帶302的切斷部分。不管擴散區(qū)的位置為何，設(shè)計規(guī)則限制 擴散區(qū)的長度，但是位于導(dǎo)致間距改變的某些位置的擴散區(qū)不必被切斷。在本發(fā)明另一實施例中，可設(shè)置符合有源層210、212、214和216形狀的保護帶 302，其中保護帶圍繞有源層，且保護帶與有源層相隔沿X軸方向的一第一間距&以及沿Y 軸方向的一第二間距Sw，且為了要具有一連續(xù)的保護帶，在保護帶凸角區(qū)304的位置不需設(shè) 置保護帶。因為原先沒有設(shè)置保護帶凸角304，所以會限制如圖5所示的移除保護帶凸角 304的步驟。同樣地，可設(shè)置保護帶302以使保護帶302的長度大于或小于一特定長度，因 為保護帶切斷區(qū)306原先沒有設(shè)置保護帶，所以在如圖5所示的保護帶切斷區(qū)306不需切 斷保護帶。圖6顯示從圖5的布局中增加虛設(shè)擴散圖案的步驟。是于保護帶外側(cè)的芯片剩余 空間中增加一般虛設(shè)擴散圖案14。如圖6所示的本發(fā)明一實施例的一般虛設(shè)擴散圖案14 具有不同的粒度(granularities)。在本發(fā)明另一實施例中，一般虛設(shè)擴散圖案14可具有 相同的粒度。另外，可增加一般虛設(shè)擴散圖案14以使遍及芯片的擴散區(qū)密度大體上為均
ο本發(fā)明實施例的優(yōu)點包括淺溝槽隔絕物(STI)的寬度或元件的定義氧化層 (oxide definition, 0D)的間距可得到良好地控制。如果在特別指定相同間距的情形下， 實際擴散圖案沿X軸和Y軸方向的擴散區(qū)間距會與電性參數(shù)模型特性描述的間距相同。并 且，不管擴散層的形狀為何，本發(fā)明實施例可明顯降低因為淺溝槽隔絕區(qū)應(yīng)力變異造成的 元件性能變異。雖然本發(fā)明已以實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護范 圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種形成位于一芯片上的一集成電路結(jié)構(gòu)的方法，包括下列步驟從該集成電路結(jié)構(gòu)的一設(shè)計取出一有源層，其中該有源層包括具有一擴散區(qū)的一有源圖案；形成與該有源層形狀一致的至少一保護帶，其中該保護帶為一虛設(shè)擴散層，該保護帶圍繞該有源層且不具有裂縫，且該保護帶與該有源層相隔沿一X軸方向的一第一固定間距以及沿一Y軸方向的一第二固定間距；移除違反設(shè)計規(guī)則的該保護帶的任何部分；移除該保護帶的凸角；以及于該保護帶外側(cè)的該芯片的一剩余空間中增加虛設(shè)擴散圖案。
2.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，還包括于形成該保護帶之前增加一遮蔽層，其中于該遮蔽層里不增加該虛設(shè)擴散圖案。
3.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，其中該第一固定間距與用于該集成 電路結(jié)構(gòu)的一電性參數(shù)模型特性描述的沿該X軸方向的一第三固定間距相同，其中該第二 固定間距與用于該集成電路結(jié)構(gòu)的一電性參數(shù)模型特性描述的沿該Y軸方向的一第四固 定間距相同。
4.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，還包括切斷長于一特定長度的該保 護帶，其中該長度由設(shè)計規(guī)則決定。
5.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，其中該虛設(shè)擴散圖案具有不同的粒度。
6.如權(quán)利要求1所述的形成集成電路結(jié)構(gòu)的方法，其中增加該虛設(shè)擴散圖案以使遍及 該芯片的一擴散區(qū)密度大體上為均一。
7.一種形成位于一芯片上的一集成電路結(jié)構(gòu)的方法，包括下列步驟從該集成電路結(jié)構(gòu)的一設(shè)計取出一有源層，其中該有源層包括具有一擴散區(qū)的一有源 圖案；形成與該有源層形狀一致的至少一保護帶，其中該保護帶為一虛設(shè)擴散層，該保護帶 圍繞該有源層，且該保護帶與該有源層相隔沿一 X軸方向的一第一固定間距以及沿一 Y軸 方向的一第二固定間距，且為了具有一連續(xù)的保護帶，在凸角處不需設(shè)置保護帶；以及于該保護帶外側(cè)的該芯片的一剩余空間中增加虛設(shè)擴散圖案。
8.如權(quán)利要求7所述的形成集成電路結(jié)構(gòu)的方法，還包括移除違反設(shè)計規(guī)則的該保護 帶的任何部分。
9.如權(quán)利要求7所述的形成集成電路結(jié)構(gòu)的方法，還包括于形成該保護帶之前增加一遮蔽層，其中于該遮蔽層里不增加該虛設(shè)擴散圖案。
10.如權(quán)利要求7所述的形成集成電路結(jié)構(gòu)的方法，其中該第一固定間距與用于該集 成電路結(jié)構(gòu)的一電性參數(shù)模型特性描述的沿該X軸方向的一第三固定間距相同，其中該第 二固定間距與用于該集成電路結(jié)構(gòu)的一電性參數(shù)模型特性描述的沿該Y軸方向的一第四 固定間距相同。
11.如權(quán)利要求7所述的形成集成電路結(jié)構(gòu)的方法，其中如果該保護帶長于一特定長 度，則切開該保護帶，其中該長度由設(shè)計規(guī)則決定。
全文摘要
本發(fā)明提供一種形成位于芯片上的集成電路結(jié)構(gòu)的方法。包括從集成電路結(jié)構(gòu)的設(shè)計取出有源層；形成圍繞有源層且與有源層形狀一致的保護帶，且保護帶與有源層相隔沿X軸方向的第一固定間距以及沿Y軸方向的第二固定間距；移除保護帶的凸角；于保護帶外側(cè)的芯片的剩余空間中增加虛設(shè)擴散圖案。特別指定第一和第二固定間距與集成電路結(jié)構(gòu)的電性參數(shù)模型特性描述的間距相同。上述方法的虛設(shè)擴散圖案具有不同的粒度。上述方法增加虛設(shè)擴散圖案以使遍及芯片的擴散區(qū)密度為均一。
文檔編號H01L21/8234GK101819947SQ20101012552
公開日2010年9月1日 申請日期2010年2月26日 優(yōu)先權(quán)日2009年2月27日
發(fā)明者陳建宏 申請人:臺灣積體電路制造股份有限公司