專利名稱：半導(dǎo)體元件及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，且特別涉及一種具有多個有源區(qū)于其中的半導(dǎo)體元 件。
背景技術(shù)：
半導(dǎo)體集成電路(integrated circuit, IC)已經(jīng)歷快速的發(fā)展。IC發(fā)展的過程 中，當IC幾何尺寸逐漸縮小的同時，功能元件的密度隨之逐漸增加。尺寸縮小的好處在于 增加生產(chǎn)效率(production efficiency)與降低相關(guān)工藝成本。然而，當元件密度提高 的同時，組件(feature)必須形成于越來越窄的間距(pitch)之間。舉例而言，隨著元件 有源區(qū)的間距降低，介于有源區(qū)之間的隔離結(jié)構(gòu)(亦即，淺溝隔離結(jié)構(gòu)(shallow trench isolation, STI))的間距亦會隨之降低。當組件的間距降低時，元件的形成變得更具挑戰(zhàn) 性。例如，充分地填充隔離結(jié)構(gòu)(如STI結(jié)構(gòu))變得困難。填充此隔離結(jié)構(gòu)通常需要繁瑣 的工藝步驟與較高的成本。據(jù)此，業(yè)界急需一種半導(dǎo)體元件及其制法，其能解決上述的問題。
發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體元件，包括一基材；一淺溝隔離結(jié)構(gòu)形成于該基材中，其 中該淺溝隔離結(jié)構(gòu)在其頂部具有一第一寬度、在其底部具有一第二寬度，其中該第一寬度 小于該第二寬度；以及一有源區(qū)相鄰于該淺溝隔離結(jié)構(gòu)。本發(fā)明另外提供一種半導(dǎo)體元件的制法，包括以下步驟提供一基材；形成一介 電層于該基材之上；蝕刻該介電層，其中該蝕刻包括形成一第一與一第二淺溝隔離結(jié)構(gòu)介 于一曝露基材區(qū)域之間；以及蝕刻該介電層之后，成長一外延層于該曝露基材區(qū)域之上。本發(fā)明亦提供一種半導(dǎo)體元件的制法，包括以下步驟形成一介電層于一半導(dǎo)體 基材上；形成一掩模元件于該半導(dǎo)體基材上，且位于該介電層上；依據(jù)一圖案蝕刻該介電 層，以形成一第一與一第二淺溝隔離結(jié)構(gòu)，其具有一第一區(qū)域介于該第一與第二淺溝隔離 結(jié)構(gòu)之間，其中該第一與第二淺溝隔離結(jié)構(gòu)在底部的寬度大于在頂部的寬度；以及蝕刻該 介電層之后，形成一有源區(qū)于該第一區(qū)域中。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施 例，并配合所附附圖，作詳細說明如下。本發(fā)明的優(yōu)點包括但不限于，改善淺溝隔離結(jié)構(gòu)(STI)特征的品質(zhì)與制作性 (manufacturability)。本發(fā)明可提供的優(yōu)點在于，使形成有源元件的區(qū)域中具有較大寬度 (亦即相對于基材的位置)，因此，能增加有源(OD)區(qū)域的有效頂部寬度。
圖1為一剖面圖，用以說明本發(fā)明包括有源區(qū)的半導(dǎo)體元件的一實施例。圖2為一流程圖，用以說明本發(fā)明形成包括有源區(qū)的半導(dǎo)體元件的形成方法的一實施例。 圖3為一流程圖，依據(jù)本發(fā)明圖2的形成方法，用以說明形成包括有源區(qū)的半導(dǎo)體 元件的制作方法的一實施例。圖4到圖11為基材一系列的剖面圖，對應(yīng)于圖3方法中的一或多個步驟。 并且，上述附圖中的附圖標記說明如下 100 半導(dǎo)體元件 102 基材 104 有源區(qū) 106 隔離區(qū) 200 半導(dǎo)體元件的制法 202 提供一基材 204 形成介電層于基材上 206 圖案化介電層以定義隔離/有源區(qū)域 208 于有源區(qū)域形成有源區(qū) 300 半導(dǎo)體元件的制法 302 提供一基材 304 提供摻質(zhì)到基材 306 形成介電層于基材上 308 對介電層進行退火處理 310 形成硬掩模層于基材上 312 定義有源區(qū)(OD)的圖案 314 依照圖案蝕刻介電層 316 于蝕刻區(qū)成長外延層 318 進行化學(xué)機械研磨工藝 320 移除硬掩模層 402 基材 404 摻質(zhì) 502 介電質(zhì) 602 硬掩模層702 圖案化后的光致抗蝕劑層 704 開口 802 隔離結(jié)構(gòu)特征 804 圖案化后的硬掩模層 806 開口 902 外延層 1102 有源區(qū) 1100 元件Wl 隔離結(jié)構(gòu)的頂部寬度 W2 隔離結(jié)構(gòu)的底部寬度
W3 有源區(qū)的頂部寬度W4 有源區(qū)的底部寬度
具體實施例方式本發(fā)明提供一種半導(dǎo)體元件，且特別是一種具有多個有源區(qū)于其中的半導(dǎo)體元 件。以下特舉出本發(fā)明的實施例，并配合所附附圖作詳細說明。以下實施例的元件和設(shè)計 為了簡化所公開的發(fā)明，并非用以限定本發(fā)明。舉例而言，說明書中提及形成第一結(jié)構(gòu)特征 位于第二結(jié)構(gòu)特征之上，其包括第一結(jié)構(gòu)特征與第二結(jié)構(gòu)特征是直接接觸的實施例，另外 也包括于第一結(jié)構(gòu)特征與第二結(jié)構(gòu)特征之間另外有其他結(jié)構(gòu)特征的實施例，亦即，第一結(jié) 構(gòu)特征與第二結(jié)構(gòu)特征并非直接接觸?！绊敳俊?、“底部”、“上部”、“下部”等類似的名詞僅提 供一相對的敘述，并非用以限定本發(fā)明。此外，本發(fā)明于各個實施例中可能使用重復(fù)的參考 符號及/或用字。這些重復(fù)符號或用字為了簡化與清晰的目的，并非用以限定各個實施例 及/或所述結(jié)構(gòu)之間的關(guān)系。請參見圖1，其顯示一半導(dǎo)體元件100。半導(dǎo)體元件100可包括無源元件例如電 阻器、電容、電感、及/或保險絲；與有源元件例如P通道場效應(yīng)晶體管(P-Charmel field effect transistor，PFETs)、N通道場效應(yīng)晶體管(N-channelfield effect transistors, NFEiTs)、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(metal-oxidesemiconductor field effect transistor, MOSFETs)、互補金屬氧化物半導(dǎo)體晶體管(complementary metal-oxide semiconductor transistor, CM(^s)、高壓晶體管、及/或高頻晶體管；其他適合元件；及 /或上述的組合。半導(dǎo)體元件100包括一基材102。于一實施例中，基材102包括一元素 半導(dǎo)體，例如硅。基材102的成份的其他例子包括結(jié)晶態(tài)的鍺；化合物半導(dǎo)體包括碳化 娃(siliconcarbide)、石申化嫁(gallium arsenic)、憐化嫁(gallium phosphide)、憐化銦 (indiumphosphide)、石申化銦(indium arsenide)、及 / 或鋪化銦(indium antimonide)； 合金半導(dǎo)體材料包括硅化鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵 (AWaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、及/或磷砷鎵銦(GaInAsP)；上述的組 合；及/或其他適合的材料。于一實施例中，基材102可以是絕緣層上覆硅(silicon on insulator, S0I)、應(yīng)變基材(strained substrate)，及/或包括其他結(jié)構(gòu)特征的基材。多個隔離區(qū)106與有源區(qū)(或區(qū)域)104設(shè)置于基材102中，有源區(qū)104可以稱 為OD區(qū)域。有源區(qū)104可包括于基材102之上的區(qū)域，其中設(shè)置了晶體管及/或其他元 件。隔離區(qū)106可以是淺溝隔離(STI)結(jié)構(gòu)特征或其他適合的隔離結(jié)構(gòu)特征。隔離區(qū)106 包括介電材料，例如TEOS氧化物、氧化硅(silicon oxide)、氮化硅(silicon nitride)、 氮氧化娃(silicon oxynitride)、氧化給(hafnium oxide)、氧化錯(zirconium oxide)、 氧化 It (titanium oxide)、氧(aluminum oxide)、二氧化f合 _ IS 合金(hafnium dioxide-alumina alloy，HfO2-Al2O3)、磷硅玻璃(phosphosilicate Glass，PSG)、硼磷硅玻 璃(borophosphosilicate Glass，BPSG)、其他適合的介電材料、及/或上述的組合。于一 實施例中，隔離區(qū)106包括低介電常數(shù)材料(low-k)。低介電常數(shù)材料例如包括氟硅玻璃 (fluorinated silica glass，F(xiàn)SG)、慘雜的氧化娃(doped siliconoxide)、漂鉆石(Black Diamond)、二氧化硅凝膠(Xerogel)、二氧化硅氣凝膠(Aerogel)、非晶氟碳(amorphous fluorinated carbon)、聚對二 甲苯(Parylene)、苯并環(huán)丁火希(bis-benzocyclobutenes,BCB), SiLK、氫化倍半氧硅烷(hydrogensilsesqioxane, HSQ)、甲基倍半氧硅烷(methyl silsesqioxane, MSQ)、及或上述的組合。有源區(qū)104可包括一外延成長層(亦即通過對基材102進行外延工藝)。于一 實施例中，有源區(qū)104包括外延成長硅(印itaxially-grown silicon)。有源區(qū)104可 被摻雜(亦即η型或ρ型摻質(zhì))以提供適當?shù)膶?dǎo)電性。η型摻質(zhì)例如磷、砷、及/或其他 適合的材料，而P型摻質(zhì)例如硼、銦、及/或其他適合的材料。有源區(qū)104具有一梯度摻 質(zhì)輪廓(gradient dopant profile)(亦即摻質(zhì)輪廓從某處改變到某處，例如逐漸變淡的 (retrograde)摻質(zhì)輪廓)。于一實施例中，梯度摻雜輪廓使有源區(qū)104于相鄰基材102與 隔離區(qū)106的區(qū)域具有較重濃度的摻雜，然而，也可能是其他的實施例。提供的實施例可改 善崩 貴效會邑(breakdown performance)。一或多個隔離區(qū)106在上表面或頂部(亦即相對于基材102的表面/部分)具有 寬度W1，其中該上表面連接(couple)到該基材。一或多個隔離區(qū)106在下表面或底部(亦 即最靠近基材102的位置)具有寬度W2。寬度Wl小于寬度W2。于一實施例中，雖然一或 多個隔離區(qū)106具有不同寬度的Wl及/或W2，然而，每一個隔離區(qū)106包括頂部的寬度Wl 窄于底部(最靠近基材102的位置)寬度W2。一或多個有源區(qū)104在上表面或頂部(亦即相對于基材102的表面/部分)具有 寬度W3。一或多個有源區(qū)104下表面或底部(亦即最靠近基材102的位置)具有寬度W4。 寬度W4小于寬度W3。于一實施例中，雖然一或多個有源區(qū)104具有不同寬度的W3及/或 W4，然而，每一個有源區(qū)104的頂部寬度W3大于底部(最靠近基材102的位置)寬度W4。 此種設(shè)置方式可使元件具有較大的有源區(qū)(例如形成晶體管或其他有源元件)區(qū)域。請參見圖2，此圖顯示一半導(dǎo)體元件的形成方法200。半導(dǎo)體元件可包括無源元件 例如電阻器、電容、電感、及/或保險絲；與有源元件例如P通道場效應(yīng)晶體管(P-Charmel field effect transistor，PFEiTs)、N 通道場效應(yīng)晶體管(N-channel field effect transistors, NFETs) ,^.MM.i^^^^W^i^MmW^ (metal-oxide semiconductor field effect transistor，MOSFETs)、互補金屬氧化物半導(dǎo)體晶體管(complementary metal-oxide semiconductor transistor, CMOSs)、高壓晶體管、及/或高頻晶體管；其他適 合元件；及/或上述的組合。此處需注意的是，在進行方法200之前、期間或之后可以包括 額外的步驟，且對于其他的實施例而言，下述的一些步驟可以被取代或刪除。方法200的實施例可用于形成半導(dǎo)體元件，例如圖1所示的半導(dǎo)體元件100。方法 200起始于方塊202，其中提供一基材。該基材可以是半導(dǎo)體基材，其大體上類似于圖1的 基材102。方法200接著進行方塊204，其中一介電層形成于基材之上。介電層可以是氧化 層。介電層可以大體上類似于圖1的介電層104。介電層包括可適用于形成隔離結(jié)構(gòu)(如 淺溝隔離結(jié)構(gòu)(STI))的材料。方法200接著進行方塊206，其中圖案化介電層。圖案化用以定義出一或多個隔 離結(jié)構(gòu)特征(亦即STI)，此外，還包括定義出有源區(qū)的區(qū)域。圖案化可包括移除定義出有 源區(qū)區(qū)域的介電層，同時留下定義出隔離結(jié)構(gòu)的隔離區(qū)的介電層?？赏ㄟ^圖案化光致抗 蝕劑層進行圖案化步驟。通過光刻工藝(photolithography process)形成圖案化光致 抗蝕劑層。光刻工藝可包括多個工藝步驟，例如涂布光致抗蝕劑(亦即旋轉(zhuǎn)涂布)、軟烤(soft baking)、光罩對準、曝光(exposing)、曝光后烘烤、光致抗蝕劑顯影(developing the photoresist)、硬烤(hard baking)、及/或其他適合的步驟。光刻曝光工藝可以使 用其他適合的方法，例如無光罩光刻工藝(maskless photolithography)、電子束寫入 (electro-beam writing)、離子束寫入(ion-beam writing)、及 / 或分子模印(molecular imprint)。蝕刻工藝可包括適當?shù)臐袷轿g刻及/或干式蝕刻工藝，并使用上述的光刻工藝 所形成的掩模元件。于一實施例中，方塊206可形成大體上類似于如圖1所述的隔離結(jié)構(gòu) 特征，其中包括一頂部(相對于基材)寬度窄于底部(靠近基材)寬度的輪廓。方法200接著進行方塊208，其中形成有源區(qū)于定義的有源區(qū)域中。可通過一外延 工藝形成有源區(qū)，以提供一外延成長層于基材上(亦即硅外延沉積工藝)。外延工藝可包括 氣相夕卜延(vapor-phase epitaxy, VPE)、分子束夕卜延(molecular-beam epitaxy, MPE)、液 相外延(liquid-phase印itaxy，LPE)、及/或其他適合的工藝。于一實施例中，外延工藝 可于溫度1000°C下進行。外延層(印ilayer)形成于基材上介電層被移除的區(qū)域中(亦即 依照方塊206的圖案化步驟)。有源區(qū)大體上類似于圖1所述的有源區(qū)104，其中包括一頂 部(相對于基材)寬度寬于底部(靠近基材)寬度的輪廓。于一實施例中，外延層為一摻 雜外延層。外延層的摻雜可通過沉積(或成長)過程中加入雜質(zhì)到外延工藝的原料中而達 成。外延層可具有梯度摻質(zhì)輪廓(gradient doping profile) 0請參見圖3，此圖顯示形成半導(dǎo)體元件的形成方法300。方法300可以是方法200 的一個實施例。圖4至圖11顯示示范的實施例的剖面圖，其對應(yīng)到方法300的一或多個步 驟的一部分或全部。半導(dǎo)體元件可包括無源元件例如電阻器、電容、電感、及/或保險絲；與 有源元件例如P通道場效應(yīng)晶體管(p-channel field effect transistor，PFETs)、N通道 場效應(yīng)晶體管(N-channelfield effect transistors，NFEiTs)、金屬氧化物半導(dǎo)體場效應(yīng) 晶體管(metal-oxidesemiconductor field effect transistor,MOSFETs)、互補金屬氧化 物半導(dǎo)體晶體管(complementary metal-oxide semiconductor transistor, CMOSs)、高壓 晶體管、及/或高頻晶體管；其他適合元件；及/或上述的組合。此處需注意的是，在進行方 法300之前、期間或之后可以包括額外的步驟，且對于其他的實施例而言，下述的一些步驟 可以被取代或刪除方法300起始于方塊302，其中提供一基材。于圖4中，提供基材402。于一實 施例中，基材402為一硅基材。基材402的其他例子包括硅及/或結(jié)晶態(tài)的鍺的元素半 導(dǎo)體；化合物半導(dǎo)體包括碳化硅(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵 (gallium phosphide)、憐化銦(indium phosphide)、石申化銦(indium arsenide)、及 / 或鋪 化銦(indium antimonide)；合金半導(dǎo)體材料包括硅化鍺(SiGe)、磷砷化鎵(GaAsP)、砷化 鋁銦(AlInAs)、砷化鋁鎵(AWaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、及/或磷砷鎵 銦(GaInAsP)；上述的組合；及/或其他適合的材料。于一實施例中，基材402可以是絕緣層 上覆娃(silicon on insulator, SOI)、應(yīng)變基材(strained substrate),及 / 或包括本領(lǐng) 域普通技術(shù)人員熟知的其他結(jié)構(gòu)特征的基材。此處須注意的是，基材402可包括其他結(jié)構(gòu) 特征，此通過本領(lǐng)域普通技術(shù)人員熟知的CMOS技術(shù)工藝所形成，因此此處并未詳細介紹。方法300接著進行方塊304，其中摻雜基材。請參見圖4，摻質(zhì)404導(dǎo)入基材402 中。摻質(zhì)的例子包括η型摻質(zhì)例如磷、砷、及/或其他適合的材料，而ρ型摻質(zhì)例如硼、銦、 及/或其他適合的材料?？赏ㄟ^離子注入(ionimplantation)、擴散(diffusion)、及/或其他適合的工藝摻雜基材。方法300接著進行方塊306，其中形成介電層于基材中。于一實施例中，介電層為 一氧化物，例如氧化硅。其他適合的介電材料也包括在本發(fā)明的范圍內(nèi)，例如TEOS氧化物、 氮化娃(silicon nitride)、氮氧化娃(silicon oxynitride)、氧化給(hafnium oxide)、 氧化錯(zirconium oxide)、氧化鐵(titanium oxide)、氧化招(aluminum oxide)、二氧化 給-招合金(hafnium dioxide-alumina alloy, HfO2-Al2O3)、憐娃玻璃(phosphosilicate Glass, PSG)、硼磷硅玻璃(borophosphosilicate Glass, BPSG)、其他適合的介電材料、及/ 或上述的組合。介電層可以為低介電常數(shù)材料(low-k)，例如包括氟硅玻璃(fluorinated silicaglass，F(xiàn)SG)、摻雜的氧化硅(doped silicon oxide)、黑鉆石(Black Diamond ) (商品型號 Applied Materials of Santa Clara，California)、二氧化硅凝膠(Xerogel)、 二氧化娃氣凝膠(Aerogel)、非晶氟碳(amorphous fluorinated carbon)、聚對二甲苯 (Parylene)、苯并環(huán)丁烯(bis-benzocyclobutenes，BCB)、SiLK(商品型號 Dow Chemical, Midland, Michigan)、聚亞酰胺(polyimide)、其他合適的多孔性高分子材料、及/或上述 的組合。介電材料可通過任何適合的工藝形成，例如化學(xué)氣相沉積法(chemical vapor deposition, CVD)、高密度等離子體化學(xué)氣相沉積法(high density plasma CVD)、旋轉(zhuǎn)涂 布工藝(spin-on processing)、濺鍍(splitting)、及/或其他適合的方法。介電層可包括 含有多層介電材料的多層結(jié)構(gòu)。請參見圖5，介電層502形成于基材402之上。方法300接著進行方塊308，其中對介電層實施一高溫工藝(亦即退火處理)。此 外，方塊308也可省略。方法300接著進行方塊310，其中一硬掩模形成于基材上。硬掩模層可形成于上述 方塊306所述的介電層上。于一實施例中，硬掩模層為氮化硅。其他硬掩模的例子例如氮 氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、及/或其他適合的材料。硬掩 模層可通過適合的方法形成，例如化學(xué)氣相沉積法(CVD)、物理氣相沉積法(PVD)或濺鍍。 硬掩模層可提供圖案化介電層的掩模元件，如方塊312和314所述。請參見圖6，硬掩模層 602形成于介電層502之上。方法300接著進行方塊312，其中定義有源區(qū)(OD)的圖案于基材上。定義出有源 區(qū)的圖案介于隔離區(qū)之間。于一實施例中，此圖案定義出淺溝隔離結(jié)構(gòu)特征。通過圖案化沉 積的光致抗蝕劑層以提供此圖案。通過光刻工藝形成圖案化后的光致抗蝕劑層。光刻工藝 可包括多個工藝步驟，例如涂布光致抗蝕劑(亦即旋轉(zhuǎn)涂布)、軟烤(soft taking)、光罩對 準、曝光(exposing)、曝光后烘烤、顯影、硬烤(hard baking)、及/或其他適合的步驟。光刻 曝光工藝可以使用其他適合的方法，例如無光罩光刻工藝(maskless photolithography), 電子束寫入(electro-beam writing)、離子束寫入(ion-beam writing)、及/或分子模印 (molecular imprint)。請參見圖7，一圖案化后的光致抗蝕劑層702形成于基材402上。 圖案化后的光致抗蝕劑定義出開口 704，開口 704可定義出形成于基材402之上的有源區(qū)。 開口 704曝露出(留下未受保護的)基材402。光致抗蝕劑層704的例子包括典型的光致 抗蝕劑成分，例如化學(xué)放大阻劑(chemical amplification resist, CAR)材料。光致抗蝕 劑層可包括光酸產(chǎn)生劑(photo-acid generator, PAG)材料、當與酸反應(yīng)時可溶到顯影劑 (developer)的高分子材料、溶劑、及/或其他適合的材料。于一實施例中，光致抗蝕劑層 704為多層光致抗蝕劑。
方法300接著進行方塊314，其中依照方塊312所提供的圖案蝕刻介電層。光致 抗蝕劑層及/或硬掩模層(方塊310)可作為一掩模元件，用以蝕刻底下的介電層。掩模 元件包括單層或多層用于定義出底下的單層或多層。蝕刻工藝可包括濕式蝕刻、干式蝕刻 (亦即等離子體蝕刻)、及/或其他合適的蝕刻工藝。于一實施例中，光致抗蝕劑層可用于 圖案化底下的硬掩模層，之后再利用圖案化后的硬掩模層圖案化介電層?？衫煤线m的剝 除(stripping)或灰化(ashing)工藝移除光致抗蝕劑層。請參見圖8，其中蝕刻硬掩模層602以形成圖案化后的硬掩模層804。圖案化后的 硬掩模層804保護用于形成隔離結(jié)構(gòu)特征的介電層區(qū)。蝕刻介電層502以形成多個隔離結(jié) 構(gòu)特征802。于一實施例中，隔離結(jié)構(gòu)特征802為淺溝隔離結(jié)構(gòu)特征。形成多個開口 806以 曝露基材402。開口區(qū)域806定義出元件的有源區(qū)。此處須注意的是，請參見圖8，其顯示方塊314的蝕刻工藝提供隔離結(jié)構(gòu)特征，此 隔離結(jié)構(gòu)特征于頂部(亦即對應(yīng)于基材402)的寬度窄于底部(相鄰于基材402)的寬度。 “頂”與“底”的用字為相對關(guān)系，且并不意指一決對的方向。隔離結(jié)構(gòu)特征802從頂部到 底部逐漸增加厚度。相反的，開口區(qū)域806在頂部(亦即相對于基材402)的寬度大于底部 (亦即相鄰于基材402)的寬度。開口區(qū)域806從頂部到底部的寬度是逐漸變小的。方法300接著進行方塊316，其中于基材上介電層被移除的區(qū)域中形成有源區(qū)。于 介電層被移除的區(qū)域中，可通過成長外延層(印i layer)以形成有源區(qū)，其中成長該外延層 包括于形成外延層時進行臨場摻雜(in-situ doping)法。請參見圖9，外延層902形成于 基材402上?？赏ㄟ^外延工藝形成外延層，外延工藝包括氣相外延(vapor-phase epitaxy, VPE)、分子束夕卜延(molecular-beam epitaxy, MPE)、液才畫夕卜延(liquid-phase epitaxy, LPE)、及/或其他適合的工藝。于一實施例中，外延層為摻雜外延層。外延層的摻雜可通過 沉積(或成長)過程中加入雜質(zhì)到外延工藝的原料中而達成。外延層可具有梯度摻質(zhì)輪廓， 通過于外延工藝中，加入變化的雜質(zhì)含量及/或類型。梯度摻雜輪廓呈現(xiàn)了整個外延層中 具有變化的摻質(zhì)濃度。方法300接著進行方塊318，其中進行一化學(xué)機械研磨工藝(chemicalmechanical polish process) 0化學(xué)機械研磨工藝平坦化外延層。請參見圖10，化學(xué)機械研磨工藝之 后，位于硬掩模層804之上的外延層902被移除了。方法300接著進行方塊320，其中移除硬掩模層。移除硬掩模層的方法，例如蝕刻、 剝除、灰化、及/或其他合適的工藝。請參見圖11，移除硬掩模層804，留下一平坦的表面。 因此，提供具有多個有源區(qū)1102的元件1100，其中有源區(qū)1102由外延層902形成且介于 多個隔離結(jié)構(gòu)特征802之間。一或多個元件，例如有源元件(如晶體管)可形成于有源區(qū) 1102中。元件1100大體上類似于圖1所示的元件100。上述一或多個實施例提供了優(yōu)于傳統(tǒng)工藝的優(yōu)點，其包括但不限于，改善淺溝隔 離結(jié)構(gòu)(STI)特征的品質(zhì)與制作性(manufacturability)。舉例而言，于傳統(tǒng)的方法中， 可通過蝕刻基材之上各層以形成溝槽，之后于溝槽中填充絕緣材料而形成淺溝隔離結(jié)構(gòu) (STI)特征。然而，特別是形成較密的間距(pitch)或間隙(spacing)的有源區(qū)域時，填充 溝槽變成富具挑戰(zhàn)性。例如，填充絕緣材料到溝槽的期間，可能產(chǎn)生孔洞(void)。所以，需 要較多的工藝步驟，以至于淺溝隔離結(jié)構(gòu)(STI)特征可被部分填充、回蝕刻、再次填充、回 蝕刻以及類似方法等等。因此，當需要形成一淺溝隔離結(jié)構(gòu)(STI)特征時，此處所提供的一或多個的實施例能夠減少工藝步驟(亦即減少沉積與蝕刻的步驟)。此處一或多個實施例 可提供的優(yōu)點在于，使形成有源元件的區(qū)域中具有較大寬度(亦即相對于基材的位置)，因 此，能增加有源(OD)區(qū)域的有效頂部寬度。 雖然本發(fā)明已以數(shù)個較佳實施例公開如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作任意的更動與潤飾，因此本發(fā) 明的保護范圍當視隨附的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種半導(dǎo)體元件，包括一基材；一淺溝隔離結(jié)構(gòu)形成于該基材中，其中該淺溝隔離結(jié)構(gòu)在其頂部具有一第一寬度、在 其底部具有一第二寬度，其中該第一寬度小于該第二寬度；以及一有源區(qū)相鄰于該淺溝隔離結(jié)構(gòu)。
2.如權(quán)利要求1所述的半導(dǎo)體元件，其中該有源區(qū)在其頂部具有一第三寬度，與在其 底部具有一第四寬度，其中該第三寬度大于該第四寬度。
3.如權(quán)利要求1所述的半導(dǎo)體元件，其中該該淺溝隔離結(jié)構(gòu)的寬度由該第一寬度逐漸 增加至該第二寬度。
4.如權(quán)利要求1所述的半導(dǎo)體元件，其中該有源區(qū)包括一外延成長硅層。
5.如權(quán)利要求1所述的半導(dǎo)體元件，其中該有源區(qū)包括一梯度摻質(zhì)輪廓。
6.如權(quán)利要求5所述的半導(dǎo)體元件，其中該梯度摻質(zhì)輪廓具有一較大摻雜濃度相鄰于 該淺溝隔離結(jié)構(gòu)的底部。
7.一種半導(dǎo)體元件的制法，包括以下步驟提供一基材；形成一介電層于該基材之上；蝕刻該介電層，其中該蝕刻包括形成一第一與一第二淺溝隔離結(jié)構(gòu)介于一曝露基材區(qū) 域之間；以及蝕刻該介電層之后，成長一外延層于該曝露基材區(qū)域之上。
8.如權(quán)利要求7所述的半導(dǎo)體元件的制法，其中該蝕刻該介電層包括形成一淺溝隔離 結(jié)構(gòu)，該淺溝隔離結(jié)構(gòu)在第一表面具有一第一寬度，在與該第一表面相反的第二表面具有 一第二寬度，其中該第一表面連接到該基材，且第一寬度大于該第二寬度。
9.如權(quán)利要求7所述的半導(dǎo)體元件的制法，其中成長該外延層包括于形成外延層時進 行臨場摻雜法。
10.如權(quán)利要求9所述的半導(dǎo)體元件的制法，其中該臨場摻雜法提供一梯度摻質(zhì)輪廓 于該外延層中。
11.如權(quán)利要求7所述的半導(dǎo)體元件的制法，其中該外延層形成一有源區(qū)，該有源區(qū)在 一第一表面具有一第一寬度，在對應(yīng)于該第一表面的第二表面具有一第二寬度，其中該第 一表面連接到該基材，且第二寬度大于該第一寬度。
12.—種半導(dǎo)體元件的制法，包括以下步驟形成一介電層于一半導(dǎo)體基材上；形成一掩模元件于該半導(dǎo)體基材上，且位于該介電層上；依據(jù)一圖案蝕刻該介電層，以形成一第一與一第二淺溝隔離結(jié)構(gòu)，其具有一第一區(qū)域 介于該第一與第二淺溝隔離結(jié)構(gòu)之間，其中該第一與第二淺溝隔離結(jié)構(gòu)在底部的寬度大于 在頂部的寬度；以及蝕刻該介電層之后，形成一有源區(qū)于該第一區(qū)域中。
13.如權(quán)利要求12所述的半導(dǎo)體元件的制法，還包括形成該介電層之前，摻雜該半導(dǎo)體基材。
14.如權(quán)利要求12所述的半導(dǎo)體元件的制法，其中形成該有源區(qū)包括進行一外延成長工藝。
15.如權(quán)利要求14所述的半導(dǎo)體元件的制法，其中該外延成長工藝包括臨場摻雜法。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件及其制法。半導(dǎo)體元件包括一基材、一隔離結(jié)構(gòu)特征設(shè)置于基材上、以及有源區(qū)相鄰于隔離結(jié)構(gòu)特征。隔離結(jié)構(gòu)特征可以是淺溝隔離結(jié)構(gòu)(STI)特征。淺溝隔離結(jié)構(gòu)特征在頂部具有一第一寬度，與在底部具有一第二寬度，其中第一寬度小于第二寬度。本發(fā)明另外提供一種半導(dǎo)體元件的制作方法。制作方法包括形成淺溝隔離結(jié)構(gòu)特征，以及成長外延層相鄰于淺溝隔離結(jié)構(gòu)特征以形成有源區(qū)。本發(fā)明的優(yōu)點包括但不限于，改善淺溝隔離結(jié)構(gòu)特征的品質(zhì)與制作性。本發(fā)明可提供的優(yōu)點在于，使形成有源元件的區(qū)域中具有較大寬度(亦即相對于基材的位置)，因此，能增加有源區(qū)域的有效頂部寬度。
文檔編號H01L27/04GK102044542SQ201010125578
公開日2011年5月4日 申請日期2010年2月26日 優(yōu)先權(quán)日2009年10月9日
發(fā)明者林憲信, 謝博全, 陳振平 申請人:臺灣積體電路制造股份有限公司